專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路器件，特別是涉及一種具有形成于半導(dǎo)體基片上的主存儲(chǔ)器部分和從存儲(chǔ)器部分，以及位于主存儲(chǔ)器部分和從存儲(chǔ)器部分之間的數(shù)據(jù)傳輸電路的半導(dǎo)體集成電路。
一般來說，在計(jì)算機(jī)系統(tǒng)中，一般用速度相對(duì)較低、存儲(chǔ)容量大、價(jià)格便宜的半導(dǎo)體器件，如通常的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)，作為主存儲(chǔ)器。
近年來，隨著計(jì)算機(jī)系統(tǒng)(特別是其微處理器MPU)操作速度的提高，構(gòu)成主存儲(chǔ)器的DRAM的操作速度也有所提高。但是，DRAM的速度仍然不能滿足需求，為了解決這個(gè)問題，通常在MPU和主存儲(chǔ)器之間增加一個(gè)從存儲(chǔ)器。這種從存儲(chǔ)器通常稱為高速緩存存儲(chǔ)器(cache)它由高速的SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)和ECLRAM(射級(jí)耦合邏輯隨機(jī)存取存儲(chǔ)器)構(gòu)成。
該高速緩存存儲(chǔ)器通常位于MPU的外面或在MPU內(nèi)。在最近的工作站或個(gè)人計(jì)算機(jī)中采用了由形成于同一基片上，構(gòu)成主存儲(chǔ)器的DRAM和作為高速緩存存儲(chǔ)器的SRAM組成的半導(dǎo)體存儲(chǔ)器件。在日本專利特開昭57-20983、特開昭60-7690、特開昭62-38590和特開平1-146187中公開了這種半導(dǎo)體存儲(chǔ)器的幾個(gè)例子。由于這種存儲(chǔ)器中包括起高速緩存存儲(chǔ)器作用的DRAM和SRAM，所以有時(shí)稱這種存儲(chǔ)器為Cache DRAM或CDRAM。該高速緩存存儲(chǔ)器可以在DRAM和SRAM之間雙向傳輸數(shù)據(jù)。這些現(xiàn)有技術(shù)中存在一些問題，如在沒有選中高速緩存存儲(chǔ)器時(shí)，數(shù)據(jù)傳輸操作會(huì)被延遲，現(xiàn)在已有人提出了解決這種問題的技術(shù)，例如在日本專利特開平4-252486、特開平4-318389和特開平5-2872中公開的技術(shù)。在上述日本專利中公開的技術(shù)中，使DRAM部分和SRAM部分之間的雙向數(shù)據(jù)傳輸電路具有一種鎖存器或寄存器的功能，這樣可以同時(shí)進(jìn)行從SRAM到DRAM和從DRAM到SRAM的數(shù)據(jù)傳輸，這樣可以提高在未選中高速緩存存儲(chǔ)器時(shí)的數(shù)據(jù)傳輸速度。在下文中，將以日本專利特開平4-318389為例具體說明。圖92簡(jiǎn)要地繪示出CDRAM的半導(dǎo)體存儲(chǔ)器陣列部分的結(jié)構(gòu)。在圖92中，半導(dǎo)體存儲(chǔ)器中包括包含動(dòng)態(tài)存儲(chǔ)單元的DRAM陣列9201、包含靜態(tài)存儲(chǔ)單元的SRAM陣列9202和用于在DRAM陣列9201與SRAM陣列9202之間傳輸數(shù)據(jù)的雙向傳輸門電路9203。在DRAM陣列9201和SRAM陣列9202中都設(shè)置行解碼器和列解碼器。給DRAM陣列9201的行解碼器和列解碼器設(shè)的地址與給SRAM陣列9202的行解碼器和列解碼器設(shè)的地址相互獨(dú)立，并通過不同的地址接線端進(jìn)行設(shè)置。圖93和94中繪示出雙向傳輸門電路的具體結(jié)構(gòu)。根據(jù)此結(jié)構(gòu)，從SBL到GIO和從GIO到SBL之間的數(shù)據(jù)傳輸分別通過不同的數(shù)據(jù)傳輸通道，所以可能通過鎖存器9302和放大器9306作用同時(shí)進(jìn)行雙向數(shù)據(jù)傳輸。
但是，上述的CDRAM中存在如下問題。第一，因?yàn)椴煌氐刂饭苣_和控制管腳分別提供給DRAM陣列和SRAM陣列，則與單個(gè)DRAM的相比，外部管腳的數(shù)目非常大。因此，安裝該半導(dǎo)體存儲(chǔ)器件的基片等與通常的DRAM的基片等不兼容。第二，在該雙向傳輸門電路中，由于具有足夠大的面積來實(shí)現(xiàn)上述傳輸?shù)碾娐返臄?shù)目有限，因此傳輸總線的數(shù)目也受限制。結(jié)果，可在DRAM陣列與SRAM陣列之間并行傳輸數(shù)據(jù)的位數(shù)只限于16位。另外，傳輸總線位于列選擇線所在區(qū)域之外的其他區(qū)域上，則傳輸總線的數(shù)目受該區(qū)域?qū)挾鹊南拗?。一般來說，并行傳輸?shù)奈粩?shù)越小，高速緩存存儲(chǔ)器的比特率也越小。
在日本專利特開平5-210974中公開的技術(shù)中，CDRAM的地址輸入信號(hào)管腳由DRAM陣列和SRAM陣列所共用。圖95和96中繪示出這種技術(shù)的結(jié)構(gòu)。在本例中還是存在著上述的第二個(gè)問題，即在CDRAM中，DRAM陣列與SRAM陣列之間并行數(shù)據(jù)傳輸?shù)奈粩?shù)限于16位。在圖97和98所繪示的結(jié)構(gòu)中，增大SRAM的存儲(chǔ)容量以增加高速緩存存儲(chǔ)器的選中率。然而在這種結(jié)構(gòu)中，由于存在用于選擇SRAM單元的管腳，所以其基片的兼容性差，但是解決了上述第二個(gè)問題，即在CDRAM中，DRAM陣列與SRAM陣列之間并行數(shù)據(jù)傳輸?shù)奈粩?shù)限于16位。
在這一技術(shù)領(lǐng)域中，另外一個(gè)例子是EDRAM(增強(qiáng)DRAM)，即帶有高速緩存存儲(chǔ)器SRAM的DRAM(如在《EDN》1995年1月5日，第46-56頁中公開的EDRAM)。在圖99中所示的EDRAM在結(jié)構(gòu)上與通常的具有相同存儲(chǔ)容量的DRAM不同，而且盡管其中的DRAM與SRAM共用地址輸入端，它也不具備基片兼容性。向SRAM并行傳輸數(shù)據(jù)的位數(shù)與同時(shí)啟動(dòng)的讀出放大器的個(gè)數(shù)相同，在本例中并行傳輸512(×4)個(gè)位。雖然，在該EDRAM的結(jié)構(gòu)中，并行傳輸?shù)奈粩?shù)較大，但其存儲(chǔ)數(shù)據(jù)的SRAM只具有同時(shí)傳輸一組(一行)位的存儲(chǔ)容量。雖然，一般來說同時(shí)傳輸?shù)奈粩?shù)越大，高速緩存存儲(chǔ)器的選中率越高，但是由于該EDRAM只有一組(一列)高速緩存存儲(chǔ)器，所以降低了高速緩存存儲(chǔ)器的選中率，因此，不能充分地提高整個(gè)系統(tǒng)的速度。為了在EDRAM中增加高速緩存存儲(chǔ)器的組數(shù)目(行數(shù)目)，必須另外對(duì)DRAM單元陣列的預(yù)定數(shù)目的每個(gè)模塊配置一個(gè)SRAM寄存器和片選器等，結(jié)果極大地增加了電路所占的面積。
另外，一個(gè)最近出現(xiàn)的問題是，當(dāng)如

圖100所示多個(gè)處理器件向高速緩存存儲(chǔ)器發(fā)出訪問請(qǐng)求時(shí)，高速緩存存儲(chǔ)器的選中率下降。當(dāng)把CDRAM或EDRAM用作為如圖100所示的主存儲(chǔ)器，且從多個(gè)處理器件(存儲(chǔ)管理器)向高速緩存存儲(chǔ)器發(fā)出訪問請(qǐng)求時(shí)，由于來自不同組(行)的地址請(qǐng)求數(shù)可能增加，則高速緩存存儲(chǔ)器的選中率下降，整個(gè)系統(tǒng)的速度受限制。
隨著帶有多個(gè)處理器件(存儲(chǔ)管理器)的系統(tǒng)的普及，該系統(tǒng)的存儲(chǔ)部分不能向傳統(tǒng)的存儲(chǔ)部分那樣只對(duì)一種訪問請(qǐng)求作出反應(yīng)，而是要對(duì)多個(gè)不同類型的訪問請(qǐng)求作出反應(yīng)。也就是說，該系統(tǒng)的存儲(chǔ)器要采用與傳統(tǒng)存儲(chǔ)器不同的結(jié)構(gòu)。
本發(fā)明目的之一在于提供一種半導(dǎo)體集成電路器件，以實(shí)現(xiàn)即使在多個(gè)存儲(chǔ)管理器發(fā)出訪問請(qǐng)求時(shí)，也能使整個(gè)系統(tǒng)以高速運(yùn)作，而又不降低高速緩存存儲(chǔ)器的選中率。該半導(dǎo)體集成電路中包括一個(gè)主存儲(chǔ)部分和一個(gè)從存儲(chǔ)部分這兩部分能根據(jù)多個(gè)訪問請(qǐng)求而被分配。
本發(fā)明的目的之二在于提供一種包括主存儲(chǔ)部分和從存儲(chǔ)部分的半導(dǎo)體集成電路器件，該從存儲(chǔ)部分的外部端子與主存儲(chǔ)部分的結(jié)構(gòu)相似。
本發(fā)明的目的之三在于提供一種包括主存儲(chǔ)部分和從存儲(chǔ)部分的半導(dǎo)體集成電路器件，使在主存儲(chǔ)部分與從存儲(chǔ)部分之間并行傳輸?shù)奈粩?shù)和組數(shù)目都取最佳值。
本發(fā)明的目的之四在于提供一種包括主存儲(chǔ)部分和從存儲(chǔ)部分的半導(dǎo)體集成電路器件，使從存儲(chǔ)部分的讀寫操作與主、從存儲(chǔ)部分之間的數(shù)據(jù)傳輸操作可以同時(shí)進(jìn)行。
為了實(shí)現(xiàn)上述目的，本發(fā)明的半導(dǎo)體集成電路器件中包括主存儲(chǔ)部分，由多個(gè)存儲(chǔ)單元組組成的從存儲(chǔ)部分，及位于所述主、從存儲(chǔ)部分之間的雙向數(shù)據(jù)傳輸電路，其中所述主存儲(chǔ)部分上的任意區(qū)域與所述多個(gè)存儲(chǔ)單元之間的雙向數(shù)據(jù)傳輸與對(duì)存儲(chǔ)單元的讀寫操作可以同時(shí)進(jìn)行。
根據(jù)本發(fā)明的另一種情況，在此提供的半導(dǎo)體存儲(chǔ)器件中包括主存儲(chǔ)部分、由多個(gè)存儲(chǔ)單元組組成的從存儲(chǔ)部分、位于所述主從存儲(chǔ)部分之間的雙向數(shù)據(jù)傳輸電路、以及一個(gè)用于選擇所述從存儲(chǔ)部分的多個(gè)存儲(chǔ)單元組中的一個(gè)預(yù)定的單元組的電路，該存儲(chǔ)器件的特征是，可以在所述多個(gè)存儲(chǔ)單元組中的任意兩個(gè)不同的存儲(chǔ)單元組之間進(jìn)行數(shù)據(jù)傳輸。
在下文結(jié)合附圖的具體說明中，本發(fā)明的上述目的、特點(diǎn)和優(yōu)點(diǎn)將變得更加清楚。
圖1為表示根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的整體結(jié)構(gòu)的方框圖；圖2為包括圖1所示的半導(dǎo)體存儲(chǔ)器件和多個(gè)對(duì)該半導(dǎo)體存儲(chǔ)器件發(fā)出存取請(qǐng)求的存儲(chǔ)管理器的存儲(chǔ)系統(tǒng)方框圖；圖3為包括圖1所示的半導(dǎo)體存儲(chǔ)器件和多個(gè)對(duì)該半導(dǎo)體存儲(chǔ)器件發(fā)出存取請(qǐng)求的存儲(chǔ)管理器的存儲(chǔ)系統(tǒng)方框圖；圖4為包括圖1所示的半導(dǎo)體存儲(chǔ)器件和用于控制該半導(dǎo)體存儲(chǔ)器件并產(chǎn)生輸入到該半導(dǎo)體存儲(chǔ)器件的信號(hào)的存儲(chǔ)控制器的半導(dǎo)體器件的方框圖，該存儲(chǔ)控制器與半導(dǎo)體存儲(chǔ)器件形成于同一塊基片；圖5為包括圖1所示的半導(dǎo)體存儲(chǔ)器件和用于控制該半導(dǎo)體存儲(chǔ)器件并產(chǎn)生輸入到該半導(dǎo)體存儲(chǔ)器件的信號(hào)的存儲(chǔ)控制器的半導(dǎo)體器件的方框圖，該存儲(chǔ)控制器與半導(dǎo)體存儲(chǔ)器件形成于同一塊基片；圖6為包括圖1所示的半導(dǎo)體存儲(chǔ)器件和用于控制該半導(dǎo)體存儲(chǔ)器件并產(chǎn)生輸入到該半導(dǎo)體存儲(chǔ)器件的信號(hào)的存儲(chǔ)控制器的半導(dǎo)體器件的方框圖，該存儲(chǔ)控制器與半導(dǎo)體存儲(chǔ)器件形成于同一塊基片；圖7表示圖1所示的半導(dǎo)體存儲(chǔ)器件的外部端子的分布；圖8表示圖1所示的半導(dǎo)體存儲(chǔ)器件的外部端子的分布；圖9表示圖1所示的半導(dǎo)體存儲(chǔ)器件的外部端子的分布；圖10表示確定圖1所示半導(dǎo)體存儲(chǔ)器件的操作功能的各條指令與外部端子的狀態(tài)之間的對(duì)應(yīng)表；圖11為表示圖10中的讀指令時(shí)外部端子的狀態(tài)；圖12為表示圖10中的寫指令時(shí)外部端子的狀態(tài)；圖13為表示圖10中的預(yù)取指令時(shí)外部端子的狀態(tài)；圖14為表示圖10中的帶自動(dòng)預(yù)充電的預(yù)取指令時(shí)外部端子的狀態(tài)；圖15為表示圖10中的恢復(fù)指令時(shí)外部端子的狀態(tài)；圖16為表示圖10中的帶自動(dòng)預(yù)充電的恢復(fù)指令時(shí)外部端子的狀態(tài)；圖17為表示圖10中的啟動(dòng)指令時(shí)外部端子的狀態(tài)；圖18為表示圖10中的帶自動(dòng)預(yù)充電的預(yù)充電指令時(shí)外部端子的狀態(tài)；圖19為表示圖10中的整個(gè)存儲(chǔ)體預(yù)充電指令時(shí)外部端子的狀態(tài)；圖20為表示圖10中的CBR刷新指令時(shí)外部端子的狀態(tài)；圖21為表示圖10中的不選擇器件指令時(shí)外部端子的狀態(tài)；圖22為表示圖10中的不操作指令時(shí)外部端子的狀態(tài)；圖23為表示圖10中的寄存器置位指令(1)時(shí)外部端子的狀態(tài)；圖24為表示圖10中的寄存器置位指令(2)時(shí)外部端子的狀態(tài)；圖25為表示圖10中的寄存器置位指令時(shí)外部端子的狀態(tài)；圖26為表示圖10中的作為寄存器置位指令的一部分的模式寄存器置位指令時(shí)外部端子的狀態(tài)；圖27表示根據(jù)數(shù)據(jù)輸入/輸出模式的重疊次數(shù)和脈沖寬度存取的地址序列；圖28為在輸入讀指令時(shí)，數(shù)據(jù)輸出的時(shí)序圖，其中數(shù)據(jù)輸出的脈沖為4個(gè)時(shí)鐘周期，讀出延時(shí)為2個(gè)時(shí)鐘周期；
圖29為在輸入寫指令時(shí)，數(shù)據(jù)輸出的時(shí)序圖。其中數(shù)據(jù)輸出的脈沖寬度為4個(gè)時(shí)鐘周期，寫入延時(shí)為0；圖30表示在執(zhí)行讀指令時(shí)，地址分配和數(shù)據(jù)傳輸?shù)牧鞒虉D；圖31表示在執(zhí)行寫指令時(shí)，地址分配和數(shù)據(jù)傳輸?shù)牧鞒虉D；圖32表示在執(zhí)行預(yù)取指令時(shí)，地址分配和數(shù)據(jù)傳輸?shù)牧鞒虉D；圖33表示在執(zhí)行恢復(fù)指令時(shí)，地址分配和數(shù)據(jù)傳輸?shù)牧鞒虉D；圖34表示在執(zhí)行啟動(dòng)指令時(shí)，地址分配和數(shù)據(jù)傳輸?shù)牧鞒虉D；圖35為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的陣列分布的示意圖；圖36為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的陣列分布的示意圖；圖37為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的陣列分布的示意圖；圖38為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的陣列分布的示意圖；圖39為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的陣列分布的示意圖；圖40為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的陣列分布的示意圖；圖41為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的芯片總體分布的示意圖；圖42為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的芯片總體分布的示意圖；圖43為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的芯片總體分布的示意圖；圖44為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的芯片總體分布的示意圖；圖45為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的芯片總體分布的示意圖；圖46為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的芯片總體分布的示意圖；圖47為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的芯片總體分布的示意圖；圖48為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的使用半導(dǎo)體存儲(chǔ)器件中共用電源的模塊的示意圖；圖49為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的使用半導(dǎo)體存儲(chǔ)器件中共用電源的模塊的示意圖；圖50為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件中DRAM陣列部分的布線結(jié)構(gòu)的示意圖；圖51為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件中DRAM陣列部分、數(shù)據(jù)傳輸部分和SRAM陣列部分的布線結(jié)構(gòu)的示意圖；圖52為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件中DRAM陣列部分、數(shù)據(jù)傳輸部分和SRAM陣列部分的布線結(jié)構(gòu)的示意圖；圖53為表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件中DRAM陣列部分、數(shù)據(jù)傳輸總線和SRAM陣列部分的布線結(jié)構(gòu)的示意圖；圖54為圖1所示的半導(dǎo)體存儲(chǔ)器件的操作控制電流的方框圖；圖55表示圖1所示的DRAM部分和數(shù)據(jù)傳輸電路的具體結(jié)構(gòu)；圖56表示作為圖41所示的本發(fā)明的一個(gè)實(shí)施例的總體布局中DRAM陣列110-1的陣列結(jié)構(gòu)的一個(gè)具體實(shí)例；圖57表示圖56所示結(jié)構(gòu)布局的一部分(對(duì)應(yīng)于四對(duì)位線)中傳輸總線與位線之間連接關(guān)系的一個(gè)具體實(shí)例；圖58位數(shù)據(jù)傳輸電路的詳細(xì)電路圖；圖59表示用于解決在圖57所示實(shí)例中存在的問題的一個(gè)實(shí)例；圖60為一種DRAM線路控制電路的方框圖；圖61表示圖55所示的DRAM行控制電路和行解碼器的一種具體結(jié)構(gòu)；圖62表示DRAM的位線選擇電路的一種具體電路結(jié)構(gòu)；圖63表示DRAM的位線選擇電路的一種具體電路結(jié)構(gòu)；圖64表示DRAM的位線選擇電路的一種具體電路結(jié)構(gòu)；圖65表示DRAM的位線選擇電路的一種具體電路結(jié)構(gòu)；圖66表示圖36中所示的陣列布局中一對(duì)數(shù)據(jù)傳輸總線、DRAM位線選擇電路和SRAM單元之間的關(guān)系；圖67為表示圖66所示的各數(shù)據(jù)傳輸總線的一個(gè)操作過程的信號(hào)波形圖；圖68表示圖1所示的SRAM部分和數(shù)據(jù)輸入/輸出端的一個(gè)具體實(shí)例；圖69表示SRAM存儲(chǔ)單元結(jié)構(gòu)的一個(gè)具體實(shí)例；圖70表示圖69所示的SRAM單元的觸發(fā)器的一個(gè)具體電路；圖71表示圖69所示用于連接SRAM位線的連接電路的一個(gè)具體實(shí)例；圖72表示圖69所示用于連接SRAM位線的連接電路的一個(gè)具體實(shí)例；圖73表示圖69所示用于連接SRAM位線的連接電路的一個(gè)具體實(shí)例；圖74表示圖68所示的SRAM行控制電路的一個(gè)具體實(shí)例；圖75表示圖68所示的SRAM列控制電路的一個(gè)具體實(shí)例；圖76表示圖75所示的多路復(fù)用器和鎖存電路的一個(gè)具體實(shí)例；圖77表示圖76所示的多路復(fù)用器的一個(gè)操作過程的信號(hào)波形；圖78表示圖1所示的SRAM行解碼器、數(shù)據(jù)控制電路和SRAM陣列的方框圖；圖79表示圖78所示的SRAM行解碼器、數(shù)據(jù)控制電路和SRAM陣列的一個(gè)操作過程的信號(hào)波形；圖80表示SRAM部分和數(shù)據(jù)輸入/輸出端的結(jié)構(gòu)的一個(gè)具體實(shí)例；圖81表示帶有行冗余線的SRAM陣列部分的一種具體結(jié)構(gòu)；圖82表示把電源電壓加到DRAM陣列部分和SRAM陣列部分的一個(gè)實(shí)例；圖83表示把電源電壓加到DRAM陣列部分和SRAM陣列部分的一個(gè)實(shí)例；圖84表示對(duì)SRAM單元的寫入時(shí)間與電源電壓之間關(guān)系的模擬結(jié)果；圖85表示具有臨時(shí)單元傳輸功能的SRAM陣列部分結(jié)構(gòu)的一個(gè)具體實(shí)例；圖86表示圖85所示SRAM單元在執(zhí)行把SRAM單元中的數(shù)據(jù)讀出來的臨時(shí)單元傳輸操作時(shí)的信號(hào)波形；圖87表示反映自動(dòng)連續(xù)預(yù)取功能時(shí)的信號(hào)波形；圖88表示用于實(shí)現(xiàn)多線路連續(xù)讀/寫功能的SRAM線路控制電路的一個(gè)具體實(shí)例；圖89表示多行連續(xù)讀/寫功能中的讀出功能的一個(gè)具體實(shí)例；圖90為表示實(shí)時(shí)模式設(shè)置功能的讀(3)/寫(3)指令與各輸出端之間的對(duì)應(yīng)表；圖91表示反映實(shí)時(shí)模式設(shè)置功能時(shí)的信號(hào)波形；圖92為CDRAM存儲(chǔ)陣列部分結(jié)構(gòu)的示意圖；圖93為圖92所示的CDRAM雙向傳輸門電路的方框圖；圖94為圖92所示的CDRAM雙向傳輸門電路的電路圖；圖95為CDRAM的方框圖；圖96為圖95所示的CDRAM中SRAM的電路圖；圖97為簡(jiǎn)要表示CDRAM結(jié)構(gòu)的方框圖；圖98為圖97所示的CDRAM中SRAM模塊的電路圖；圖99為簡(jiǎn)要表示EDRAM結(jié)構(gòu)的方框圖；圖100為簡(jiǎn)要表示帶有多個(gè)處理器件的存儲(chǔ)器系統(tǒng)結(jié)構(gòu)的方框圖；(1)基本結(jié)構(gòu)下面具體說明本發(fā)明實(shí)施例的基本結(jié)構(gòu)。
本發(fā)明的半導(dǎo)體集成電路器件中包括半導(dǎo)體存儲(chǔ)器件和該半導(dǎo)體存儲(chǔ)器件的控制器件。該半導(dǎo)體存儲(chǔ)器件中包括主存儲(chǔ)部分和從存儲(chǔ)部分，在該主從存儲(chǔ)器件之間可以進(jìn)行雙向數(shù)據(jù)傳輸。該從存儲(chǔ)部分由多個(gè)存儲(chǔ)單元組構(gòu)成，每個(gè)存儲(chǔ)單元組都可作為一個(gè)獨(dú)立的高速緩存存儲(chǔ)器。在本發(fā)明的半導(dǎo)體存儲(chǔ)器件中控制管腳和地址管腳的數(shù)目可以等于要控制該主存儲(chǔ)部分所必須的管腳數(shù)。
下面介紹本發(fā)明半導(dǎo)體集成電路器件的一個(gè)實(shí)施例，該器件具有一個(gè)帶有8*2存儲(chǔ)體結(jié)構(gòu)的同步接口，該結(jié)構(gòu)中包括作為主存儲(chǔ)部分的64M位DRAM陣列和作為從存儲(chǔ)部分的16K位的SRAM陣列。
(2)方框1為簡(jiǎn)要表示根據(jù)本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的整體結(jié)構(gòu)的方框圖。在圖1中，半導(dǎo)體存儲(chǔ)器件100中包括作為主存儲(chǔ)部分的動(dòng)態(tài)RAM(DRAM)部分101、作為從存儲(chǔ)部分的靜態(tài)RAM(SRAM)部分102、以及用于在DRAM部分101和SRAM部分102傳輸數(shù)據(jù)的雙向數(shù)據(jù)傳輸電路103。
DRAM部分101中包括由多個(gè)按行列分布的動(dòng)態(tài)存儲(chǔ)單元組成的DRAM陣列110、用于由內(nèi)部地址信號(hào)iA0～iA13產(chǎn)生DRAM的行選擇信號(hào)和存儲(chǔ)體選擇信號(hào)的DRAM行控制電路115、根據(jù)所述DRAM的行選擇信號(hào)iADR0～iADR12和存儲(chǔ)體選擇信號(hào)iADR13選擇DRAM陣列110的對(duì)應(yīng)列的DRAM行解碼器113、用于由內(nèi)部地址信號(hào)iA5和iA6產(chǎn)生DRAM列選擇信號(hào)DRAM列控制電路116、以及用于根據(jù)DRAM列選擇信號(hào)iADC5和iADC6選擇對(duì)應(yīng)列的DRAM列解碼器114。另外，DRAM陣列110中包括存儲(chǔ)單元部分111和用于取出和放大存儲(chǔ)于被選中DRAM單元中的數(shù)據(jù)的讀出放大器112。另外，DRAM陣列110分為多個(gè)稱為存儲(chǔ)體的模塊，在本實(shí)施例中分別為存儲(chǔ)體A和存儲(chǔ)體B，其中一個(gè)存儲(chǔ)體由存儲(chǔ)體選擇信號(hào)iAD13選中。
SRAM部分102中包括由多個(gè)按行列矩陣分布的靜態(tài)存儲(chǔ)單元組成的SRAM陣列120、用于由內(nèi)部地址信號(hào)iA0～iA3產(chǎn)生SRAM行選擇信號(hào)的SRAM行控制電路124、用于根據(jù)SRAM行選擇信號(hào)iASR0～iASR3選擇一個(gè)SRAM單元組(在本實(shí)施例中單元組被分割成行)的SRAM行解碼器121、用于從內(nèi)部地址信號(hào)iA0～iA3和iA4～iA13中產(chǎn)生SRAM列選擇信號(hào)的SRAM列控制電路122、以及用于通過SRAM列選擇信號(hào)iASC4～iASC10選擇一列的SRAM列解碼器123。
該半導(dǎo)體存儲(chǔ)器件100中還包括用于根據(jù)外部輸入信號(hào)控制該半導(dǎo)體存儲(chǔ)器件的操作的操作控制電路150和用于控制外部輸入/輸出操作的數(shù)據(jù)控制電路160。
在本實(shí)施例中，雖然分別用DRAM和SRAM作為主存儲(chǔ)部分和從存儲(chǔ)部分，但本發(fā)明不限于此。除了DRAM還可以用SRAM、屏蔽只讀存儲(chǔ)器、可編程只讀存儲(chǔ)器(PROM)、可擦可編程只讀存儲(chǔ)器(EPROM)、電可擦可編程只讀存儲(chǔ)器(EEPROM)、快速EEPROM以及鐵電存儲(chǔ)器等存儲(chǔ)器作為主存儲(chǔ)部分。構(gòu)成主存儲(chǔ)部分的存儲(chǔ)器具有最佳結(jié)構(gòu)，使其能夠充分利用其特定的功能，例如在用DRAM作為主存儲(chǔ)部分的情況下，可以選擇通常的DRAM、EDODRAM、同步DRAM、同步GRAM、脈沖EDODRAM、雙漂移區(qū)同步DRAM、雙漂移區(qū)同步GRAM、SLDRRAM或Rambus DRAM等存儲(chǔ)器。另外，只要存儲(chǔ)器的存取速度比主存儲(chǔ)部分高，可以用任何隨機(jī)存取存儲(chǔ)器作為從存儲(chǔ)部分。在用快速EEPROM作為主存儲(chǔ)部分的情況下，從存儲(chǔ)部分的存儲(chǔ)容量最好是快速EEPROM單位可擦除部分的存儲(chǔ)容量的一半或更多。
(3)系統(tǒng)本發(fā)明的半導(dǎo)體存儲(chǔ)器件中設(shè)有SRAM列控制電路122，因此可以在SRAM單元組中改變SRAM列控制模式，這將在下文中具體說明。通過這一功能可以設(shè)置每個(gè)單元組的重疊時(shí)間、脈沖寬度和延時(shí)等(這在下文中稱為“數(shù)據(jù)輸入/輸出模式”)，這樣，當(dāng)SRAM單元組被選中時(shí)，通過預(yù)先提供設(shè)置可以自動(dòng)地確定半導(dǎo)體存儲(chǔ)器件中的每個(gè)SRAM單元組的數(shù)據(jù)輸入/輸出模式。因此，不需要用該半導(dǎo)體存儲(chǔ)器件之外的數(shù)據(jù)控制或數(shù)據(jù)處理控制來切換數(shù)據(jù)輸入/輸出模式。
本發(fā)明的半導(dǎo)體存儲(chǔ)器件具有這樣一種功能，即當(dāng)它接收多個(gè)存取請(qǐng)求時(shí)，該半導(dǎo)體存儲(chǔ)器件為每個(gè)存取請(qǐng)求在SRAM單元組中進(jìn)行配置、分配或再分配。在圖2中示出一個(gè)帶有多個(gè)向圖1所示的半導(dǎo)體存儲(chǔ)器件100發(fā)出存取請(qǐng)求的存儲(chǔ)器系統(tǒng)。在圖2中，SRAM單元組01、02和03被分配給來自存儲(chǔ)管理器180a的存取請(qǐng)求，SRAM單元組04被分配給來自存儲(chǔ)管理器180b的存取請(qǐng)求，SRAM單元組05、06、07和08被分配給來自存儲(chǔ)管理器180c的存取請(qǐng)求。被分配給各存取請(qǐng)求的SRAM單元組是可變的，并可以在任何時(shí)候予以改變。另外，在圖2中，當(dāng)存儲(chǔ)管理器180a對(duì)半導(dǎo)體存儲(chǔ)器件100所要求的數(shù)據(jù)輸入/輸出模式與存儲(chǔ)管理器180b對(duì)半導(dǎo)體存儲(chǔ)器件所要求的數(shù)據(jù)輸入/輸出模式不同時(shí)，不必采用特別的控制信號(hào)就可順序地執(zhí)行對(duì)存儲(chǔ)管理器180a和180b的輸入/輸出操作。為了實(shí)現(xiàn)這一操作過程，在該半導(dǎo)體存儲(chǔ)器件100的SRAM列控制電路122中包括一個(gè)數(shù)據(jù)輸入/輸出模式存儲(chǔ)部分。該數(shù)據(jù)輸入/輸出模式存儲(chǔ)部分與圖2所示的SRAM單元組的比例是1∶1或與圖3所示的多個(gè)SRAM單元組對(duì)應(yīng)。
圖4、5和6所示的混合半導(dǎo)體器件190由安裝于同一塊半導(dǎo)體基片上的半導(dǎo)體存儲(chǔ)器件100和存儲(chǔ)控制器件191構(gòu)成，它用于根據(jù)來自存儲(chǔ)管理器的訪問請(qǐng)求產(chǎn)生到半導(dǎo)體存儲(chǔ)器件100的輸入信號(hào)，并控制該信號(hào)。該混合半導(dǎo)體器件190可以這樣構(gòu)成，例如可以通過存儲(chǔ)控制器件對(duì)所有信號(hào)執(zhí)行輸入/輸出操作(如圖4所示)，也可以直接由半導(dǎo)體存儲(chǔ)器件100執(zhí)行輸入/輸出操作(如圖5所示)，或由半導(dǎo)體存儲(chǔ)器件100通過數(shù)據(jù)緩沖器192執(zhí)行輸入/輸出操作(如圖6所示)。但是，本發(fā)明不限于這幾種混合半導(dǎo)體器件190的結(jié)構(gòu)。該混合半導(dǎo)體器件190可以自動(dòng)地在該半導(dǎo)體器件內(nèi)把SRAM單元組分配給來自圖2或3所示的系統(tǒng)內(nèi)的各存儲(chǔ)管理器的存取請(qǐng)求。
(4)管腳分布圖7表示本發(fā)明的半導(dǎo)體存儲(chǔ)器件封裝的一種管腳分布。如圖7所示的半導(dǎo)體存儲(chǔ)器件具有×8-位、2-存儲(chǔ)體結(jié)構(gòu)，其中包括一個(gè)64M位DRAM陣列和一個(gè)16K位SRAM陣列以及一個(gè)同步接口，這些部件封裝于54管腳Ⅱ型TSOP(薄型小外廓封裝)塑料封裝，該封裝的尺寸為400密位×875密位，管腳間距位0.8mm。這種管腳結(jié)構(gòu)的管腳數(shù)目和管腳分布與通常的64M位同步DRAM相同。另外，不管存儲(chǔ)體的數(shù)目有多少，×4-位結(jié)構(gòu)(圖8),×16-位結(jié)構(gòu)(圖9),×1-位結(jié)構(gòu)或×32-位結(jié)構(gòu)的管腳數(shù)目和分布與對(duì)應(yīng)的同步DRAM的相同。
各管腳的信號(hào)定義如下CLK為所有其他輸入/輸出信號(hào)所共用的參考時(shí)鐘信號(hào)。也就是說，該時(shí)鐘信號(hào)決定了其他輸入信號(hào)的接收時(shí)序和輸出信號(hào)時(shí)序。每個(gè)外部信號(hào)的建立/保持時(shí)間時(shí)根據(jù)時(shí)鐘CLK的上升沿確定的。
CKE時(shí)鐘啟動(dòng)信號(hào)，決定CLK信號(hào)序列是否生效。當(dāng)CKE信號(hào)在CLK信號(hào)的上升沿為“高”時(shí)，CLK信號(hào)有效；當(dāng)CKE信號(hào)在CLK信號(hào)的上升沿為“低”時(shí)，CLK信號(hào)無效。
/CS芯片選擇信號(hào)，決定是否接收外部輸入信號(hào)/RAS、/CAS、/WE。如果在信號(hào)CLK的上升沿信號(hào)/CS為“低”，操作控制電路接收同一時(shí)序中輸入的信號(hào)/RAS、/CAS和/WE；如果在信號(hào)CLK的上升沿信號(hào)/CS為“高”，操作控制電路忽略輸入信號(hào)/RAS、/CAS和/WE。
/RAS、/CAS和/WE各控制信號(hào)，共同決定半導(dǎo)體存儲(chǔ)器件的操作。
A0～A13地址信號(hào)，由地址控制電路根據(jù)時(shí)鐘信號(hào)接收，并送到DRAM行解碼器、DRAM列解碼器、SRAM行解碼器和SRAM列解碼器，以選擇DRAM部分和SRAM部分的存儲(chǔ)單元。另外，根據(jù)設(shè)置內(nèi)部操作的數(shù)據(jù)輸入/輸出模式的指令，把地址信號(hào)輸入到下述模式寄存器。地址信號(hào)A13也為DRAM單元陣列的存儲(chǔ)體選擇信號(hào)。
DQM數(shù)據(jù)屏蔽信號(hào)，用于使輸入/輸出數(shù)據(jù)的某些位無效。
DQ0～DQ7輸入/輸出數(shù)據(jù)信號(hào)。
(5)基本操作下面將介紹半導(dǎo)體存儲(chǔ)器件的一個(gè)基本操作。這里所用的指令和數(shù)據(jù)的數(shù)目只是為了舉例說明，除此之外還有其他組合。
圖10表示決定本發(fā)明的半導(dǎo)體存儲(chǔ)器件的操作功能的各種指令以及外部輸入控制信號(hào)狀態(tài)的一個(gè)實(shí)例。請(qǐng)注意，還可以用決定本發(fā)明的半導(dǎo)體存儲(chǔ)器件的操作功能的各種指令與外部輸入控制信號(hào)狀態(tài)之間的其他組合。
在圖10中表示出在參考時(shí)鐘信號(hào)CLK的上升沿的各輸入控制信號(hào)的狀態(tài)以及其所決定的操作。符號(hào)“H”表示邏輯高電平，符號(hào)“L”表示邏輯低電平，符號(hào)“X”表示任意電平。另外，在圖10中，輸入控制信號(hào)CKEn-1表示在所對(duì)準(zhǔn)的參考時(shí)鐘之前的一個(gè)參考時(shí)鐘周期中輸入控制信號(hào)CKE的狀態(tài)，對(duì)各指令中所介紹的控制信號(hào)CKE為CKEn-1。下面按順序分別介紹圖10中所示的各條指令。
1．[讀指令]讀指令執(zhí)行從SRAM單元中讀出數(shù)據(jù)的操作。
如圖11所示，各輸入控制信號(hào)在外部時(shí)鐘信號(hào)CLK的上升沿的狀態(tài)分別為CKE=H、/CS=L、/RAS=H、/CAS=L、/WE=H。在輸入讀指令時(shí)，地址A0～A3和A4～A10分別作為SRAM行選擇信號(hào)和SRAM列選擇信號(hào)而被接收。在讀指令輸入后并經(jīng)過一段延時(shí)后，在這些地址中的數(shù)據(jù)輸出到DQ0～DQ7。
當(dāng)在讀出DQ0～DQ7數(shù)據(jù)的時(shí)鐘周期中DQM=H,DQ0～DQ7的數(shù)據(jù)輸出被掩蔽而不向外輸出。
圖30表示根據(jù)讀指令的一內(nèi)部操作中的地址信號(hào)和數(shù)據(jù)流。SRAM行解碼器根據(jù)內(nèi)部地址信號(hào)iA0～iA3選擇SRAM的行，SRAM列解碼器根據(jù)由內(nèi)部地址信號(hào)iA4～iA13產(chǎn)生的SRAM列選擇信號(hào)iASC4～iASC13選擇SRAM的列，從而選中SRAM單元。被選中的SRAM單元中的數(shù)據(jù)通過數(shù)據(jù)放大器，按所設(shè)置的輸入/輸出模式向外輸出。
2．[寫指令]寫指令用于執(zhí)行向SRAM單元的寫入數(shù)據(jù)操作。
如圖12所示，如圖12所示，各輸入控制信號(hào)在外部時(shí)鐘信號(hào)CLK的上升沿的狀態(tài)分別為CKE=H、/CS=L、/RAS=H、/CAS=/WE=L。在輸入寫指令時(shí)，地址A0～A3和A4～A10分別作為行選擇信號(hào)和列選擇信號(hào)而被接收。在寫指令輸入并經(jīng)過一段延時(shí)后，從DQ0～DQ7接收所輸入的數(shù)據(jù)。
當(dāng)在接收DQ0～DQ7數(shù)據(jù)的時(shí)鐘周期中DQM=H，則DQ0～DQ7的數(shù)據(jù)輸出被掩蔽而不被接收。
圖31表示在根據(jù)寫指令的一內(nèi)部操作中的地址信號(hào)和數(shù)據(jù)流。SRAM行解碼器根據(jù)由內(nèi)部地址信號(hào)iA0～iA3產(chǎn)生的SRAM行選擇信號(hào)iASR0～iASR3選擇SRAM的行，SRAM列解碼器根據(jù)由內(nèi)部地址信號(hào)iASR0～iASR3及iA4～iA13產(chǎn)生的SRAM選擇信號(hào)iASC4～iASC10選擇SRAM的列，從而選中SRAM單元。來自DQ0～DQ7的寫入數(shù)據(jù)通過寫緩沖器寫入被選中的SRAM單元中。
如圖30和31所示，分別執(zhí)行讀、寫操作的讀、寫指令與DRAM部分和數(shù)據(jù)傳輸部分的狀態(tài)無關(guān)，所以即使在SRAM單元組(除被選中用于進(jìn)行數(shù)據(jù)輸入/輸出操作的SRAM行以外)與DRAM部分之間進(jìn)行數(shù)據(jù)傳輸操作，和/或在DRAM內(nèi)部進(jìn)行操作時(shí)，也可以同時(shí)執(zhí)行讀、寫指令。相反，即使在執(zhí)行讀、寫指令時(shí)，也可以同時(shí)進(jìn)行SRAM單元組(除被選中用于進(jìn)行數(shù)據(jù)輸入/輸出操作的SRAM行以外)與DRAM部分之間的數(shù)據(jù)傳輸操作，和/或在DRAM內(nèi)部進(jìn)行操作。
3．[預(yù)取指令]
預(yù)取指令用于執(zhí)行從DRAM單元組到SRAM單元組的數(shù)據(jù)傳輸。
如圖13所示，各輸入控制信號(hào)在外部時(shí)鐘信號(hào)CLK的上升沿的狀態(tài)分別為CKE=H、/CS=L、/RAS=/CAS=H、/WE=L。另外A10=L、A9=L。當(dāng)預(yù)取指令輸入時(shí)，以地址A0～A3為SRAM行選擇地址，地址A5～A6為DRAM列選擇地址，以地址A13為DRAM陣列的存儲(chǔ)體選擇地址。在本實(shí)施例中，存儲(chǔ)體A被選中。
圖32表示在對(duì)預(yù)取指令的內(nèi)部操作中的地址信號(hào)和數(shù)據(jù)流。在已被啟動(dòng)指令(這將在下文中介紹)所選中的DRAM單元組中，選中在由iA13所指定的存儲(chǔ)體中的一個(gè)DRAM單元。在本實(shí)施例中，存儲(chǔ)體A被選中。DRAM單元組的位線由地址iA5和iA6所指定。在啟動(dòng)指令和被選中位線上的數(shù)據(jù)通過數(shù)據(jù)傳輸電路發(fā)送到數(shù)據(jù)傳輸總線上時(shí)，該位線上的數(shù)據(jù)由讀出放大器所放大。在被地址iA0～iA3所選中的SRAM行上的單元不再保持以前的數(shù)據(jù)，而接收并保持經(jīng)數(shù)據(jù)傳輸總線傳輸?shù)臄?shù)據(jù)。在數(shù)據(jù)傳輸之后，讀出放大器停止通過數(shù)據(jù)傳輸電路向數(shù)據(jù)傳輸線輸出數(shù)據(jù)。
在本實(shí)施例中，通過預(yù)取指令一次傳輸?shù)臄?shù)據(jù)量為128×8。
4．[帶自動(dòng)預(yù)充電的預(yù)取指令]帶自動(dòng)預(yù)充電的預(yù)取指令用于把數(shù)據(jù)從DRAM單元組傳輸?shù)絊RAM單元組，并在數(shù)據(jù)傳輸后自動(dòng)對(duì)DRAM部分預(yù)充電。
如圖14所示，各輸入控制信號(hào)在外部時(shí)鐘信號(hào)CLK的上升沿的狀態(tài)分別為CKE=H、/CS=L、/RAS=/CAS=H、/WE=L。另外A10=H、A9=L。與上述的預(yù)取指令類似，當(dāng)帶自動(dòng)預(yù)充電的預(yù)取指令輸入時(shí)，以地址A0～A3為SRAM行選擇地址，以地址A5和A6為DRAM列選擇地址，以地址A13為DRAM陣列的存儲(chǔ)體選擇地址。在本實(shí)施例中，存儲(chǔ)體A被選中。
下面介紹對(duì)預(yù)取指令的內(nèi)部操作中的地址信號(hào)和數(shù)據(jù)流。在已被啟動(dòng)指令(這將在下文中介紹)所選中的DRAM單元組中，選中在由iA13所指定的存儲(chǔ)體中的一個(gè)DRAM單元。DRAM單元組的位線由地址iA5和iA6所指定。在執(zhí)行啟動(dòng)指令時(shí)該位線上的數(shù)據(jù)由讀出放大器所放大，且被選中位線上的數(shù)據(jù)通過數(shù)據(jù)傳輸電路發(fā)送到數(shù)據(jù)傳輸總線上。在被地址iA0～iA3所選中的SRAM行上的單元不再保持以前的數(shù)據(jù)，而接收并保持經(jīng)數(shù)據(jù)傳輸總線傳輸?shù)臄?shù)據(jù)。在數(shù)據(jù)傳輸之后，讀出放大器停止通過數(shù)據(jù)傳輸電路向數(shù)據(jù)傳輸線輸出數(shù)據(jù)。在停止向數(shù)據(jù)傳輸總線輸出數(shù)據(jù)的一段預(yù)定時(shí)間后，使字線處于不選擇狀態(tài)并執(zhí)行將在下文中介紹的預(yù)充電指令的內(nèi)部操作(使位線與讀出放大器之間的電勢(shì)平衡)。在輸入帶自動(dòng)預(yù)充電的預(yù)取指令一段預(yù)定時(shí)間后，自動(dòng)使DRAM處于預(yù)充電狀態(tài)(不選擇)。
5．[恢復(fù)指令]恢復(fù)指令用于執(zhí)行從SRAM單元組到DRAM單元組的數(shù)據(jù)傳輸。如圖15所示，該指令是一個(gè)延伸過外部時(shí)鐘信號(hào)CLK1和CLK2的持續(xù)輸入的指令。
如圖15所示，各輸入控制信號(hào)在外部時(shí)鐘信號(hào)CLK的上升沿的狀態(tài)分別為CKE=H、/CS=L、/RAS=/CAS=H、/WE=L。另外A10=L、A9=H。在第一外部時(shí)鐘信號(hào)的上升沿CKL1時(shí)，以地址A0～A3為SRAM行選擇地址，以地址A5和A6為DRAM列選擇地址，在第二外部時(shí)鐘信號(hào)的上升沿CKL2時(shí)，以地址A0～A12為作為傳輸終點(diǎn)的DRAM陣列存儲(chǔ)體選擇地址。在外部時(shí)鐘信號(hào)的上升沿CKL1和CKL2時(shí)，以地址A13為DRAM陣列的存儲(chǔ)體選擇地址。由CKL1和CKL2所輸入的地址A13相同。
圖33表示由恢復(fù)指令引起的內(nèi)部操作中的地址信號(hào)和數(shù)據(jù)流。圖33所示的內(nèi)部地址信號(hào)i1A0～i1A12在第一時(shí)鐘上升沿CKL1時(shí)，為內(nèi)部地址數(shù)據(jù)；內(nèi)部地址信號(hào)i2A0～i2A12在第二時(shí)鐘上升沿CKL2時(shí)，為內(nèi)部地址數(shù)據(jù)；在圖中示出在每個(gè)時(shí)鐘內(nèi)相同內(nèi)部地址信號(hào)線的數(shù)據(jù)。在第一時(shí)鐘上升沿CLK1輸入的地址i1A0～i1A3所選中的SRAM單元中的數(shù)據(jù)被傳輸?shù)接傻刂穒A13所選中的存儲(chǔ)體的數(shù)據(jù)傳輸總線上。然后，該數(shù)據(jù)傳輸總線上的數(shù)據(jù)被傳輸?shù)接傻刂穒1A5和i1A6選中的DRAM位線上。此后，DRAM的字線被地址i2A0～i2A12選中且i2A13被選中，在被選中字線上的單元組的數(shù)據(jù)分別輸出到對(duì)應(yīng)位線上。對(duì)應(yīng)于DRAM的位線的讀出放大器檢測(cè)并放大分別輸出到位線上的DRAM單元組的數(shù)據(jù)。對(duì)應(yīng)于由地址i1A5和i1A6選中的位線的讀出放大器檢測(cè)并放大來自數(shù)據(jù)傳輸總線的寫入數(shù)據(jù)。在字線電位上升后，停止通過數(shù)據(jù)傳輸總線到DRAM位線的數(shù)據(jù)輸出。
在本實(shí)施例中，一次傳輸?shù)臄?shù)據(jù)量為128×8。
6．[帶自動(dòng)預(yù)充電的恢復(fù)指令]帶自動(dòng)預(yù)充電的恢復(fù)指令用于執(zhí)行從SRAM單元組到DRAM單元組的數(shù)據(jù)傳輸并在該數(shù)據(jù)傳輸后自動(dòng)執(zhí)行DRAM部分的預(yù)充電。
如圖16所示，各輸入控制信號(hào)在外部時(shí)鐘信號(hào)的上升沿CKL1和CKL2的狀態(tài)分別為CKE=H、/CS=L、/RAS=/CAS=H、/WE=L。另外A10=H、A9=H。在第一外部時(shí)鐘信號(hào)CKL1時(shí)，以地址A0～A3為SRAM行選擇地址，以地址A5和A6為DRAM列選擇地址，接著在第二外部時(shí)鐘信號(hào)CKL2時(shí)，以地址A0～A12為作為傳輸終點(diǎn)的DRAM陣列選擇地址。在外部時(shí)鐘信號(hào)的上升沿CKL1和CKL2時(shí)，以地址A13為DRAM陣列的存儲(chǔ)體選擇地址。在外部時(shí)鐘信號(hào)的上升沿CKL1和CKL2時(shí)，所輸入的地址A13相同。
下面介紹內(nèi)部操作中的地址信號(hào)和由此帶自動(dòng)預(yù)充電的恢復(fù)指令所引起的數(shù)據(jù)流。在第一時(shí)鐘上升沿CLK1內(nèi)地址產(chǎn)生的地址i1A0～i1A3所選中的SRAM單元組中的數(shù)據(jù)被傳輸?shù)接傻刂穒A13所選中的存儲(chǔ)體的數(shù)據(jù)傳輸總線上。然后，該數(shù)據(jù)傳輸總線上的數(shù)據(jù)被傳輸?shù)接傻刂穒1A5和i1A6選中的DRAM位線上。此后，DRAM的字線被在第二時(shí)鐘上升沿CLK2中地址產(chǎn)生的地址i2A0～i2A12和i2A13選中，在被選中字線上的單元組中的數(shù)據(jù)分別輸出到對(duì)應(yīng)位線上。對(duì)應(yīng)于DRAM各位線的讀出放大器檢測(cè)并放大分別輸出到位線上的DRAM單元組的數(shù)據(jù)。對(duì)應(yīng)于由地址i1A5和i1A6選中的位線的讀出放大器檢測(cè)并放大來自數(shù)據(jù)傳輸總線的寫入數(shù)據(jù)。在字線電位上升后，停止通過數(shù)據(jù)傳輸總線到DRAM位線的數(shù)據(jù)輸出。在此后經(jīng)過一段預(yù)定的時(shí)間后，使字線處于不選擇狀態(tài)，然后執(zhí)行將在下文中介紹的預(yù)充電指令指示的內(nèi)部操作(使位線與讀出放大器之間的電勢(shì)平衡)。在執(zhí)行該指令一段時(shí)間后，DRAM自動(dòng)變?yōu)轭A(yù)充電(不選擇)狀態(tài)。
7．[啟動(dòng)指令]啟動(dòng)指令用于啟動(dòng)一個(gè)被從DRAM陣列中選中的存儲(chǔ)體。如圖17所示，各輸入控制信號(hào)在外部時(shí)鐘信號(hào)CLK的上升沿的狀態(tài)分別為CKE=H、/CS=/RAS=L、/CAS=/WE=H。在該啟動(dòng)指令輸入時(shí)地址A13作為在DRAM的一存儲(chǔ)體選擇地址而A0-A12地址則被接收為DRAM的行選擇地址。
圖34所示為啟動(dòng)指令和數(shù)據(jù)流動(dòng)所產(chǎn)生內(nèi)部操作中的地址信號(hào)，在由地址iA13選擇的存儲(chǔ)體內(nèi)DRAM的字線由地址iA0-iA12選定。被選定字線上的DRAM單元組的數(shù)據(jù)被輸出給相連的位線且對(duì)應(yīng)于各個(gè)位線的讀出放大器探測(cè)和放大輸出給位線的DRAM單元組的數(shù)據(jù)。在此實(shí)施例中，被立即傳輸?shù)臄?shù)據(jù)的數(shù)量為512×8。
在依據(jù)一個(gè)已被啟動(dòng)的存儲(chǔ)體進(jìn)行另一個(gè)字線選擇時(shí)，有必要使該存儲(chǔ)體處于一個(gè)種預(yù)充電狀態(tài)，然后重新輸入一個(gè)啟動(dòng)指令。
這個(gè)指令對(duì)應(yīng)于一個(gè)通常的DRAM的a/RAM信號(hào)被定為低電平的情況。
8、(預(yù)充電指令)預(yù)充電指令是用于預(yù)充電(不啟動(dòng))一個(gè)從一DRAM陣列中選出的存儲(chǔ)體。
所圖18所示，在外部時(shí)鐘信號(hào)CLK的上升沿的各個(gè)輸入控制信號(hào)的狀態(tài)是CKE=H,/CS=/RAS=L,/CAS=H及/WE=L。當(dāng)在預(yù)充電指令的一個(gè)輸入中A10=L及A13=有效數(shù)據(jù)時(shí)，一個(gè)被地址A13的數(shù)據(jù)分配的存儲(chǔ)體被預(yù)充電(非選擇)。在先于此預(yù)充電的啟動(dòng)指令中選定此存儲(chǔ)體，旦如無啟動(dòng)指令輸入給由此先于后面的指令輸入的預(yù)充電指令分配的存儲(chǔ)體，則預(yù)充電指令是無效的。
下面將描述在一由預(yù)充電指令和數(shù)據(jù)流引起的內(nèi)部操作中的地址信號(hào)。
可通過使一個(gè)其存儲(chǔ)體是由地址iAB選定的DRAM的一個(gè)字線在一不選擇狀態(tài)被啟動(dòng)，可以均衡位線電勢(shì)和讀出放大器電勢(shì)。在預(yù)充電的操作完成后，被選定的存儲(chǔ)體隨時(shí)可接收下一個(gè)啟動(dòng)指令。
預(yù)充電指令對(duì)應(yīng)于通常DRAM的RAS信號(hào)處于高電平的情況。
9、(全部存儲(chǔ)體預(yù)充電指令)全部存儲(chǔ)體預(yù)充電指令是用來預(yù)充電(不啟動(dòng))一個(gè)DRAM陣列的全部存儲(chǔ)體。依此指令，DRAM部分被設(shè)置至一預(yù)充電狀態(tài)，且全部存儲(chǔ)體的啟動(dòng)狀態(tài)被結(jié)束。
如圖19所示，在外部時(shí)鐘信號(hào)CLK的上升沿上的各個(gè)輸入控制信號(hào)的狀態(tài)為CKE=H,/CS=/RAS=L,/CAS=H及/WE=H及/WE=L。更進(jìn)一步是A10=H。
下面將描述通過預(yù)充電指令和數(shù)據(jù)所引起的內(nèi)部操作中的地址信號(hào)。
通過使一個(gè)選定DRAM的全部字線處于不選擇狀態(tài)，均衡字線電勢(shì)和讀出放大器電勢(shì)。在此指令的操作完成后，全部存儲(chǔ)體隨時(shí)準(zhǔn)備接受輸入的下一個(gè)啟動(dòng)指令。
此全部存儲(chǔ)體預(yù)充電指令對(duì)應(yīng)于一個(gè)通常的DRAM的一個(gè)/RAS信號(hào)被定為高電平的情況。
10、(CBR刷新指令)CBR刷新指令用于刷新一DRAM部分的單元數(shù)據(jù)。刷新所必要的地址信號(hào)在內(nèi)部自動(dòng)產(chǎn)生。
如圖20所示，在外部時(shí)鐘信號(hào)的上升沿上各個(gè)輸入控制信號(hào)的狀態(tài)為CKE=H,/CS=/RAS=/CAS=L及/WE=H。
下面將描述由CBR刷新指令和數(shù)據(jù)流引起的內(nèi)部操作中的地址信號(hào)。
地址iA0-iA12和iA13在內(nèi)部自動(dòng)產(chǎn)生。內(nèi)部產(chǎn)生的地址iA13選定一個(gè)存儲(chǔ)體，內(nèi)部產(chǎn)生地址iA0-iA12選定一個(gè)DRAM的字線，在這些選定字線上的DRAM單元組分別對(duì)應(yīng)于字線輸出它們的數(shù)據(jù)。對(duì)應(yīng)于各個(gè)位線的讀出放大器探測(cè)并放大輸出給位線的DRAM單元組的數(shù)據(jù)。被讀出放大器探測(cè)和放大的數(shù)據(jù)再通過位線被寫入DRAM單元組。在數(shù)據(jù)的再寫入的一段預(yù)定時(shí)間后，字線被定為不選擇狀態(tài)以均衡位線和讀出放大器電勢(shì)，完成一刷新操作。
11、[不操作指令]
圖21中，CKE=H,/CS=L,/RAS=/CAS=/EW=H的不操作指令不是執(zhí)行指令。
12、[器件不選擇指令]圖22中CKE=H,/CS=H的器件不選擇指令不是執(zhí)行指令。
13、(寄存器設(shè)置指令)寄存器置位指令用于在一寄存器內(nèi)將置位數(shù)據(jù)設(shè)置為各種不同的操作模式。
如圖23和24中所示，在外部時(shí)鐘信號(hào)CLK的上升沿上的各個(gè)輸入控制信號(hào)的狀態(tài)為CKE=H,/CS=/RAS=/CAS=/WE=L。在此指令的輸入時(shí)間中，地址A0-A13的有效數(shù)據(jù)作為操作模式的設(shè)置數(shù)據(jù)被接收。為在連接電源后將一器件初始化，由此指令設(shè)置的寄存器的輸入是必要的。
圖25所示為在寄存器置位指令下地址數(shù)據(jù)的操作。
圖25中所示的寄存器置位指令(a),(b),(c)及(d)的部分由圖23所示的一個(gè)時(shí)鐘輸入，而寄存器設(shè)置指令(d)的另一部分(將在下文中描述)則由圖24中所示的兩個(gè)時(shí)鐘輸入。
圖25中的寄存器置位指令(a)是一個(gè)刷新計(jì)數(shù)器的測(cè)試設(shè)置，與一通常同步的DRAM的測(cè)試設(shè)置相同。此地址設(shè)置是在A7=L和A8=L的輸入下被選定的。
圖25中的寄存器置位指令(b)是一個(gè)未用設(shè)置。此地址設(shè)置是在A7=L和A8=H的輸入下被選擇的。
圖25中的寄存器置位指令(c)是一個(gè)器件測(cè)試設(shè)置。此地址設(shè)置是在A7=H和A8=H的輸入下被選定的。
圖25中的寄存器置位指令(d)是一個(gè)模式寄存器置位設(shè)置。此地址設(shè)置在A7=L和A8=L的輸入下被選定，且設(shè)置將在下文中描述的各種不同的數(shù)據(jù)輸入/輸出模式。一個(gè)模式寄存器儲(chǔ)存從存儲(chǔ)器的各個(gè)SRAM單元組的數(shù)據(jù)輸入/輸出模式。
圖26為一模式寄存器置位的置位項(xiàng)目明細(xì)表。
一模式寄存器置位(1)指令可在一延時(shí)模式和一輸入/輸出地址順序(重疊型)之間進(jìn)行切換。此指令通過如圖23所示的外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘輸入。當(dāng)A6=L,A7=L,A8=L時(shí)此地址設(shè)置被選定。
通過同時(shí)輸入數(shù)據(jù)A1,A2和A3設(shè)置延時(shí)模式，且A0的數(shù)據(jù)設(shè)置輸入/輸出順序(重疊型)。當(dāng)A1=L,A2=H和A3=L時(shí)，延時(shí)模式被設(shè)置為延時(shí)=2，否則即為不置位或不使用狀態(tài)。當(dāng)A0=L，輸入/輸出地址序列(重疊型)被順序設(shè)置，而當(dāng)A0=H時(shí)，被設(shè)置為插入。
模式寄存器置位(2)指令是用于設(shè)置SRAM的每一選定行的脈沖寬度置位的一地址數(shù)據(jù)，且為了輸入SRAM的行分布和脈沖寬度數(shù)據(jù)，要在外部時(shí)鐘信號(hào)的兩個(gè)時(shí)鐘內(nèi)被連續(xù)地輸入，如圖24所示。當(dāng)A6=H,A7=L和A8=L時(shí)，選定此地址設(shè)置。
第一時(shí)鐘CLK1的A1,A2和A3的數(shù)據(jù)選定一SRAM單元組，被選定單元組的脈沖寬度由另一個(gè)時(shí)鐘CKL2的A3,A4和A5的數(shù)據(jù)設(shè)置。當(dāng)A3=L,A4=L和A5=L時(shí)脈沖寬度被設(shè)置為1；當(dāng)A3=H,A4=L和A5=L時(shí)脈沖寬度被設(shè)置為2；當(dāng)A3=L,A4=L和A5=L時(shí)被設(shè)置為4；當(dāng)A3=H,A4=H和A5=L時(shí)被設(shè)置8；當(dāng)A3=L,A4=L和A5=H時(shí)被設(shè)置為16。
下面簡(jiǎn)要介紹不同的數(shù)據(jù)輸入/輸入模式。
脈沖寬度脈沖寬度表示由讀指令或?qū)懼噶畹囊粋€(gè)輸入持續(xù)地輸入/輸出數(shù)據(jù)的數(shù)量。這種持續(xù)的數(shù)據(jù)輸入/輸出在一個(gè)時(shí)鐘信號(hào)的基礎(chǔ)上操作。圖27示出各個(gè)用于數(shù)據(jù)讀入的信號(hào)的時(shí)間分配。其中脈沖寬度為4。也即，當(dāng)讀入指令在CLK0輸入時(shí)，四個(gè)數(shù)據(jù)依次在CLK2,CLK3,CLK4和CLK5時(shí)輸出。
圖28為用于數(shù)據(jù)寫的各信號(hào)的時(shí)間分配，由于脈沖寬度為4，當(dāng)在CLK0輸入寫指令時(shí)，四個(gè)數(shù)據(jù)在CLK0、CLK1、CLK2及CLK3被連續(xù)接收。
延時(shí)延時(shí)表示從一個(gè)讀指令或?qū)懼噶畹妮斎氲接蓵r(shí)鐘的數(shù)量使數(shù)據(jù)輸入/輸出為可行時(shí)之間的等待時(shí)間。圖27示出了讀取數(shù)據(jù)時(shí)各信號(hào)的時(shí)間。本實(shí)施例中一個(gè)讀入數(shù)據(jù)的延時(shí)為2。即當(dāng)一個(gè)讀指令在CLK0輸入時(shí)，向一個(gè)DQ端的數(shù)據(jù)輸出在CLK2開始。圖28所示為在寫入數(shù)據(jù)時(shí)各信號(hào)的時(shí)間分配。在此實(shí)施例中，寫入數(shù)據(jù)的延時(shí)為0。也即，當(dāng)寫入數(shù)據(jù)在CLK0輸入時(shí)，在CLK0輸入的同時(shí)，對(duì)來自DQ端數(shù)據(jù)的接收同時(shí)開始。
重疊型重疊型(輸入/輸出地址順序)在數(shù)據(jù)在對(duì)應(yīng)于一置位脈沖寬度的時(shí)間內(nèi)被持續(xù)輸入/輸出時(shí)，決定數(shù)據(jù)輸入/輸出的地址順序并包括順序和交錯(cuò)。圖29所示為用于各個(gè)順序和交錯(cuò)的數(shù)據(jù)的地址順序。
作為另一個(gè)操作，通過實(shí)現(xiàn)信號(hào)SKE的時(shí)鐘的控制來進(jìn)行一功能控制，和通常的同步DRAM中的一樣。
下面描述根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的操作的一部分。
當(dāng)在SRAM部分中存在外部分配數(shù)據(jù)時(shí)的讀操作，如圖30中所示，只有讀指令指定的數(shù)據(jù)通過數(shù)據(jù)放大器向外輸出。
在SRAM部分內(nèi)有一外部分配數(shù)據(jù)時(shí)的讀操作，如圖34中所示，啟動(dòng)指令完成后，圖32中所示的預(yù)取指令被完成且被分配數(shù)據(jù)被傳輸至SRAM部分。然后被分配數(shù)據(jù)由圖30中所示的讀指令通過數(shù)據(jù)放大器向外部輸出。
在SRAM部分中無外部分配數(shù)據(jù)且存在一個(gè)還未恢復(fù)的寫數(shù)據(jù)時(shí)，寫數(shù)據(jù)由圖33中所示的恢復(fù)指令傳輸給DRAM部分。其后，操作圖34中所示的啟動(dòng)指令和圖32中所示的預(yù)取指令，且分配數(shù)據(jù)被傳輸至SRAM部分。然后，被分配數(shù)據(jù)由圖30中所示的讀指令通過數(shù)據(jù)放大器向外部輸出。
(b)布局1、[陣列布局]圖35為顯示根據(jù)本發(fā)明的一個(gè)實(shí)施例，對(duì)半導(dǎo)體存儲(chǔ)器件的一種陣列安排的一種陣列布局。
在圖35中所示的陣列安排的結(jié)構(gòu)中，整個(gè)DRAM陣列被分為DRAM陣列110-1和DRAM陣列110-2，且SRAM陣列120和SRAM陣列解碼器123被設(shè)置在DRAM陣列之間。因此，可以在由鄰接DRAM陣列110-1和110-2的DRAM陣列解碼器113選定的任何DRAM上的單元組與在由SRAM行解碼器121選定的SRAM的確定行上的單元組之間傳輸數(shù)據(jù)，且一個(gè)直接變換系統(tǒng)和置位相關(guān)體系的變換系統(tǒng)是可行的。
用于傳輸數(shù)據(jù)的數(shù)據(jù)傳輸總線被設(shè)置為穿過DRAM陣列110-1,DRAM陣列110-2,SRAM陣列120和SRAM列解碼器123。
在本實(shí)施例中，DRAM陣列110-1和110-2分別對(duì)應(yīng)于存儲(chǔ)體A和B。
圖50(1)為這種結(jié)構(gòu)的DRAM陣列部分中的布線平面圖，而圖50(2)為DRAM陣列部分中布線剖視分層圖。數(shù)據(jù)傳輸總線是由比字線DWL位線DBL和用于圖中未示的讀出放大器的布線的布線層高的布線層形成的。如在通常的DRAM中，列選擇信號(hào)并不存在于DRAM組單元的上層部分，數(shù)據(jù)傳輸總線則被設(shè)置在其中。一個(gè)對(duì)應(yīng)于通常的DRAM的列選擇的操作通過由位線選擇開關(guān)DBSW選擇性地連接位線和數(shù)據(jù)傳輸總線來操作。在本實(shí)施例中，位線的四對(duì)中的一對(duì)被選定并連接數(shù)據(jù)傳輸總線對(duì)。位線選擇信號(hào)的布線被設(shè)置為穿過數(shù)據(jù)傳輸總線和位線。數(shù)據(jù)傳輸總線在DRAM部分的單元陣列內(nèi)的上層單元部分內(nèi)與位線平行，并垂直于字線。圖50中，數(shù)據(jù)傳輸總線和SRAM陣列之間的連接被省略掉。
圖36所示為除圖35中所示以外的另一種結(jié)構(gòu)在即DRAM陣列110-1和110-2與SRAM陣列120之間設(shè)置選擇器電路131從而數(shù)據(jù)傳輸總線可以通過它被選擇性連接，通過這種結(jié)構(gòu)，可以利用用于從DRAM陣列110-1和110-2中選擇一個(gè)的信號(hào)斷開非操作方上的DRAM陣列的數(shù)據(jù)傳輸總線，這導(dǎo)致數(shù)據(jù)傳輸過程中的充電/放電電流的減少和數(shù)據(jù)傳輸速度的改善。
圖51(1)和51(2)分別是此結(jié)構(gòu)的DRAM陣列部分內(nèi)的布線平面圖和DRAM陣列部分的剖視分層圖。對(duì)每個(gè)DRAM陣列，數(shù)據(jù)傳輸總線被分為一個(gè)第一數(shù)據(jù)傳輸總線TBLA和一個(gè)第二數(shù)據(jù)傳輸總線TBLB，且數(shù)據(jù)傳輸總線TBLA和TBLB之一被數(shù)據(jù)傳輸選擇器電路131選定。在圖中，位線選擇器開關(guān)和連接數(shù)據(jù)傳輸總線的位線被省略了。
在本實(shí)施例中，與圖35相同，DRAM陣列110-1和DRAM陣列110-2分別對(duì)應(yīng)于存儲(chǔ)體A和B。所以，在此結(jié)構(gòu)中，當(dāng)在其它存儲(chǔ)體和SRAM部分之間的數(shù)據(jù)傳輸被操作后，數(shù)據(jù)被立即在一個(gè)確定的存儲(chǔ)體和SRAM部分之間傳輸時(shí)，也即當(dāng)一個(gè)存儲(chǔ)體乒乓操作被執(zhí)行時(shí)，可以在進(jìn)行存儲(chǔ)體分配時(shí)斷開一側(cè)上的數(shù)據(jù)傳輸總線的負(fù)載，所以在存儲(chǔ)體乒乓操作的持續(xù)操作中的間隔不受DRAM陣列部分的數(shù)據(jù)傳輸總線的操作頻率的限制。
也可以進(jìn)一步細(xì)致地提供DRAM陣列并提供一選擇器電路以將它們與數(shù)據(jù)傳輸總線連接。另外，還可以更細(xì)致地分隔SRAM陣列，并提供一選擇器電路以將它們與數(shù)據(jù)傳輸總線連接。
圖37所示為本發(fā)明所適用的半導(dǎo)體存儲(chǔ)器件的陣列布局的另一實(shí)例。
圖37中所示的結(jié)構(gòu)與圖35中所示的結(jié)構(gòu)不同，即其中DRAM陣列未被分隔，且SRAM陣列和SRAM列解碼器分別鄰近DRAM陣列的兩側(cè)。具有這種結(jié)構(gòu)，可以縮短SRAM部分和數(shù)據(jù)控制總線間的距離及數(shù)據(jù)控制電路和數(shù)據(jù)輸入/輸出端子DQ之間的距離，由此加快讀或?qū)懖僮?。在此例中，可以在由鄰接DRAM陣列110的DRAM行解碼器113選定的DRAM的任意行上的單元組與由SRAM行解碼器選定的SRAM的一確定行上的單元組間傳輸數(shù)據(jù)，一個(gè)直接變換系統(tǒng)和置位相關(guān)體系的變換系統(tǒng)是可行的。
用于傳輸數(shù)據(jù)的數(shù)據(jù)傳輸總線被設(shè)置成穿過DRAM陣列110-1,DRAM陣列110,SRAM陣列120。在此實(shí)施例中存儲(chǔ)體A和B以混合態(tài)存在于DRAM陣列110中。
圖38為圖37中DRAM陣列被分隔時(shí)的一種布局圖。在此布局中，數(shù)據(jù)傳輸總線分割并利用不同于數(shù)據(jù)傳輸總線的布線層通過數(shù)據(jù)傳輸選擇電路131使DRAM陣列和SRAM陣列連接。在此實(shí)施例中數(shù)據(jù)傳輸選擇電路131和SRAM陣列之間的連接線是一全局?jǐn)?shù)據(jù)傳輸總線GTL。
圖52(1)和52(2)分別是此結(jié)構(gòu)的DRAM陣列部分的布線平面圖和DRAM陣列布線的剖視分層圖。在圖52中，數(shù)據(jù)傳輸總線被劃分為一個(gè)第一數(shù)據(jù)傳輸總線TBLA和一個(gè)第二數(shù)據(jù)傳輸總線TBLB，且兩數(shù)據(jù)傳輸總線TBLA和TBLB之一被數(shù)據(jù)傳輸選擇電路131選定并連接到全局?jǐn)?shù)據(jù)傳輸總線GTL。因全局?jǐn)?shù)據(jù)傳輸總線GTL連接SRAM陣列120，可以在DRAM和SRAM之間相互傳輸數(shù)據(jù)，盡管在本實(shí)施例中，DRAM陣列被分隔為兩個(gè)，也可以再分的更細(xì)一些。圖53所示為DRAM被更細(xì)微地分隔的一個(gè)例子。這種結(jié)構(gòu)具有圖36和38所示的布局的特點(diǎn)。在圖53中，DRAM陣列被劃分為4個(gè)。且通過用第一數(shù)據(jù)轉(zhuǎn)換選擇器電路132操作數(shù)據(jù)傳輸總線的選擇，和用第二數(shù)據(jù)轉(zhuǎn)換選擇器電路133操作全局?jǐn)?shù)據(jù)傳輸總線GTL的選擇在DRAM和SRAM之間傳輸數(shù)據(jù)，使直接轉(zhuǎn)換系統(tǒng)和置位相關(guān)體系的轉(zhuǎn)換系統(tǒng)可行。DRAM陣列可被分隔得更細(xì)。在此情況下，數(shù)據(jù)傳輸總線和第一數(shù)據(jù)傳輸選擇器電路平行于全局?jǐn)?shù)據(jù)轉(zhuǎn)換總線相互連接。
圖39所示為本發(fā)明所適用的半導(dǎo)體存儲(chǔ)器件的陣列布局的另一例子。
圖39中采用了與圖36或38中所示的數(shù)據(jù)傳輸總線不同的布線層。由于連接設(shè)置在DRAM陣列上的數(shù)據(jù)傳輸總線和SRAM陣列的布線形成在與用于數(shù)據(jù)傳輸總線的布線層不同的布線層上。在圖39中，SRAM陣列和SRAM列解碼器鄰接DRAM行解碼器。在此例中，可以在由鄰接DRAM陣列110的DRAM行解碼器113選定的DRAM的任意行上的單元組與由SRAM行解碼器選定的SRAM的一確定行上的單元組間傳輸數(shù)據(jù)，一個(gè)直接變換系統(tǒng)和置位相關(guān)體系的變換系統(tǒng)是可行的。
如圖40所示，數(shù)據(jù)傳輸總線并不總是需與DRAM行解碼器相鄰，且只要DRAM陣列和SRAM陣列相連而使相互間可以數(shù)據(jù)傳輸，則SRAM列解碼器和SRAM行解碼器所處的位置就不受限制。
在諸如數(shù)據(jù)傳輸總線和全局?jǐn)?shù)據(jù)傳輸總線等總線被制成不同布線層時(shí)，這些數(shù)據(jù)總線可以通過結(jié)合除了正常的金屬布線外多晶硅布線，pol數(shù)據(jù)輸入/輸出cide布線，硅化物布線和/或高熔點(diǎn)金屬布線等等，由不同的布線層構(gòu)成。在這類情況下，根據(jù)布線電阻和過程限制，可將這些組合優(yōu)化。如可以考慮第一鋁布線層和第二鋁布線層的組合或第一鎢硅化合物布線層和第二鋁布線層的組合。
2、[整體布局]圖41所示為本發(fā)明所適用的半導(dǎo)體存儲(chǔ)器件的一實(shí)施例的整體芯片布局。圖41中所示的半導(dǎo)體存儲(chǔ)器件包括一個(gè)×8位，2-存儲(chǔ)體結(jié)構(gòu)的64-M位DRAM陣列作為主存儲(chǔ)部分，一個(gè)16K位SRAM陣列作為從存儲(chǔ)部分和一個(gè)同步接口。然而還可將半導(dǎo)體存儲(chǔ)器件以其它方式制造。
有一個(gè)包括一豎直中心部分和一十字形區(qū)域水平中心部分的，如圖41中所示，每一個(gè)均具有一個(gè)16M位存儲(chǔ)量的DRAM陣列110-1,110-2,110-3和110-4，被分別設(shè)置在由此十字形區(qū)域劃分出的每個(gè)區(qū)域內(nèi)。DRAM陣列110-1,110-2,110-3和110-4的整體存儲(chǔ)量為64M位，DRAM行解碼器113分別鄰近DRAM陣列110-1和110-2的較低部分。類似地，DRAM行解碼器113分別鄰近DRAM陣列110-3和110-4的較高部分。SRAM陣列120-1,SRAM行解碼器121和一個(gè)SRAM列解碼器123被設(shè)置在DRAM陣列110-1和112-2之間。同樣地，一個(gè)SRAM陣列120-2，一個(gè)SRAM行解碼器121和一個(gè)列解碼器123被設(shè)置在DRAM陣列110-3和110-4之間。數(shù)據(jù)傳輸總線穿過DRAM陣列110-1,SRAM陣列120和DRAM陣列110-2，從而可在被選定的DRAM單元組和被選定的SRAM單元組間傳輸數(shù)據(jù)。同樣地，數(shù)據(jù)傳輸總線穿過DRAM陣列110-3,SRAM陣列120和DRAM陣列110-4，從而可在選定的DRAM單元組和選定的SRAM單元組間傳輸數(shù)據(jù)。
一個(gè)操作控制電路和數(shù)據(jù)控制電路等被設(shè)置在圖41中其它部分。盡管也可以有其它的分布，但一個(gè)輸入/輸出信號(hào)端子被設(shè)置在圖示實(shí)施例中的橫向中心部分。
在圖41中，主存儲(chǔ)部分具有2-存儲(chǔ)體結(jié)構(gòu)。此結(jié)構(gòu)的配置中，同時(shí)被選定的部分并不集中在一個(gè)部分，因此，當(dāng)存儲(chǔ)體A被選定時(shí)，DRAM陣列110-1及110-4被同時(shí)選定，而當(dāng)選擇存儲(chǔ)體13時(shí)DRAM陣列110-2和110-3被同時(shí)選定。也即，如圖48所示，DRAM陣列的分布使作用在內(nèi)部電源布線VCC和內(nèi)部地布線GND等等上的負(fù)載不至于過于片面地集中在某一部位。當(dāng)然也可以使用DRAM陣列110-1和110-3作為存儲(chǔ)體A和DRAM陣列110-2和110-4作為存儲(chǔ)體B，以增加分隔的數(shù)量，從而分散被同時(shí)選定的區(qū)域或減少被同時(shí)選定的區(qū)域。
圖42所示為本發(fā)明所適用的半導(dǎo)體存儲(chǔ)器件的另一實(shí)施例的整體芯片配置。DRAM陣列110-1,110-2,110-3和110-4被分別設(shè)置于被分隔的四個(gè)區(qū)域內(nèi)。DRAM陣列110-1,110-2,110-3和110-4，均具有16M位的存儲(chǔ)容量并被分為存儲(chǔ)體A和B以提供64M位的整體存儲(chǔ)容量。DRAM行解碼器113被設(shè)置為分別鄰近DRAM陣列110-1和110-2的較低部分。類似地，DRAM行解碼器113被分別鄰近DRAM陣列110-3及110-4的上部設(shè)置DRAM陣列110-1和110-2之間及在DRAM陣列110-3和110-4之間，分別設(shè)置有SRAM陣列110-1,110-2,110-3和110-4,SRAM行解碼器121和SRAM列解碼器123。盡管在圖42中，SRAM列解碼器123在SARM陣列的兩側(cè)作為一個(gè)方框示出，也可以為每個(gè)SRAM陣列提供一個(gè)SRAM列解碼器123。用于在一個(gè)選定DRAM單元組和一個(gè)選定SRAM單元組之間交換數(shù)據(jù)的數(shù)據(jù)傳輸總線傳輸DRAM陣列110-1和陣列120-1，從而可在此兩陣列之間進(jìn)行數(shù)據(jù)傳輸。同樣地，數(shù)據(jù)傳輸總線被設(shè)置在其它DRAM陣列和其它SRAM陣列之間。
一個(gè)操作控制電路和一個(gè)數(shù)據(jù)控制電路等等被設(shè)置在圖42的其它部分中。盡管其它分布也是可行的，一個(gè)輸入/輸出信號(hào)端子被設(shè)置在所示實(shí)施例中橫向中心部分。
圖43所示為本發(fā)明所適用的半導(dǎo)體存儲(chǔ)器件的另一實(shí)施例的整體芯片配置。DRAM陣列110-1,110-2,110-3和110-4被分別設(shè)置于被分隔的四個(gè)區(qū)域內(nèi)。DRAM110-1,110-2,110-3和110-4,均具有16M位的存儲(chǔ)容量并被分為存儲(chǔ)體A和B以提供64M位的整體存儲(chǔ)容量。DRAM行解碼器113被設(shè)置為分別鄰近DRAM陣列110-1和110-2的較低部分。用于在一個(gè)選定DRAM單元組和一個(gè)選定SRAM單元組之間交換數(shù)據(jù)的數(shù)據(jù)傳輸總線穿過DRAM陣列并通過與數(shù)據(jù)傳輸總線不同的布線層與SRAM陣列相連。
一個(gè)操作控制電路和一個(gè)數(shù)據(jù)控制電路等等被設(shè)置在圖43中的其它部分。
圖44所示為本發(fā)明的所適用的半導(dǎo)體存儲(chǔ)器件的另一個(gè)實(shí)施例的整體芯片配置。如圖44所示，圖43中的SRAM陣列，SRAM行解碼器和SRAM列解碼器的分布改變了。然而這種分布還可以進(jìn)一步改變，只要保證在一個(gè)選定DRAM單元和一個(gè)選定SRAM單元組間可進(jìn)行數(shù)據(jù)傳輸。
圖45所示為本發(fā)明所適用的半導(dǎo)體存儲(chǔ)器件的另一實(shí)施例的整體芯片配置。在圖45中，圖41中所示的配置結(jié)構(gòu)中的兩種通過更細(xì)微的劃分主存儲(chǔ)部分和從存儲(chǔ)部分結(jié)合起來。此配置可以通過圖41中所示結(jié)構(gòu)的結(jié)合或利用圖42中所示結(jié)構(gòu)的結(jié)合構(gòu)成。
附帶一句，圖45中所示的主存儲(chǔ)部分是2-存儲(chǔ)體結(jié)構(gòu)，此結(jié)構(gòu)中同時(shí)選定的部分并不集中于存儲(chǔ)體A和存儲(chǔ)體B的部分。所以，如圖49所示，DRAM陣列的分布可使內(nèi)部電源布線Vcc和一內(nèi)部接地布線GND等上的負(fù)載不致于片面地集中在一部分上，當(dāng)然，這可以分散或減少將被同時(shí)選定的區(qū)域。
圖46所示為本發(fā)明的所適用的半導(dǎo)體存儲(chǔ)器件的另一實(shí)施例的整體芯片分布。在圖46中，數(shù)據(jù)傳輸總線相對(duì)于圖45豎直伸展。盡管圖46中所示的DRAM行解碼器和SRAM行解碼器為用于兩側(cè)的DRAM陣列和SRAM陣列的一組，也可提供DRAM行解碼器給每一DRAM陣列，并向每一SRAM陣列提供SRAM解碼器。
另外，DRAM行解碼器的兩側(cè)的存儲(chǔ)體可以通過如圖47中所示的公共數(shù)據(jù)傳輸總線連接起來。
(7)各個(gè)方塊的詳細(xì)描述下面將詳細(xì)描述圖1中整體方框圖的各個(gè)電路方塊。應(yīng)注意，下面的描述只是針對(duì)一個(gè)實(shí)施例，而本發(fā)明并不僅僅限于此例。
1、操作控制電路圖54是操作控制電路150的電路圖。
操作控制電路150由一個(gè)內(nèi)部時(shí)鐘發(fā)生器電路410，一個(gè)指令解碼器420，一個(gè)控制邏輯430，一個(gè)地址控制電路440和一個(gè)模式寄存器450構(gòu)成。
內(nèi)部時(shí)鐘發(fā)生器電路410針對(duì)外部輸入信號(hào)CLK和CKE產(chǎn)生一個(gè)內(nèi)部時(shí)鐘信號(hào)iCLK。
內(nèi)部時(shí)鐘信號(hào)ICLK被提供給指令解碼器420，控制邏輯430，地址控制電路440和數(shù)據(jù)控制電路以控制各個(gè)部分的時(shí)間分配。
指令解碼器420包括一個(gè)用于接收各個(gè)輸入信號(hào)的緩沖器421和一個(gè)指令判斷電路422。/CS信號(hào)，/RAS信號(hào)，/CAS信號(hào)和/WE信號(hào)與內(nèi)部時(shí)鐘信號(hào)ICIK同步地被傳輸給指令判斷電路421以產(chǎn)生一個(gè)內(nèi)部指令信號(hào)iCOM。指令發(fā)生器電路421按在指令對(duì)應(yīng)表中指示的方式響應(yīng)各個(gè)輸入信號(hào)并響應(yīng)圖10中所示的各個(gè)輸入端狀態(tài)。
控制邏輯430響應(yīng)內(nèi)部指令信號(hào)ICOM，內(nèi)部時(shí)鐘信號(hào)ICLK和寄存器信號(hào)iREG以產(chǎn)生操作由這些信號(hào)分配的操作所必要的控制信號(hào)?？刂七壿?30包括可以產(chǎn)生各個(gè)控制信號(hào)的DRAM控制電路431，一個(gè)傳輸控制電路432和一個(gè)SRAM控制電路433。
當(dāng)寄存器450從指令判斷電路接收一個(gè)具體的寄存器寫入信號(hào)時(shí)，其作用是保存由具體地址輸入的數(shù)據(jù)結(jié)合限定的數(shù)據(jù)，并持續(xù)到又一個(gè)寄存器寫信號(hào)被輸入。當(dāng)控制邏輯430操作時(shí)，要參考保存在寄存器內(nèi)的數(shù)據(jù)。
2、DRAM部分[DRAM部分及數(shù)據(jù)傳輸電路]圖55所示為圖1中的DRAM部分和數(shù)據(jù)傳輸電路的具體結(jié)構(gòu)。
在圖55中，DRAM部分101包括多個(gè)設(shè)置成矩陣的動(dòng)態(tài)存儲(chǔ)單元DMC。每個(gè)存儲(chǔ)單元DMC包括一個(gè)存儲(chǔ)晶體管N1和一個(gè)存儲(chǔ)電容器C1。一個(gè)恒定電勢(shì)Vgg(1/2Vcc，等)施加在存儲(chǔ)電容器C1的一端。另外，DRAM部分101包括與DRAM單元行連接的DRAM字線和與DRAM單元DMC連接的DRAM位線DBL。每條位線都配合一條補(bǔ)償位線。DRAM單元DMC被分別設(shè)置在各個(gè)字線DWL和位線DBL的相交叉點(diǎn)上。對(duì)應(yīng)于位線DBL,DRAM部分101包括與位線DBL對(duì)應(yīng)的DRAM讀出放大器DSA。讀出放大器DSA的作用是探測(cè)并放大互配的位線之間的電勢(shì)差，并被讀出控制信號(hào)DSAP和DSAN控制。因?yàn)镈RAM陣列具有一種×8-位，2-存儲(chǔ)體結(jié)構(gòu)并具有64M位的存儲(chǔ)量，DRAM陣列包括字線DWL1-DWL8192，位線DBL1-DBL512和讀出放大器DSA1-DSA512。這是對(duì)應(yīng)于1存儲(chǔ)體的×1位的結(jié)構(gòu)。
DRAM部分101包括用以選擇字線DWL1-DWL8192之一的DRAM行解碼器113和用以產(chǎn)生DRAM內(nèi)部行地址信號(hào)iADR0-iADR12和存儲(chǔ)體選擇信號(hào)iAD13的DRAM行控制電路115。另外，DRAM部分101包括一個(gè)利用DRAM列解碼器114產(chǎn)生的DRAM位線選擇信號(hào)DBS1-DBS4選擇四個(gè)位線對(duì)之一的DRAM位線選擇電路DBSW，并將該電路通過傳輸電路103連接數(shù)據(jù)傳輸總線TBL。另外DRAM部分101包括用于產(chǎn)生為DRAM列解碼器所用的DRAM列地址信號(hào)iADC0-iADC6的DRAM列控制電路116。
圖56所示為圖41中的整體布局的DRAM陣列110-1的具體陣列結(jié)構(gòu)的一個(gè)實(shí)例。
圖56中，DRAM陣列被分為16個(gè)存儲(chǔ)單元塊DMB1-DMB16。再設(shè)置對(duì)應(yīng)于各個(gè)存儲(chǔ)單元塊DMB1-DMB16的DRAM行解碼器DRB1-DRB16和對(duì)應(yīng)于(讀出放大器+DDRAM位線選擇器電路+數(shù)據(jù)傳輸電路)的塊SAB1-SAB17。在本圖中，每個(gè)存儲(chǔ)單元塊DMB1-DMB16在512行×2048列內(nèi)具有1M位存儲(chǔ)容量。應(yīng)注意存儲(chǔ)單元塊的數(shù)量不僅僅限于16。
如圖56中所示，當(dāng)DRAM存儲(chǔ)單元陣列被劃分為多個(gè)部分時(shí)，每個(gè)位線的長(zhǎng)度被縮短了。所以，在讀出數(shù)據(jù)后位線的容量可以增加互配位線的電勢(shì)差。另外，因?yàn)樵诓僮鬟^程中，只有對(duì)應(yīng)于包括由行解碼器選定字線的存儲(chǔ)塊的讀出放大器被操作，就可以減少由位線的充電/放電所引起的功率消耗。
圖57詳細(xì)展示了圖56中的配置的部分140(包括四對(duì)位線)中的傳輸總線和位線之間的連接關(guān)系。
在圖57中，讀出放大器DSA被設(shè)置為Z形，從而對(duì)應(yīng)于1列的讀出放大器DSA1位于一存儲(chǔ)單元塊的一端，對(duì)應(yīng)于另一列的讀出放大器DSA2位于存儲(chǔ)單元塊的另一端等等。采取這種讀出放大器的Z型分布的原因是，盡管在現(xiàn)有處理工藝中可以將存儲(chǔ)單元的尺寸小型化，但不能實(shí)現(xiàn)與存儲(chǔ)單元小型化成正比的讀出放大器的小型化，且沒有空間來對(duì)應(yīng)于位線間隔設(shè)置讀出放大器時(shí)，這種分布是必要的。一個(gè)讀出放大器DSA由兩個(gè)存儲(chǔ)單元塊通過一個(gè)共享選擇器電路共同使用。每個(gè)位線對(duì)被提供一個(gè)位線控制電路以均衡位線之間的電勢(shì)差并預(yù)充電。位線控制電路可以由與讀出放大器相同的兩個(gè)存儲(chǔ)單元塊使用。
位線和數(shù)據(jù)傳輸總線通過由DRAM位線選擇信號(hào)DBS1-DBS4選定的DRAM位線選擇器電路DBSW1-DBSW4和使用均在圖58中詳細(xì)顯示的轉(zhuǎn)換晶體管SWTR的數(shù)據(jù)傳輸電路TSW1和TSW2相互連接。用于啟動(dòng)數(shù)據(jù)傳輸電路的數(shù)據(jù)傳輸啟動(dòng)信號(hào)TE1和TE2可通過圖54所示的操作控制電路產(chǎn)生的傳輸控制信號(hào)和用于選擇存儲(chǔ)單元塊的地址信號(hào)的邏輯操作獲得。在圖57中，因?yàn)槲痪€通過DRAM數(shù)據(jù)傳輸電路和數(shù)據(jù)傳輸電路連接數(shù)據(jù)傳輸總線，一個(gè)未被啟動(dòng)的存儲(chǔ)單元塊的數(shù)據(jù)傳輸電路處于非連接狀態(tài)，且相連的DRAM位線選擇電路上沒有負(fù)載?？梢詼p小操作中的數(shù)據(jù)傳輸總線的負(fù)載。然而在圖57中所示結(jié)構(gòu)中，存在一個(gè)問題因?yàn)橐植紨?shù)據(jù)傳輸電路并要設(shè)置用于傳輸啟動(dòng)數(shù)據(jù)傳輸電路的數(shù)據(jù)傳輸啟動(dòng)信號(hào)。芯片面積要增加。圖59所示為可以解決這個(gè)問題的結(jié)構(gòu)的實(shí)例。
在圖59中，位線及數(shù)據(jù)傳輸總線僅僅通過DRAM位線選擇信號(hào)DBS1-DBS4選定的DRAM位線選擇電路DBSW1-DBSW4彼此相互連接。這種結(jié)構(gòu)可以通過向產(chǎn)生DRAM位線選擇信號(hào)DBS1-DBS4的DRAM列解碼器中加入一個(gè)數(shù)據(jù)傳輸啟動(dòng)信號(hào)的邏輯以提供數(shù)據(jù)傳輸電路的功能來實(shí)現(xiàn)。盡管在操作中數(shù)據(jù)傳輸總線的負(fù)載增加了，仍可以使芯片面積非常小。
下面參照?qǐng)D55和57描述DRAM部分列選擇的啟動(dòng)和數(shù)據(jù)傳輸操作。首先將描述DRAM部分的啟動(dòng)，在圖55中，當(dāng)作為圖54中的操作控制電路產(chǎn)生的DRAM部分控制信號(hào)之一的DRAM行選擇信號(hào)和內(nèi)部地址信號(hào)iA0-iA13被輸入DRAM行控制電路115時(shí)，產(chǎn)生存儲(chǔ)體選擇信號(hào)iAD13和內(nèi)部DRAM行地址信號(hào)iADR0-iADR12并選定DRAM行解碼器113分配的存儲(chǔ)體的字線PWL。利用選定的字線DWL，保存在單元DMC中的數(shù)據(jù)被輸出至位線DBL。讀出放大器DSA響應(yīng)讀出放大器驅(qū)動(dòng)信號(hào)DSAN和DSNP探測(cè)并放大互配位線間的電勢(shì)差。在DRAM部分101中被同時(shí)啟動(dòng)的讀出放大器的數(shù)據(jù)為512，且因?yàn)榇薉RAM部分為×8一位結(jié)構(gòu)，被同時(shí)啟動(dòng)的讀出放大器的總數(shù)量成為512×8=4096個(gè)。
下面描述DRAM部分的列選擇和數(shù)據(jù)傳輸。圖55中的DRAM列選擇電路116被輸入一個(gè)圖54中的操作控制電路響應(yīng)內(nèi)部地址信號(hào)iA5和iA6產(chǎn)生的DRAM部分控制信號(hào)之一的控制信號(hào)并產(chǎn)生DRAM列地址信號(hào)iADC5和iADC6。DRAM列地址信號(hào)iADC5和iADC6被輸入給DRAM列解碼器114且在產(chǎn)生DRAM位線選擇信號(hào)DBS1-DBS4和選定位線后，位線的數(shù)據(jù)通過圖54中的操作控制電路產(chǎn)生的傳輸控制信號(hào)和選擇存儲(chǔ)單元塊的地址信號(hào)之間的邏輯獲得的數(shù)據(jù)傳輸啟動(dòng)信號(hào)TE傳輸給數(shù)據(jù)傳輸總線TBL。如圖59中所示，利用DRAM列解碼器內(nèi)的數(shù)據(jù)傳輸啟動(dòng)信號(hào)的邏輯，可以提供數(shù)據(jù)傳輸電路功能，且DRAM位線選擇信號(hào)DBS1-DBS4可以形成可使列選擇和傳輸操作被同時(shí)操作的信號(hào)。
假設(shè)在圖59中，選定了DRAM位線選擇信號(hào)DBS1，則與傳輸控制信號(hào)同步的一個(gè)信號(hào)被輸入給DRAM位線選擇電路DBSW1且在位線DBL1和/DBL1上的被讀出放大器DSA1放大的數(shù)據(jù)被傳輸至數(shù)據(jù)傳輸總線TBL1和/TVL1。圖55中的DRAM部分101包括均在圖59中顯示的128個(gè)部分，且因?yàn)樗哂小?一位結(jié)構(gòu)，同時(shí)從位線傳輸至傳輸總線的數(shù)據(jù)總量為128×8=1024。這個(gè)被同時(shí)傳輸?shù)臄?shù)據(jù)量與其它位結(jié)構(gòu)中的一樣。
圖60為DRAM行控制電路115的方框圖。DRAM行控制電路115包括一個(gè)DRAM內(nèi)部行地址鎖存器電路460，一個(gè)多路復(fù)用器470，一個(gè)內(nèi)部地址計(jì)數(shù)器電路480和一個(gè)刷新控制電路490。
在DRAM部分的常規(guī)啟動(dòng)中，DRAM行控制電路115從被輸入了DRAM行地址鎖存信號(hào)ADRL和內(nèi)部地址信號(hào)iA0-iA13的地址鎖存器電路460中輸出DRAM內(nèi)部行地址信號(hào)iADR0-iADR12和存儲(chǔ)體選擇信號(hào)iAD13,通過多路復(fù)用器470傳輸至DRAM行解碼器113。
在刷新操作中，DRAM行控制電路115接收刷新控制信號(hào)，而刷新控制電路490操作內(nèi)部地址計(jì)數(shù)器電路480以控制多路復(fù)用器470以輸出來自內(nèi)部地址計(jì)數(shù)器電路的選擇信號(hào)。結(jié)果是DRAM內(nèi)部行地址信號(hào)iADR0-iADR12和存儲(chǔ)體選擇信號(hào)iAD13被輸出至DRAM列解碼器113而無需地址信號(hào)的輸入，內(nèi)部地址計(jì)數(shù)器電路480每當(dāng)刷新操作被操作時(shí)可根據(jù)一個(gè)預(yù)定方法自動(dòng)加或減地址，實(shí)現(xiàn)全部DRAM行的自動(dòng)選擇。
圖61所示為圖55中的DRAM列控制電路和DRAM列解碼器的一個(gè)具體實(shí)例。
圖61中，DRAM列控制電路116包括一個(gè)DRAM內(nèi)部列地址鎖存電路495，而DRAM內(nèi)部列地址信號(hào)iADC5-iADC6由內(nèi)部地址信號(hào)iA5-iA6產(chǎn)生，且在數(shù)據(jù)的指令輸入的一個(gè)時(shí)鐘周期內(nèi)接收的DRAM列地址鎖存信號(hào)ADCL從DRAM單元傳輸至SRAM單元(預(yù)取傳輸操作)且數(shù)據(jù)從SRAM單元傳輸至DRAM單元(恢復(fù)傳輸操作)。DRAM列地址鎖存器信號(hào)ADCL是圖54中操作控制電路中產(chǎn)生的傳輸控制信號(hào)之一。另外，DRAM列解碼器114將由DRAM列控制電路116產(chǎn)生的DRAM內(nèi)部列地址信號(hào)iADC5-iADC6解碼并輸出在存儲(chǔ)塊選擇地址信號(hào)和傳輸控制信號(hào)TE被啟動(dòng)時(shí)產(chǎn)生的DRAM列選擇信號(hào)。所以，圖57中所示數(shù)據(jù)傳輸電路的啟動(dòng)信號(hào)TE1和TE2是DRAM列解碼器114的輸出信號(hào)，且數(shù)據(jù)傳輸電路的功能將由下文描述的DRAM位線選擇電路來操作。
圖62至65所示為圖59中DRAM位線選擇電路的電路結(jié)構(gòu)的具體實(shí)例。
圖62所示為包括N溝道MOS開關(guān)晶體管(以下稱NMOS晶體管)N200和N201的最簡(jiǎn)單的結(jié)構(gòu)，其中DRAM位線DBL和數(shù)據(jù)傳輸總線TBL通過DRAM列選擇信號(hào)連接。
圖63所示為包括一開關(guān)晶體管電路的DRAM位線的另一結(jié)構(gòu)，此電路包含具有連接各個(gè)互配DRAM位線的柵極并當(dāng)DRAM位線DSL上的數(shù)據(jù)被傳輸至數(shù)據(jù)傳輸總線TBL和NMOS晶體管N212及N213時(shí)區(qū)別放大此數(shù)據(jù)，以通過預(yù)取傳輸DRAM列選擇信號(hào)將放大信號(hào)傳給數(shù)據(jù)傳輸總線的NMOS晶體管N210和N211。NMOS晶體管N210和N211的一端連接一固定電勢(shì)如地電勢(shì)。另外，當(dāng)數(shù)據(jù)傳輸總線上的數(shù)據(jù)被傳輸至DRAM位線DBL時(shí)，DRAM位線選擇電路包括由NMOS晶體管N214和N215構(gòu)成的開關(guān)晶體管電路如圖62中所示。且DRAM位線DBL和數(shù)據(jù)傳輸總線通過恢復(fù)傳輸DRAM列選擇信號(hào)連接。
圖64所示為包括一開關(guān)晶體管電路的DRAM位線的另一結(jié)構(gòu)，此電路包含具有連接各個(gè)互配DRAM位線的柵極并當(dāng)DRAM位線DSL上的數(shù)據(jù)被傳輸至數(shù)據(jù)傳輸總線TBL和NMOS晶體管N232及N233時(shí)區(qū)別放大此數(shù)據(jù)，以通過預(yù)取傳輸DRAM列選擇信號(hào)將放大信號(hào)傳給數(shù)據(jù)傳輸總線的NMOS晶體管N230和N231。如圖63中的結(jié)構(gòu)所示NMOS晶體管N230和N231的一端連接一固定電勢(shì)如地電勢(shì)。另外，當(dāng)數(shù)據(jù)傳輸總線TBL上的數(shù)據(jù)被傳輸至DRAM位線DBL時(shí)，DRAM位線選擇電路包括由NMOS晶體管N250和N251構(gòu)成的開關(guān)晶體管電路如圖63中所示。和用于通過一恢復(fù)傳輸DRAM列選擇信號(hào)將放大的信號(hào)傳輸至DRAM位線的NMOS晶體管N234和N235,NMOS晶體管N250和N251的一端連接諸如地電動(dòng)勢(shì)這樣的固定電勢(shì)。
圖65所示為使用單數(shù)據(jù)傳輸總線以實(shí)現(xiàn)圖64中結(jié)構(gòu)的DRAM位線選擇電路的另一結(jié)構(gòu)，在圖65所示的結(jié)構(gòu)中，一個(gè)NMOS晶體管N260并不差動(dòng)放大DRAM位線DBL上的數(shù)據(jù)但卻利用DRAM位線的電動(dòng)勢(shì)移置數(shù)據(jù)傳輸總線。一個(gè)NMOS晶體管N280也同樣地操作?？商鎿Q地，在圖62中的情況下，只利用一個(gè)開關(guān)晶體管電路即可構(gòu)成。使用一個(gè)數(shù)據(jù)傳輸總線、布線布局變得簡(jiǎn)單，也可以減少數(shù)據(jù)傳輸總線間的噪音。
另外，如圖63至65所示，在數(shù)據(jù)被DRAM位線或數(shù)據(jù)傳輸總線接收并被傳輸?shù)慕Y(jié)構(gòu)中，DRAM位線能完全與數(shù)據(jù)傳輸總線分離。所以在一邊產(chǎn)生的噪音很難傳至另一邊，且可實(shí)現(xiàn)高速操作。
圖66所示為在圖36中的布局中互配傳輸總線，DRAM位線選擇電路和SRAM單元之間關(guān)系的指示圖。
圖66中，在DRAM單元陣列的一列上的存儲(chǔ)單元通過DRAM位線選擇電路連接數(shù)據(jù)傳輸總線，從而可在存儲(chǔ)單元和SRAM單元陣列的一列上的單元之間進(jìn)行數(shù)據(jù)傳輸。另外數(shù)據(jù)傳輸總線和SRAM單元陣列通過傳輸總線控制電路498彼此相連。數(shù)據(jù)傳輸總線控制電路498包括用以選擇和連接設(shè)置在SRAM單元陣列兩側(cè)的DRAM陣列(本例中指存儲(chǔ)體A和B)中的一個(gè)，從而只有被啟動(dòng)的存儲(chǔ)體才可被連接，所以可以通過數(shù)據(jù)傳輸總線的負(fù)載的減少實(shí)現(xiàn)充電/放電電流的減少，且加快數(shù)據(jù)傳輸速度。另外，因?yàn)樵诮惶娌僮鲀蓚€(gè)存儲(chǔ)體的數(shù)據(jù)傳輸存儲(chǔ)體中的乒乓操作，一存儲(chǔ)體的數(shù)據(jù)傳輸總線不與另一存儲(chǔ)體的總線分離，如圖67所示，則可以在兩個(gè)存儲(chǔ)體上同時(shí)操作數(shù)據(jù)傳輸，由此縮短有效的數(shù)據(jù)轉(zhuǎn)化周期。
如前所述因?yàn)榭闪⒓从杀緦?shí)施例半導(dǎo)體器件傳輸?shù)奈痪€是1024位且數(shù)據(jù)總線的負(fù)載非常大，當(dāng)全部數(shù)據(jù)傳輸總線的電壓幅度被增至電源電壓電平時(shí)，峰值電流及電流消耗變得很大，為了大大降低峰值電流及電流消耗，數(shù)據(jù)傳輸總線的電壓幅度被限制為最大不超過電源電壓的一半。
然而，如果數(shù)據(jù)傳輸總線的電壓幅度很小，SRAM單元的數(shù)據(jù)必須由這樣小的電勢(shì)差放大，從而使數(shù)據(jù)轉(zhuǎn)換速度降低一定程度。為了使只有SRAM單元部分內(nèi)的數(shù)據(jù)傳輸總線TBLS的電壓被充分轉(zhuǎn)化，必須設(shè)置連接在差動(dòng)放大的DRAM存儲(chǔ)體內(nèi)的數(shù)據(jù)傳輸總線TBLA和TBLB的柵極的差分放大電路?？商鎿Q地可設(shè)置用于只放大在其內(nèi)部數(shù)據(jù)傳輸總線TBLA或TBLB被分離的DRAM存儲(chǔ)體內(nèi)的數(shù)據(jù)傳輸位線TBLS上的電壓的讀出放大器。不替換地，傳輸總線電路498包括一個(gè)用于均衡或預(yù)充電的電路。
3、SRAM部分[SRAM部分和數(shù)據(jù)輸入/輸出端的結(jié)構(gòu)]圖68所示為圖1中所示對(duì)應(yīng)于數(shù)據(jù)輸入/輸出端DQ的一位的SRAM部位的具體結(jié)構(gòu)的一個(gè)例子。盡管本例具有16-K位，×8-位結(jié)構(gòu)，本發(fā)明不限制于此，并可結(jié)合主存儲(chǔ)器部分采取不同結(jié)構(gòu)并具有相同的效果。
在圖68中，SRAM部分包括SRAM存儲(chǔ)體單元SML，每個(gè)都包括一觸發(fā)器電路311，其也可為能存儲(chǔ)靜態(tài)數(shù)據(jù)的其它電路；連接電路312，其設(shè)置在觸發(fā)器電路311的兩側(cè)上用于與數(shù)據(jù)傳輸總線TBL相連；及連接電路313，其也設(shè)置在觸發(fā)器電路311的兩側(cè)上用于與SRAM位線SBL相連，如圖69中所示。SRAM部分還包括SRAM行解碼器121，用于產(chǎn)生用于啟動(dòng)連接電路312，并在DRAM單元和SRAM單元間傳輸數(shù)據(jù)的SRAM單元數(shù)據(jù)傳輸行選擇信號(hào)TWL1～TWL16，以及用于執(zhí)行讀或?qū)懖僮鞯腟RAM單元讀/寫單元選擇信號(hào)SWL1～SWL16；還包括SRSM行控制電路124，用于根據(jù)內(nèi)部地址信號(hào)iA0～iA3及SRAM部分控制信號(hào)產(chǎn)生輸入到SRAM行解碼器121的SRAM內(nèi)部行地址信號(hào)iASR0～iASR3。當(dāng)然，也可以共同使用SRAM單元數(shù)據(jù)傳輸行選擇信號(hào)TWL及SRAM單元讀/寫行選擇信號(hào)SWL。用于均衡或預(yù)充電位線的SRAM位線控制電路303與用于產(chǎn)生數(shù)據(jù)輸入/輸出線SIO及SARM位線SBL的SRAM列選擇電路304都連接到SRAM位線SBL。SRAM部分還包括用于產(chǎn)生輸入SRAM列選擇電路304的選擇信號(hào)SSL1～SSL128的SRAM列解碼器123，以及用于根據(jù)內(nèi)部地址信號(hào)iA0～iA13及SRAM部分控制信號(hào)產(chǎn)生SRAM內(nèi)部列地址信號(hào)iASC4～iASC10的SRAM列控制電路122。SRAM位線控制電路303還可以包括用于檢測(cè)和放大SRAM位線SBL的電平的讀出放大器電路。此外，數(shù)據(jù)輸入/輸出線ISO通過數(shù)據(jù)輸入/輸出電路308和讀/寫放大器307與外部數(shù)據(jù)輸入/輸出端DQ相連。數(shù)據(jù)輸入/輸出線SIO可對(duì)讀和寫分別提供不同的線路。
由于提供了用于數(shù)據(jù)傳輸?shù)膫鬏斂偩€TBL和用于讀的SRAM位線，可以在與數(shù)據(jù)傳輸操作無關(guān)的情況下執(zhí)行讀操作。

圖70(a)～70(d)示出了圖69中所示的SRAM單元的觸發(fā)器電路311的具體電路。圖70(a)示出了由P溝道MOS晶體管(此后稱為PMOS晶體管)P100和P101及NMOS晶體管N100和N101構(gòu)成的觸發(fā)器電路，圖70(b)示出了由電阻R100及R101和NMOS晶體管N100及N101構(gòu)成的觸發(fā)器電路，二者都通常用在SRAM中。圖70(c)示出了由圖70(a)中示出的結(jié)構(gòu)加上由用于切斷電源的控制信號(hào)PE和NE所控制的PMOS晶體管P102、NMOS晶體管N102以及平衡器電路315構(gòu)成的觸發(fā)器電路?？梢允〉艟w管P102和N102中的一個(gè)以及平衡器電路315。圖70(d)示出了與用在DRAM中的通常的讀出放大器相類似的結(jié)構(gòu)并包括多個(gè)觸發(fā)器電路，每個(gè)觸發(fā)器電路都具有圖70(a)中所示的結(jié)構(gòu)，并設(shè)置在行方向上，包括用于通過控制信號(hào)SPE控制接點(diǎn)316的PMOS晶體管P103、用于通過控制信號(hào)SNE控制接點(diǎn)317的NMOS晶體管N103、用于平衡接點(diǎn)316及317的平衡器電路318及如圖70(c)中所示的一樣設(shè)置在每個(gè)觸發(fā)器電路中的平衡器315電源電壓可以為由電源電壓轉(zhuǎn)換器電路產(chǎn)生的外部電源電壓或內(nèi)部電源電壓。用于切斷電源的PMOS晶體管及用地通過控制信號(hào)SPE控制接點(diǎn)316的PMOS晶體管P103分別可以為NMOS晶體管，在此情況下，控制信號(hào)PE及SPE的電平可以為內(nèi)部產(chǎn)生的電源電壓的電平，該內(nèi)部產(chǎn)生電源電壓的電平比由電源電壓轉(zhuǎn)換電路產(chǎn)生的電源電壓高。
通過用圖70(c)或70(d)中所示的觸發(fā)電路降低流過觸發(fā)器的電流，可以大大降低在傳輸操作中產(chǎn)生的噪音，此外，通過在平衡相對(duì)接點(diǎn)的同時(shí)進(jìn)行數(shù)據(jù)傳輸，可以實(shí)現(xiàn)穩(wěn)定高速的傳輸操作。
構(gòu)成觸發(fā)電路的晶體管并不特殊，其可以與用在外圍電路或DRAM讀出放大器中的相一致。[用于SRAM位線及數(shù)據(jù)傳輸總線的連接電路]圖71到73示出了用于與SRAM位線SBL相連的連接電路的電路圖。
圖71示出了最簡(jiǎn)單的結(jié)構(gòu)，其中包括NMOS開關(guān)晶體管N104及N105并通過讀/寫行選擇信號(hào)SWL和SRAM位線SBL相連。
圖72中所示的結(jié)構(gòu)包括由具有與觸發(fā)器電路的各相對(duì)端相連的柵極多NMOS晶體管N108及N109構(gòu)成的開關(guān)晶體管電路用于差分地放大來自觸發(fā)器電路的讀取數(shù)據(jù)中的端子上的信號(hào)，以及用于通過讀取行選擇信號(hào)SRWL的SRAM位線SBL傳送放大的信號(hào)NMOS晶體管N106及N107。NMOS晶體管N108及N109的一些端子與諸如地電勢(shì)的固定電勢(shì)相連，在將數(shù)據(jù)寫入觸發(fā)電路中時(shí)，圖72中的結(jié)構(gòu)還包括由NMOS晶體管N110及N111構(gòu)成的開關(guān)晶體管電路，如圖71中所示，其通過寫行選擇信號(hào)SWWL將SRAM信線SBL與觸發(fā)電路相連。
圖73中所示的結(jié)構(gòu)包括由NMOS晶體管N108和N109及NMOS晶體管N106和N107構(gòu)成的開關(guān)晶體管電路，其中NMOS晶體管N108及N109具有與觸發(fā)電路的各相對(duì)端相連的柵極，用于在圖72中所示的情況下差分地放大來自觸發(fā)電路的讀取數(shù)據(jù)端子的信號(hào)，而NMOS晶體管N106及N107用于將放大的信號(hào)傳送到SRAM位線SRBL，用于通過讀行選擇信號(hào)SRWL進(jìn)行SRAM讀取。NMOS晶體管N108及N109的一些端子與諸如地電勢(shì)的固定電勢(shì)相連。在觸發(fā)電路中寫數(shù)據(jù)時(shí)，圖73中所示的結(jié)構(gòu)還包括由NMOS晶體管N114及N115和NMOS晶體管N112及N113構(gòu)成的開關(guān)晶體管電路，其中NMOS晶體管N114及N115具有與SRAM寫位線對(duì)相連的柵極，用于差分放大觸發(fā)電路中的寫數(shù)據(jù)中SRAM寫位線SWBL上的信號(hào)，而NMOS晶體管N112及N113用于通過寫行選擇信號(hào)SWWL將放大的信號(hào)傳送到觸發(fā)電路的相對(duì)端。NMOS晶體管N114及N115的各有一個(gè)端子與諸如地電勢(shì)的固定電勢(shì)相連。
在圖72或73所示的結(jié)構(gòu)中，其中的數(shù)據(jù)通過將觸發(fā)電路的相對(duì)端或SRAM位線SBL與晶體管的柵極相連進(jìn)行傳輸，可以將觸發(fā)電路的相對(duì)端完全與SRAM位線SBL分開。因此，在一方產(chǎn)生的噪音很難傳送到另一方，由此可以以高速的工作。
也可以用與圖71、72或73中相同的方式構(gòu)成與數(shù)據(jù)傳輸總線TBL的連接電路。[SRAM行控制電路]圖74詳細(xì)示出了圖68中所示的SRAM行控制電路的電路結(jié)構(gòu)。在圖74中，SRAM行控制電路由SRAM內(nèi)部行地址鎖存電路350構(gòu)成，而SRAM內(nèi)部行地址信號(hào)iASR0到iASR3由內(nèi)部地址信號(hào)iA0到iA3及鎖存信號(hào)ASRL生成，鎖存信號(hào)ASRL獲取讀/寫指令輸入的時(shí)鐘周期中的內(nèi)部地址信號(hào)，鎖存信號(hào)ASRL為由圖54中所示的操作控制電路產(chǎn)生的SRAM控制信號(hào)中的一個(gè)。[SRAM列控制電路]圖75中詳細(xì)示出了圖68中所示的SRAM列控制電路的結(jié)構(gòu)。
在圖75中，SRAM列控制電路包括一個(gè)SRAM內(nèi)部列地址鎖存電路507、計(jì)數(shù)器電路506，其中內(nèi)部列地址鎖存電路507用于通過由在讀/寫指令輸入的時(shí)鐘周期產(chǎn)生的鎖存信號(hào)ASCL鎖存內(nèi)部地址信號(hào)iA4到iA10，而計(jì)數(shù)器電路506用于通過控制信號(hào)SCE接收SRAM內(nèi)部列地址鎖存電路507的輸出，并在針對(duì)SRAM進(jìn)行讀/寫操作的脈沖期間通過可操作的內(nèi)部計(jì)數(shù)終了信號(hào)CLKUP以預(yù)定順序計(jì)數(shù)，而SRAM內(nèi)部地址信號(hào)iASC4到iASC10被通過多路復(fù)用器508輸出，其中多路復(fù)用器位于鎖存電路507或計(jì)數(shù)器電路506的輸出端。多路復(fù)用器508在讀/寫指令輸入的時(shí)鐘周期中選擇鎖存電路507的輸出，并由控制信號(hào)SCSL控制，從而SRAM內(nèi)部列地址信號(hào)可以盡可能高的速度輸出。此外，根據(jù)本發(fā)明的SRAM列控制電路包括一數(shù)據(jù)輸入/輸出模式存儲(chǔ)部分505，其為多個(gè)SRAM單元組(在此實(shí)例中，SRAM單元組按行分割)設(shè)置完全不同的數(shù)據(jù)輸入/輸出模式(例如脈沖寬度、數(shù)據(jù)輸入/輸出地址序列及延時(shí)等)，在上面提到的模式寄存設(shè)置(2)指令周期內(nèi)(在此實(shí)施例中，雖然對(duì)各SRAM單元組只能設(shè)置脈沖寬度，也可為它們?cè)O(shè)置數(shù)據(jù)輸入/輸出地址序列、延遲等)根據(jù)內(nèi)部地址iA0到iA13的狀態(tài)提取數(shù)據(jù)輸入/輸出模式，并存儲(chǔ)數(shù)據(jù)輸入/輸出模式。數(shù)據(jù)輸入/輸出模式存儲(chǔ)部分505包括設(shè)置在各分割的SRAM單元組中用于產(chǎn)生根據(jù)內(nèi)部地址iA0到iA13的狀態(tài)而被接收的設(shè)置數(shù)據(jù)的接收邏輯502，為各接收邏輯設(shè)置的用于通過解碼器電路501的輸出接收各SRAM單元組的數(shù)據(jù)輸入/輸出模式的設(shè)置數(shù)據(jù)(接收邏輯502的輸出)的寄存器503，其中解碼器電路501的輸出被在前述模式寄存設(shè)置(2)指令周期中產(chǎn)生的啟動(dòng)信號(hào)CRE選擇，設(shè)置數(shù)據(jù)被地址iA0到iA3解碼；以及多路復(fù)用器504，其用于傳輸寄存器503的一個(gè)輸出，寄存器503通過使用解碼電路509解碼的信號(hào)，在讀/寫指令周期內(nèi)通過選擇控制來自SRAM內(nèi)部行地址鎖存電路350的輸出iASR0到iASR3來存儲(chǔ)SRAM單元組的設(shè)置數(shù)據(jù)。計(jì)數(shù)器電路506接收多路復(fù)用器504的輸出，以各SRAM單元組中設(shè)置的數(shù)據(jù)輸入/輸出模式控制半導(dǎo)體存儲(chǔ)器件。必須為將要設(shè)置的每個(gè)數(shù)據(jù)輸入/輸出模式設(shè)置數(shù)據(jù)輸入/輸出模式存儲(chǔ)器部分505。內(nèi)部計(jì)數(shù)終了信號(hào)CLKUP、啟動(dòng)信號(hào)CRE、控制信號(hào)SCE及SCSL和鎖存信號(hào)ASCL都為由圖54中的操作控制電路產(chǎn)生的SRAM部分控制信號(hào)。當(dāng)然，也可以共用被輸入到SRAM內(nèi)部行地址鎖存電路350中的鎖存信號(hào)ASRL和被輸入到SRAM內(nèi)部列地址鎖存電路中的鎖存信號(hào)ASCL。
除了由模式寄存設(shè)置(2)指令周期為各SRAM單元組進(jìn)行數(shù)據(jù)輸入/輸出模式存儲(chǔ)部分的設(shè)置外，也可立即設(shè)置兩個(gè)或多個(gè)SRAM單元組的同一設(shè)置數(shù)據(jù)，或如圖10中所示在設(shè)置模式或寄存設(shè)置(2)指令的SRAM行數(shù)據(jù)中設(shè)置地址A4及A6的邏輯。例如，當(dāng)A4=L及A5=L時(shí)，在每個(gè)SRAM單元組中設(shè)置數(shù)據(jù)輸入/輸出模式，當(dāng)A4=H及A5=L時(shí)，在忽略掉SRAM行數(shù)據(jù)的最小2位的情況下在兩個(gè)SRAM單元組中設(shè)置數(shù)據(jù)輸入/輸出模式。在此情況下，可在各種的組合中設(shè)置數(shù)據(jù)輸入/輸出模式存儲(chǔ)部分505。此外，接收邏輯及寄存數(shù)503的數(shù)目不總是與各SRAM單元組的數(shù)目的相同，對(duì)多個(gè)SRAM單元組可共用一組接收邏輯502及寄存儲(chǔ)器503，此外，地址iASR0到iASR3不總是來自SRAM內(nèi)部行地址鎖存電路350的信號(hào)，也可為其提供單獨(dú)的電路。
此外，通過形成SRAM內(nèi)部列地址鎖存電路507及多路復(fù)用器508可以高速地產(chǎn)生內(nèi)部地址信號(hào)，從而在內(nèi)部地址與內(nèi)部時(shí)鐘信號(hào)iCLK間的邏輯與外部基準(zhǔn)時(shí)鐘信號(hào)同步后立即輸出內(nèi)部地址，如圖76中所示，在圖76中，INTAi及/INTAi為來自計(jì)數(shù)器電路506的地址信號(hào)，而EXTAi及/EXTAi為從內(nèi)部地址信號(hào)iAi產(chǎn)生的地址信號(hào)，這些信號(hào)由控制信號(hào)SCSL及/SCSL和脈沖控制信號(hào)進(jìn)行切換，SCSL為控制信號(hào)，而/SCSL為具有與控制信號(hào)SCSL相反相位的控制信號(hào)。圖77示出了此電路的一個(gè)操作實(shí)例。在此電路結(jié)構(gòu)中，在內(nèi)部時(shí)鐘iCLK的延遲時(shí)間，內(nèi)部地址信號(hào)數(shù)據(jù)輸入/輸出i對(duì)應(yīng)于反相器的一級(jí)輸出并被最小化，內(nèi)部地址信號(hào)數(shù)據(jù)輸入/輸出i及數(shù)據(jù)輸入/輸出iB全為地址脈沖信號(hào)輸出。[SRAM列解碼器及數(shù)據(jù)控制電路結(jié)構(gòu)]圖78示出了SRAM列解器123及數(shù)據(jù)控制電路的結(jié)構(gòu)，電路結(jié)構(gòu)包括第一列解碼器390及第二列解碼器391，而SRAM列選擇信號(hào)iASC被順序地傳送到這些列解碼器，第一和第二列解碼器分別與第一列地址緩沖器392及第二列地址緩沖器393相連，來自第一和第二列解碼器的選擇信號(hào)線SSL在列方向上并列設(shè)置，與數(shù)據(jù)輸入/輸出線SIO相關(guān)的第一數(shù)據(jù)鎖存電路395及與數(shù)據(jù)輸入/輸出線SIO相關(guān)的第二數(shù)據(jù)鎖存電路396也被相應(yīng)地提供。
圖79示出了SRAM列解碼器的內(nèi)部操作時(shí)序。各個(gè)列地址緩沖器在CLK信號(hào)的基礎(chǔ)上執(zhí)行列解碼器選擇信號(hào)(iASC-1到iASC-2)。也即，當(dāng)如在脈沖模式下要連續(xù)執(zhí)行列地址選擇時(shí)，第一列解碼器及第二列解碼器輪流工作。由各個(gè)列解碼器選擇的列(SSL-1及SSL-2)的數(shù)據(jù)順序地輸出到相應(yīng)的數(shù)據(jù)輸入/輸出線(SIO-1及SIO-2)。這些數(shù)據(jù)輸入/輸出線的工作周期為請(qǐng)求周期時(shí)間的兩倍，且第一數(shù)據(jù)鎖存電路395及第二數(shù)據(jù)鎖存電路396暫時(shí)地保存數(shù)據(jù)。這兩組數(shù)據(jù)在被請(qǐng)求的周期時(shí)間內(nèi)在數(shù)據(jù)從緩沖器從數(shù)據(jù)輸入/輸出端DQ輸出前是同步的。
通過應(yīng)用上述的結(jié)構(gòu)，在不提高內(nèi)部工作周期速度的情況下可以提高連續(xù)數(shù)據(jù)輸出及/或連續(xù)數(shù)據(jù)寫入的周期速度。這在同步的雙數(shù)據(jù)率(DDR)的DRAM中也是存在的。[包含數(shù)據(jù)輸入/輸出端的SRAM部分的其它結(jié)構(gòu)]圖80示出了在包括數(shù)據(jù)輸入/輸出端的SRAM部分為為×8-位結(jié)構(gòu)情況下的另一種結(jié)構(gòu)示意圖。在數(shù)據(jù)從SRAM輸出的情況下，所選列的SRAM單元的數(shù)據(jù)輸出到各數(shù)據(jù)輸入/輸出線SIO所選行的數(shù)據(jù)輸入/輸出線SIO與全局?jǐn)?shù)據(jù)輸入/輸出線GIO相連且數(shù)據(jù)被傳送到相應(yīng)的數(shù)據(jù)放大器153。此后，數(shù)據(jù)通過讀/寫總線RWL、數(shù)據(jù)鎖存電路151及數(shù)據(jù)緩沖器152到達(dá)數(shù)據(jù)輸入/輸出端DQ由于SRAM部分具有×8位結(jié)構(gòu)，8組數(shù)據(jù)輸入/輸出電路同時(shí)工作并輸出8位數(shù)據(jù)。數(shù)據(jù)被沿著與數(shù)據(jù)讀取路徑相反的路徑寫入SRAM單元通過應(yīng)用這種包括數(shù)據(jù)輸入/輸出線SIO及全局?jǐn)?shù)據(jù)輸入/輸出線GIO的電路結(jié)構(gòu)，每個(gè)SRAM單元的SRAM行選擇變得不必要，SRAM行選擇信號(hào)線的負(fù)載被降低，且SRAM單元的高速數(shù)據(jù)輸入/輸出變?yōu)榭赡堋４送?，通過用此結(jié)構(gòu)，數(shù)據(jù)輸入/輸出線SIO的負(fù)載不增加，從而即使在SRAM單元行的數(shù)目增加時(shí)也可實(shí)現(xiàn)高速工作。[SRAM列冗余電路]
圖81示出了用于與一個(gè)輸入/輸出端DQ對(duì)應(yīng)的SRAM單元陣列的SRAM列冗余電路的結(jié)構(gòu)示意圖。在圖81中，冗余SRAM單元列設(shè)置在SRAM單元陣列的上端。冗余數(shù)據(jù)輸入/輸出線從SRAM單元陣列通過SRAM行選擇開關(guān)向上延伸，而通常的(非冗余)數(shù)據(jù)輸入/輸出線從SRAM單元通過另一個(gè)行選擇開關(guān)向下延伸。全局?jǐn)?shù)據(jù)輸入/輸出線設(shè)置在SRAM陣列的上部，并與冗余數(shù)據(jù)放大器入寫緩沖器相連，通常的(非冗余)全局?jǐn)?shù)據(jù)輸入/輸出線設(shè)置在SRAM陣列的下部，并與通常的數(shù)據(jù)放大器及寫緩沖器相連。通過切換全局?jǐn)?shù)據(jù)輸入/輸出線或切換數(shù)據(jù)放大器及寫緩沖器，執(zhí)行從SRAM單元陣列到冗余SRAM單元列的切換。通過此結(jié)構(gòu)，對(duì)每個(gè)輸入/輸出端DQ的SRM陣列到冗余單元列的切換變?yōu)榭赡?，從而即使在切換到冗余單元列時(shí)也可消除對(duì)于冗余單元列的存取時(shí)間的差別。雖然在此例中，冗余SRAM單元列、數(shù)據(jù)輸入/輸出線及全局?jǐn)?shù)據(jù)輸入/輸出線設(shè)置在SRAM單元陣列的上部，但它們的結(jié)構(gòu)并不限于此。(8)其它1．電源電壓[提供給DRAM及SRAM的電源電壓]圖82示出了連接到DRAM列陣部分及SRAM陣列部分的電源的結(jié)構(gòu)實(shí)例。
在圖82中，此半導(dǎo)體存儲(chǔ)器件包括在外部電源電壓VEXT的基礎(chǔ)上產(chǎn)生內(nèi)部電源電壓VINT的電源電壓轉(zhuǎn)換電路603，內(nèi)部電源電壓提供VINT給DRAM陣列部分601而外部電源電壓VEXT直接提供給SRAM陣列部分602。在最近的DRAM中，增加了工藝的小型化且存儲(chǔ)單元的擊穿電壓也變低了，為了解決此問題、通常地將存儲(chǔ)單元陣列中的電源電壓設(shè)置得比外部電源電壓低。然而，在具有低電源電壓的情況下，對(duì)晶體管的驅(qū)動(dòng)能力要求降低。這對(duì)高速工作造成了障礙，在此實(shí)施例中，與DRAM陣列部分相比SRAM陣列部分的小型化受到了限制，并通過將外部電源電壓VEXT提供用在SRAM部分中可以實(shí)現(xiàn)SRAM部分的高速工作，例如，SRAM單元中寫數(shù)據(jù)中的寫速度如圖84中所示在外部電源電壓VEXF=3.3V及內(nèi)部電源電壓VINT=2.5V的情況下可增加41％，圖84為電源電壓與SRAM單元中數(shù)據(jù)寫時(shí)間的依賴關(guān)系的模擬結(jié)果。
圖83示出了與DRAM陣列部分和SRAM陣列部分相連的電源結(jié)構(gòu)的另一實(shí)施。
在圖83中，此半導(dǎo)體存儲(chǔ)器件包括用于在外部電源電壓VEXT的基礎(chǔ)上產(chǎn)生第一內(nèi)部電源電壓VINT1及第二內(nèi)部電源電壓VINT2的電源電壓轉(zhuǎn)換電路603，第一內(nèi)部電源電壓VINT1被提供給DRAM陣列部分601而第二內(nèi)部電源電壓VINT2被直接提供給SRAM陣列部分602。在此情況下，通過使第二電源電壓VINT2比第一電源電壓VINT1高可獲得與圖82中所示的結(jié)構(gòu)的同樣效果，在此情況下，可以使用兩個(gè)電源電壓轉(zhuǎn)換器603用于分別產(chǎn)生第一內(nèi)部電源電壓VINT1及第二內(nèi)部電源電壓VINT2。
對(duì)于與電源電壓相關(guān)的基片電勢(shì)，依據(jù)構(gòu)成主存儲(chǔ)部分及從存儲(chǔ)部分的存儲(chǔ)單元的種類需考慮到各種情況，例如，當(dāng)存儲(chǔ)部分由動(dòng)態(tài)存儲(chǔ)單元構(gòu)成時(shí)，可以用基片的電勢(shì)作為主存儲(chǔ)部分地電勢(shì)或作為此基片其它地區(qū)低的主存儲(chǔ)部分，從存儲(chǔ)部分及雙雙向數(shù)據(jù)傳輸電路的電勢(shì)，可通過在P型基片內(nèi)形成P槽、N槽及更深的N槽獲得這此基片電勢(shì)。2．其它功能的描述[功能1復(fù)印傳輸]根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件具有在同一列上的存儲(chǔ)單元間數(shù)據(jù)傳輸?shù)墓δ?，例如在圖68中的存儲(chǔ)單元SMC1與存儲(chǔ)單元SMC16之間切換。
通過此功能，可以比從DRAM傳輸?shù)乃俣雀吆芏嗟乃俣葘RAM單元陣列中一行的一單元數(shù)據(jù)復(fù)制到另一行。此外，執(zhí)行此功能時(shí)不會(huì)影響針對(duì)DRAM的數(shù)據(jù)傳輸工作。
下面將參考圖68描述從包括存儲(chǔ)單元SMC1的一行單元到包括存儲(chǔ)單元SMC16的一行的單元數(shù)據(jù)傳輸操作。首先，啟動(dòng)SRAM單元讀/寫行選擇信號(hào)SWL1并將包括存儲(chǔ)單元SMC1的一行的單元的數(shù)據(jù)傳送到各個(gè)SRAM位線，此后，啟動(dòng)SRAM單元讀/寫行選擇信號(hào)SWL16并將各位線的數(shù)據(jù)傳送到包括存儲(chǔ)單元SMC16的一行的單元并重寫單元數(shù)據(jù)。由于用SRAM位線傳送數(shù)據(jù)，在包括存儲(chǔ)單元SMC2的一行的單元間的數(shù)據(jù)傳輸被SRAM單元數(shù)據(jù)傳輸行選擇信號(hào)TWL2選擇，而DRAM單元可用數(shù)據(jù)傳輸總線TBL執(zhí)行，而與從包括存儲(chǔ)單元SMC1的行的單元向包括存儲(chǔ)單元SMC16的一行的單元的數(shù)據(jù)傳輸無關(guān)。通過輸入指令進(jìn)行這些操作，因此，必須加上用于指定傳輸SRAM單元組和傳輸SRAM單元組的指令。[功能2暫時(shí)單元傳輸]在圖68中所示的SRAM陣列部分的結(jié)構(gòu)中，當(dāng)在指定的SRAM單元中存在數(shù)據(jù)且該數(shù)據(jù)通過從另一行的DRAM單元進(jìn)行數(shù)據(jù)傳輸(預(yù)取傳輸操作)被最新讀取時(shí)，寫入SRAM單元的數(shù)據(jù)通過暫時(shí)將數(shù)據(jù)傳輸?shù)紻RAM(恢復(fù)傳輸操作)被讀取，然后執(zhí)行另一行的DRAM的數(shù)據(jù)傳輸(預(yù)取傳輸操作)，將數(shù)據(jù)傳輸?shù)紻RAM的周期時(shí)間用tRC表示，而將數(shù)據(jù)從DRAM單元傳輸?shù)紻RAM單元(預(yù)取傳輸操作)直到讀出SRAM單元的數(shù)據(jù)的時(shí)間用tRAC表示需要tRC+tRAC的時(shí)間未完成數(shù)據(jù)讀取操作。但可以通過提供下面的功能進(jìn)行高速的數(shù)據(jù)讀取。圖85示出了實(shí)現(xiàn)此功能的SRAM陣列部分的具體結(jié)構(gòu)的例子。
在圖85中，其結(jié)構(gòu)基本與圖68中的相同，區(qū)別在于圖85中示出的結(jié)構(gòu)包括另外的一行暫時(shí)SRAM單元及通過控制信號(hào)TCSL用于選擇暫時(shí)單元行的選擇電路309，控制信號(hào)TCSL為由圖54中所示的操作控制電路產(chǎn)生的傳輸信號(hào)中的一個(gè)，并當(dāng)執(zhí)行向暫時(shí)單元的數(shù)據(jù)傳輸時(shí)產(chǎn)生。另外，也可這樣構(gòu)成SRAM單元，即，現(xiàn)存SRAM單元中的一個(gè)可被選擇作為暫時(shí)SRAM單元行或加入多個(gè)暫時(shí)SRAM單元行。
下面將參考圖86進(jìn)行說明在圖85中，當(dāng)通過將包括存儲(chǔ)單元SMC1的一行的存儲(chǔ)單元的數(shù)據(jù)傳輸(復(fù)制)到包括暫時(shí)存儲(chǔ)單元SMCD的一行的存儲(chǔ)單元并將數(shù)據(jù)從DRAM單元傳輸(預(yù)取)到包括存儲(chǔ)器單元SMC1的一行的單元時(shí)讀取SRAM單元的數(shù)據(jù)。
首先，輸入啟動(dòng)指令以選擇具有要被讀出數(shù)據(jù)的某一DRAM單元。然后，當(dāng)輸入用于將數(shù)據(jù)傳輸?shù)綍簳r(shí)SRAM單元的新加指令時(shí)(暫時(shí)單元復(fù)制指令)，啟動(dòng)控制信號(hào)TCSL。通過SRAM行地址啟動(dòng)SRAM單元讀/寫行選擇信號(hào)SWL1，該SRAM行地址是與傳輸數(shù)據(jù)的指令同時(shí)輸入的，而包括存儲(chǔ)單元SMC1的一行的單元的數(shù)據(jù)被傳送到各個(gè)SRAM位線。此后，通過控制信號(hào)TCSL啟動(dòng)SRAM暫時(shí)單元讀/寫行選擇信號(hào)SWLD，而各線的數(shù)據(jù)被傳送到包括暫時(shí)存儲(chǔ)單元SMCD的一行的存儲(chǔ)單元以重寫單元數(shù)據(jù)，此操作與在[功能1]里描述的SRAM單元陣列的某一行單元數(shù)據(jù)的復(fù)制操作相同。通過此操作，可以暫時(shí)存儲(chǔ)將要傳送到DRAM的單元數(shù)據(jù)。然后，輸入預(yù)取指令執(zhí)行從DRAM單元到包含存儲(chǔ)單元SMC1的一行的單元的數(shù)據(jù)傳送，以把要讀出的數(shù)據(jù)傳送到SRAM存儲(chǔ)單元。然后，輸入從SRAM單元讀取數(shù)據(jù)的讀指令。如上所述，可以去掉時(shí)間tRC并在時(shí)間tRAC讀取數(shù)據(jù)，此后，被傳送到暫時(shí)單元的數(shù)據(jù)被傳輸?shù)紻RAM(暫時(shí)單元恢復(fù)傳輸操作)。[功能3多行的同時(shí)傳輸]根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件當(dāng)在DRAM的所選行中的單元組的數(shù)據(jù)被傳送到SRAM部分時(shí)通過同時(shí)選擇多行的SRAM單元組傳送同一數(shù)據(jù)。
此功能可通過加入簡(jiǎn)單電路實(shí)現(xiàn)在圖68中，通過加入由新加入指令生產(chǎn)的控制信號(hào)足以啟動(dòng)多個(gè)SRAM單元數(shù)據(jù)傳輸行選擇信號(hào)，用于對(duì)SRAM行控制電路124執(zhí)行上述功能并通過控制信號(hào)控制SRAM內(nèi)部行地址信號(hào)。[功能4自動(dòng)連續(xù)預(yù)取/恢復(fù)傳輸]當(dāng)在所選行的DRAM單元的數(shù)據(jù)中，由DRAM列解碼器選擇的DRAM單元組被傳送到SRAM部分時(shí)，半導(dǎo)體存儲(chǔ)器件可具有減少數(shù)據(jù)傳輸總時(shí)間的功能，它是通過用多個(gè)指令不重復(fù)數(shù)據(jù)傳輸而是通過一個(gè)指令用與預(yù)定片內(nèi)延遲時(shí)間對(duì)應(yīng)的間隔連續(xù)重復(fù)傳輸操作實(shí)現(xiàn)的。
圖87示出了與此功能相關(guān)的內(nèi)部操作的一個(gè)實(shí)例。在此實(shí)施例中，假設(shè)每行中的DRAM單元通過DRAM列解碼器被分成四個(gè)DRAM單元組。然而，也可將DRAM單元分成任意數(shù)目的DRAM單元組。
在圖87中，當(dāng)輸入限定此功能的新加入的指令時(shí)(預(yù)取(2)指令)，用與芯片內(nèi)的預(yù)定延遲時(shí)間對(duì)應(yīng)的間隔連續(xù)產(chǎn)生四個(gè)內(nèi)部計(jì)數(shù)終了信號(hào)。用于產(chǎn)生內(nèi)部列地址信號(hào)的DRAM列控制電路及用于產(chǎn)生SRAM內(nèi)部行地址信號(hào)的SRAM行控制電路分別被設(shè)置有計(jì)數(shù)電路，與指令同時(shí)輸入的DRAM地址及SRAM行地址被最初內(nèi)部計(jì)數(shù)終了信號(hào)接收而各個(gè)地址被后讀的內(nèi)部計(jì)數(shù)終了信號(hào)順序計(jì)數(shù)，在四個(gè)內(nèi)部計(jì)數(shù)終了信號(hào)的周期內(nèi)傳輸各個(gè)數(shù)據(jù)。
類似地，當(dāng)多個(gè)SRAM單元組的數(shù)據(jù)被傳送到由DRAM行解碼器和DRAM列解碼器選擇的多個(gè)DRAM單元組時(shí)，半導(dǎo)體存儲(chǔ)器件可具有分別傳送多個(gè)DRAM單元組的功能，它不是通過用多個(gè)指令重復(fù)數(shù)據(jù)傳輸，而是通過一個(gè)指令用于片內(nèi)預(yù)定延遲時(shí)間對(duì)應(yīng)的間隔連續(xù)重復(fù)傳輸操作。實(shí)現(xiàn)此功能的方法與前述功能類似，用與片內(nèi)預(yù)定時(shí)間對(duì)應(yīng)的間隔連續(xù)產(chǎn)生內(nèi)部計(jì)數(shù)終了信號(hào)并在DRAM列控制電路中提供計(jì)數(shù)電路用于產(chǎn)生內(nèi)部外地址信號(hào)而SRAM行控制電路用于產(chǎn)生SRAM內(nèi)部行地址信號(hào)。[功能5多行連續(xù)讀/寫]根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件具有根據(jù)通過一個(gè)指令，用預(yù)定的間隔連續(xù)為多行的SRAM單元組預(yù)定的順序讀/寫多行的SRAM單元組的所有數(shù)據(jù)功能。
通過此功能，DRAM的一行的單元數(shù)據(jù)被保存在多個(gè)SRAM單元組中時(shí)，可以以預(yù)定順序連續(xù)讀/寫DRAM的一行的所有單元數(shù)據(jù)，從而，存儲(chǔ)控制器及/或用于控制半導(dǎo)體存儲(chǔ)器件的芯片組減少，并可以進(jìn)行后續(xù)的以及其它SRAM單元組及DRAM部分的操作。此外，當(dāng)此功能與功能4一起使用時(shí)還可具有其它效果。
圖88示出了用于實(shí)現(xiàn)此功能的SRAM行控制電路的具體結(jié)構(gòu)。
在圖88中，此SRAM行控制電路通過增加一個(gè)計(jì)數(shù)器電路351和一個(gè)多路復(fù)用器352構(gòu)成，其中計(jì)數(shù)器電路351用于通過控制信號(hào)SRE接收?qǐng)D74中所示的SRAM內(nèi)部行地址鎖存電路350的吸收并當(dāng)SRAM列地址變成最前序地址時(shí)用于通過所產(chǎn)生的內(nèi)部計(jì)數(shù)終了信號(hào)SRUP以一預(yù)定的地址順序計(jì)數(shù)輸出，而多路復(fù)用器352用于向SRAM內(nèi)部行地址鎖存電路350通過鎖存電路350及計(jì)數(shù)電路350中的一個(gè)輸出。通過控制信號(hào)SRSL控制多路復(fù)用器352這樣在輸入讀/寫指令時(shí)其在時(shí)鐘周期內(nèi)選擇鎖存電路350的輸出，并盡快輸出SRAM內(nèi)部行地址信號(hào)，當(dāng)限定此功能的新加入的指令被輸入到圖75中所示的計(jì)數(shù)電路506時(shí)，SRAM列控制電路具有從所接收的列地址向最前地址順序移位的功能。
圖89示出了此功能的讀功能的內(nèi)部操作實(shí)例在圖89中，當(dāng)輸入限定此功能的新加入的指令(讀12指令)時(shí)，控制信號(hào)SRSL被生成而SRAM內(nèi)部行地址鎖存電路350的輸出通過多路復(fù)用器352變?yōu)镾RAM內(nèi)部行地址iASR0到iASR3，并通過控制信號(hào)SRE被吸收到計(jì)數(shù)電路351中。此后，列地址與基準(zhǔn)時(shí)鐘信號(hào)CLK同步增加而計(jì)數(shù)器351在當(dāng)計(jì)數(shù)變?yōu)樽钋靶虻刂窌r(shí)通過所產(chǎn)生的內(nèi)部計(jì)數(shù)終了信號(hào)SRUP增長(zhǎng)行地址。在計(jì)數(shù)變?yōu)樽钋靶虻刂泛笸ㄟ^控制信號(hào)SRSL控制多路復(fù)用器352而計(jì)數(shù)器電路351的輸出變?yōu)镾RAM內(nèi)部行地址iASR0到iASR3。因此，通過順序地移位行及列地址，從而可以連續(xù)地讀取多行的SRAM單元組的所有數(shù)據(jù)。
圖54中示出了通過控制控制電路所產(chǎn)生的作為SRAM部分控制信號(hào)的內(nèi)部計(jì)數(shù)終了信號(hào)SRUP，控制信號(hào)SRE及控制信號(hào)SRL。[功能6實(shí)時(shí)模式設(shè)置]根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件具有設(shè)置數(shù)據(jù)輸入/輸出模式(如脈沖寬度、數(shù)據(jù)輸入/輸出地序順序及延遲等)的功能，同時(shí)當(dāng)通過輸入指令針對(duì)SRAM單元單元進(jìn)行讀/寫操作時(shí)輸出讀/寫指令。
通過此功能，可以大大減少為控制本發(fā)明的半導(dǎo)體存儲(chǔ)器件而設(shè)置的控制器及芯片的負(fù)載并提高系統(tǒng)性能，這是因?yàn)槠淇梢栽诿看握?qǐng)求此模式時(shí)指定不同的數(shù)據(jù)輸入/輸出模式。
圖90示出了根據(jù)此功能的讀(3)/寫(3)指令與各輸入端狀態(tài)的對(duì)應(yīng)關(guān)系表。在圖90中所示的表與圖10中所示的表的區(qū)別在于脈沖寬度選擇被指定給在讀/寫指令輸入時(shí)未使用的地址端A11、A13及A13。因此，根據(jù)3-位地址端的狀態(tài)，可以與讀(3)/寫(3)指令輸入的同時(shí)選擇/指定圖26所示的脈沖寬度雖然在此實(shí)施例中指定了脈沖寬度選擇，也可以類似的方式指定數(shù)據(jù)輸～輸出模式(諸如數(shù)據(jù)輸入/輸出地址序列、延遲等)。
圖91示出了當(dāng)用此功能時(shí)的一個(gè)操作實(shí)例，在圖91中，數(shù)據(jù)輸入/輸出地址序列被順序設(shè)置而延遲被設(shè)置為2，并在讀(3)指令輸入時(shí)通過地址信號(hào)A11到A13(內(nèi)部地址信號(hào)iA11到iA13)改變脈沖寬度。這可通過根據(jù)設(shè)置的脈沖寬度通過控制圖75中所示的SRAM列控制電路中的計(jì)數(shù)電路并與在通常的SDRAM中一樣通過控制SRAM內(nèi)部列地址iASC4到iASC10來實(shí)現(xiàn)。[功能7自動(dòng)恢復(fù)/預(yù)取傳輸]此外，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件在數(shù)據(jù)被從DRAM單元組傳送到SRAM單元組后還具有將另一SRAM單元組的數(shù)據(jù)傳送到DRAM單元組的功能，為了實(shí)現(xiàn)此功能，在數(shù)據(jù)傳輸時(shí)，只需要保持DRAM地址及DRAM列地址，因此，通過使用圖60中所示的DRAM內(nèi)部行地址鎖存電路及圖61中所示的DRAM內(nèi)部列地址鎖存電路。實(shí)現(xiàn)此功能，此外，通過對(duì)每個(gè)存儲(chǔ)體提供此鎖存電路，不同存儲(chǔ)體的交替存取成為可能。因此，恢復(fù)傳輸操作時(shí)無需指定DRAM行地址及DRAM列地址從而用于恢復(fù)操作的有效時(shí)間縮短了，從而在存儲(chǔ)控制器中的控制及設(shè)置用于控制半導(dǎo)體存儲(chǔ)器件的芯片變簡(jiǎn)單了，負(fù)載降低且系統(tǒng)性能提高。
完全類似地，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件在數(shù)據(jù)從DRAM單元組傳送到SRAM單元組后，還具有將另一DRAM單元組的數(shù)據(jù)傳送到SRAM單元組的功能。
根據(jù)本發(fā)明，在包含多個(gè)處理器件(存儲(chǔ)主體)的系統(tǒng)中，可以獲得具有主存部分及存儲(chǔ)部分的半導(dǎo)體集成電路器件，其為了提高整個(gè)系統(tǒng)的工作速度在即使當(dāng)存在來自多個(gè)存儲(chǔ)主體的存取請(qǐng)求時(shí)也不會(huì)減少高速緩存存儲(chǔ)器位的情況下對(duì)應(yīng)于多個(gè)存取請(qǐng)求被分配。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，其中包含一主存儲(chǔ)部分；一從存儲(chǔ)部分，其中從存儲(chǔ)部分由多個(gè)存儲(chǔ)單元組；以及設(shè)置在所述主存儲(chǔ)部分與所述從存儲(chǔ)部分之間的雙向數(shù)據(jù)傳輸電路，其特征在于，所述主存儲(chǔ)部分的任意區(qū)域與多個(gè)所述存儲(chǔ)單元組間的雙向數(shù)據(jù)傳輸及讀或?qū)懖僮鞫纪瑫r(shí)進(jìn)行。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，所述主存儲(chǔ)部分由具有雙端口的存儲(chǔ)單元構(gòu)成。
3.一種半導(dǎo)體存儲(chǔ)器件，其包含一主存儲(chǔ)部分；一從存儲(chǔ)部分，從存儲(chǔ)部分由多個(gè)存儲(chǔ)單元組構(gòu)成；一設(shè)置在主存儲(chǔ)裝置與所述從存儲(chǔ)部分之間的雙向數(shù)據(jù)傳輸電路；及一用于選擇所述從存儲(chǔ)部分的所述多個(gè)存儲(chǔ)單元組的預(yù)定單元組的電路，其特征在于可在多個(gè)所述存儲(chǔ)單元組的兩個(gè)不同存儲(chǔ)單元組間執(zhí)行數(shù)據(jù)傳輸。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，多個(gè)所述存儲(chǔ)單元組的兩個(gè)不同存儲(chǔ)單元組間的數(shù)據(jù)傳輸，不使用與所述雙向數(shù)據(jù)傳輸電路相連的數(shù)據(jù)傳送總線。
5.一種半導(dǎo)體存儲(chǔ)器件，包含主存儲(chǔ)部分，其由多個(gè)按行列分布存儲(chǔ)器單元構(gòu)成；從存儲(chǔ)部分，其由從存儲(chǔ)部分由多個(gè)按行列分布存儲(chǔ)單元構(gòu)成；及一雙向數(shù)據(jù)傳輸電路，用于分別通過數(shù)據(jù)傳輸總線將所述主存儲(chǔ)部分與所述從存儲(chǔ)部分相連，其特征在于，所述從存儲(chǔ)部分由與第一行選擇電路相連的第一存儲(chǔ)單元及第一行選擇電路相連的第二存儲(chǔ)單元構(gòu)成，且所述第一存儲(chǔ)單元及所述第二存儲(chǔ)單元被同時(shí)選擇或處于同一工作周期內(nèi)。
6.一種半導(dǎo)體存儲(chǔ)器件，其包含主存儲(chǔ)部分；從存儲(chǔ)部分，其由多個(gè)存儲(chǔ)單元構(gòu)成；設(shè)置在所述主存儲(chǔ)部分及所述從存儲(chǔ)部分之間的雙向數(shù)據(jù)傳輸電路；及用于對(duì)應(yīng)預(yù)定地址信號(hào)選擇多個(gè)所述存儲(chǔ)單元組的預(yù)定存儲(chǔ)單元的電路，其特征在于根據(jù)一個(gè)操作模式指令進(jìn)行從所述主存儲(chǔ)部分到所述從存儲(chǔ)部分的至少兩個(gè)不同存儲(chǔ)單元組的順序或同時(shí)的數(shù)據(jù)傳輸。
7.一種半導(dǎo)體存儲(chǔ)器件，其包含主存儲(chǔ)部分；從存儲(chǔ)部分，其由多個(gè)存儲(chǔ)單元構(gòu)成；設(shè)置在所述主存儲(chǔ)部分及所述從存儲(chǔ)部分之間的雙向數(shù)據(jù)傳輸電路；及用于對(duì)應(yīng)預(yù)定地址信號(hào)選擇多個(gè)所述存儲(chǔ)單元組的一預(yù)定存儲(chǔ)單元的電路，其特征在于根據(jù)一個(gè)操作模式指令進(jìn)行從所述主存儲(chǔ)部分到所述從存儲(chǔ)部分的至少兩個(gè)不同存儲(chǔ)單元的順序數(shù)據(jù)傳輸。
8.一種半導(dǎo)體存儲(chǔ)器件，其包含主存儲(chǔ)部分；從存儲(chǔ)部分，其由多個(gè)存儲(chǔ)單元構(gòu)成；設(shè)置在所述主存儲(chǔ)部分及所述從存儲(chǔ)部分之間的雙向數(shù)據(jù)傳輸電路；及一用于對(duì)應(yīng)一預(yù)定地址信號(hào)選擇多個(gè)所述存儲(chǔ)單元組的一預(yù)定存儲(chǔ)單元的電路，其特征在于所述半導(dǎo)體存儲(chǔ)器件具有根據(jù)一個(gè)操作模擬指令從輸入/輸出端到所述從存儲(chǔ)部分的至少兩個(gè)不同存儲(chǔ)單元組順序?qū)憯?shù)據(jù)的功能及從所述從存儲(chǔ)部分的至少兩個(gè)不同存儲(chǔ)單元組到所述輸入/輸出端的順序讀數(shù)據(jù)的功能。
全文摘要
一種半導(dǎo)體存儲(chǔ)器件,其包含主存儲(chǔ)部分;從存儲(chǔ)部分,其中從存儲(chǔ)部分由多個(gè)存儲(chǔ)單元組和設(shè)置在所述主存儲(chǔ)部分與所述從存儲(chǔ)部分之間的雙向數(shù)據(jù)傳輸電路構(gòu)成,其特征在于,所述主存儲(chǔ)部分的任意區(qū)域與多個(gè)所述存儲(chǔ)單元組間的雙向數(shù)據(jù)傳輸及讀或?qū)懖僮鞫纪瑫r(shí)進(jìn)行。因此,本發(fā)明的半導(dǎo)體集成電路器件具有適于對(duì)多個(gè)數(shù)據(jù)處理器進(jìn)行存取的主存儲(chǔ)器。
文檔編號(hào)G11C11/401GK1211799SQ9811952
公開日1999年3月24日 申請(qǐng)日期1998年9月16日 優(yōu)先權(quán)日1997年9月16日
發(fā)明者前迫勇人, 山本康樹, 松井義德, 榊原賢一 申請(qǐng)人:日本電氣株式會(huì)社