專利名稱：具有三態(tài)邏輯門電路的半導體集成電路的制作方法
技術領域：
本發(fā)明一般涉及集成電路。本發(fā)明尤其涉及具有使用提升電源電壓的三態(tài)邏輯門電路的動態(tài)隨機存取存儲器(DRAM)。
這份專利申請是1997年9月25日申請的日本專利申請?zhí)?59532/1997的副本，這里將其主題引入作參考。


圖1是常規(guī)DRAM電路的電路示意圖．DRAM具有這樣的電路，它按照三態(tài)邏輯門電路103提供的定時信號來開關每個傳輸門102，以控制儲存的數(shù)據(jù)從存儲單元陣列100傳送至讀出放大器101，將傳送的結果放大后再輸出。
圖2是常規(guī)DRAM電路的三態(tài)邏輯門電路103的示意圖。
如圖2所示，三態(tài)邏輯門電路103是由兩個反相器電路及一個鎖存電路組成的。第一反相器電路包括P溝道MOS晶體管P1和N溝道MOS晶體管N1。第二反相器電路包括P溝道MOS晶體管P2和N溝道MOS晶體管N2。鎖存電路包括P溝道MOS晶體管P3和P4以及N溝道MOS晶體管N3和N4。三態(tài)邏輯門電路103按照設置信號A來控制提升電源電壓SBOOST和另兩個電源電壓VCC和VSS間的切換操作。三態(tài)邏輯門電路103也按照復位信號A’來控制電源電壓VCC和地電位VSS間的切換操作。因此，三態(tài)邏輯門電路103有選擇地輸出提升電源電壓SBOOST，電源電壓VCC和地電位VSS。提升電源電壓SBOOST用作傳輸門102的門信號電壓，它是在電源電壓VCC的基礎上在內部集成電路中產(chǎn)生的。而且，提升電源電壓SBOOST被提升為VCC+Vt+α，以使位線的電荷傳送至讀出放大器101。圖3是表示常規(guī)DRAM電路的三態(tài)邏輯門電路工作的時序圖。
存儲單元的存取操作是如下進行的復位信號A’保持高電平，設置信號A保持低電平。此時，P溝道MOS晶體管P1截止，N溝道MOS晶體管N1導通，P溝道MOS晶體管P2導通，N溝道MOS晶體管N2截止。結果，定時信號TG變?yōu)樘嵘娫措妷篠BOOST的電平。因此，傳輸門102a打開，傳輸門102b關閉，使位線能與讀出放大器101相連。然后讀出放大器101開始工作。
預充電操作是如下進行的復位信號A’保持低電平。設置信號A保持高電平。此時，P溝道MOS晶體管P1導通，N溝道MOS晶體管N1截止，P溝道MOS晶體管P2截止，N溝道MOS晶體管N2導通。結果，定時信號TG的電平變?yōu)殡娫措妷篤CC的電平。
當存儲器單元未被選取時，復位信號A’和設置信號A均保持高電平。結果，定時信號TG的電平變?yōu)榈仉娢籚SS的電平。
此處，P溝道MOS晶體管P1和P2的背偏置都是提升電源電壓SBOOST。其原因是P溝道MOS晶體管P1和P2的電壓容限是相關連的。
本發(fā)明的目的是提供一種能避免閂鎖的三態(tài)邏輯門電路。
為達到上述目的，按照本發(fā)明的一個方案，提供的一種三態(tài)邏輯門電路包括選擇輸出電源電壓或地電位的第一反相器電路；選擇輸出第一反相器電路的輸出或提升電源電壓的第二反相器電路；連接于第一與第二反相器電路間的電阻。
為達到上述目的，按照本發(fā)明的另一方案，提供的一種三態(tài)邏輯門電路包括第一反相器電路，它是一個自舉電路，用于選擇輸出電源電壓或地電位；選擇輸出第一反相器電路的輸出或提升電源電壓的第二反相器電路。
為達到上述目的，按照本發(fā)明的再一方案，提供的一種三態(tài)邏輯門電路包括一個鎖存電路；選擇輸出電源電壓或地電位的第一反相器電路；選擇輸出第一反相器電路的輸出或提升電源電壓，并輸入鎖存電路的輸出的第二反相器電路；連接于第一與第二反相器電路間的電阻。
為達到上述目的，按照本發(fā)明的又一方案，提供的一種成對的三態(tài)邏輯門電路包括第一三態(tài)邏輯門電路，包括選擇輸出電源電壓或地電位的第一反相器電路，和選擇輸出第一反相器電路的輸出或提升電源電壓的第二反相器電路；第二三態(tài)邏輯門電路，包括選擇輸出電源電壓或地電位的第三反相器電路，和選擇輸出第三反相器電路的輸出或提升電源電壓的第四反相器電路；第一反相器電路是由第四反相器電路的驅動信號來控制的；而第三反相器電路是由第二反相器電路的驅動信號來控制的。
盡管由本說明書可以導出并清楚申明本發(fā)明所要求的主題的權利要求書，但從下面結合附圖的描述可更好地了解本發(fā)明、其目的、特點及優(yōu)點。在這些附圖中，圖1是常規(guī)DRAM電路的電路示意圖。
圖2是常規(guī)DRAM電路的三態(tài)邏輯門電路示意圖。
圖3是常規(guī)DRAM電路的三態(tài)邏輯門電路工作的時序圖。
圖4是本發(fā)明第一優(yōu)選實施例的三態(tài)邏輯門電路示意圖。
圖5是本發(fā)明第二優(yōu)選實施例的電路示意圖。
圖6是本發(fā)明第三優(yōu)選實施例的電路示意圖。
圖7是本發(fā)明第四優(yōu)選實施例的電路示意圖。
圖8是本發(fā)明第五優(yōu)選實施例的電路示意圖。
圖9是本發(fā)明第六優(yōu)選實施例的三態(tài)邏輯門電路示意圖。
圖10是本發(fā)明第七優(yōu)選實施例的電路示意圖。
圖11是本發(fā)明第七優(yōu)選實施例的三態(tài)邏輯門電路示意圖。
圖12是圖11中所示的三態(tài)邏輯門電路工作的時序圖。
下面將結合圖1詳細描述本發(fā)明第一優(yōu)選實施例的半導體集成電路器件。
圖4是本發(fā)明第一優(yōu)選實施例的三態(tài)邏輯門電路示意圖。
三態(tài)邏輯門電路是這樣一種電路，它選擇輸出三種電源電壓，包括提升電源電壓。
如圖4所示，三態(tài)邏輯門電路最好包括選擇輸出電源電壓VCC或VSS的第一反相器電路；選擇輸出第一反相器電路的輸出或提升電源電壓SBOOST的第二反相器電路；接在第一與第二反相器電路間的互連線中的電阻；及鎖存電路。此處，第一反相器電路最好由P溝道MOS晶體管P1和N溝道MOS晶體管N1組成。第二反相器電路最好由P溝道MOS晶體管P2和N溝道MOS晶體管N2組成。鎖存電路最好由P溝道MOS晶體管P3和P4以及N溝道MOS晶體管N3和N4組成。三態(tài)邏輯門電路的特點是有用以吸收N溝道MOS晶體管N2的源極與P溝道MOS晶體管P1的漏極間的電位差的一電阻R，并提供電源電壓VCC作為背偏置。
第一優(yōu)選實施例是如下進行工作的在對存儲單元進行存取時，高電平加至復位信號A’，低電平加至設置信號A。此時，P溝道MOS晶體管P1截止，N溝道MOS晶體管N1導通，P溝道MOS晶體管P2導通，N溝道MOS晶體管N2截止。結果，定時信號TG的電平變?yōu)樘嵘娫措妷篠BOOST的電平。
在對存儲器存取后進行預充電操作時，低電平加至復位信號A’，低電平也加至設置信號A。結果，P溝道MOS晶體管P1導通，N溝道MOS晶體管N1截止，P溝道MOS晶體管P2截止，N溝道MOS晶體管N2導通。所以，定時信號TG的電平變?yōu)殡娫措妷篤CC的電平。
在存儲單元未被選取時，復位信號A’和設置信號A均保持高電平。結果，定時信號TG的電平變?yōu)榈仉娢籚SS的電平。
當高于電源電壓VCC的電壓加于I/O端而使寄生晶體管啟動時，第一優(yōu)選實施例的三態(tài)邏輯門電路可避免發(fā)生閂鎖。其原因是用電源電壓作背偏置時，各個電位被固定為一恒定電壓。而且，在第一優(yōu)選實施例的三態(tài)邏輯門電路中，在預充電操作開始后的一段時間內，電位差被電阻R上的壓降所吸收。結果，由于加到P溝道晶體管的源的電位幾乎升至VCC的電平，所以可以避免發(fā)生晶體管的容限問題。
如上所述，第一優(yōu)選實施例可使三態(tài)邏輯門電路很難被閂鎖。
本發(fā)明第二優(yōu)選實施例的半導體集成電路器件將參照圖5在下面予以詳細描述。
圖5是本發(fā)明第二優(yōu)選實施例的電路示意圖。
在第二優(yōu)選實施例中，用所示的背偏置激勵電路210產(chǎn)生背偏置。背偏置激勵電路210由兩條線寬相同的互連線220連至三態(tài)邏輯門電路200。在這里，三態(tài)邏輯門電路200可采用第一優(yōu)選實施例的電路。背偏置激勵電路210可采用公知的電路。這樣，第二優(yōu)選實施例可減小向三態(tài)邏輯門電路200供給背偏置的互連線220的電阻率。因此，第二優(yōu)選實施例可避免因第一和第二反相器電路間產(chǎn)生的寄生晶體管導通而引起的背偏置的電壓下降(如圖1所示)。
如上所述，第二優(yōu)選實施例可避免閂鎖。
下面結合圖6詳細描述本發(fā)明第三優(yōu)選實施例的半導體集成電路器件。
圖6是本發(fā)明第三優(yōu)選實施例的電路示意圖。
第三優(yōu)選實施例含有多個背偏置激勵電路，例如用于產(chǎn)生背偏置的兩個背偏置激勵電路250。在這里，多個背偏置激勵電路250可采用公知的電路。這樣，第三優(yōu)選實施例可提高供給背偏置的容量。所以，第三優(yōu)選實施例可避免因第一和第二反相器電路間產(chǎn)生的寄生晶體管導通而引起的背偏置的電壓下降(如圖1所示)。在這里，三態(tài)邏輯門電路200可采用第一優(yōu)選實施例的電路。
如上所述，第三優(yōu)選實施例可避免閂鎖。
下面結合圖7詳細描述本發(fā)明第四優(yōu)選實施例的半導體集成電路器件。
圖7是本發(fā)明第四優(yōu)選實施例的電路示意圖。
第四優(yōu)選實施例最好將產(chǎn)生背偏置的背偏置激勵電路250設置在靠近I/O區(qū)域260。在這里，背偏置激勵電路250可采用公知的電路。這樣，第四優(yōu)選實施例可避免背偏置電平升高。而且，背偏置激勵電路250設置在各I/O區(qū)域260的中間。因此，即使當高于電源電壓VCC的電壓加于I/O區(qū)域260時，第四優(yōu)選實施例可避免因第一和第二反相器電路間產(chǎn)生的寄生晶體管導通而引起的背偏置的電壓下降(如圖1所示)。在這里，三態(tài)邏輯門電路265可采用第一優(yōu)選實施例的電路。
如上所述，第四優(yōu)選實施例可避免閂鎖。
下面結合圖8詳細描述本發(fā)明第五優(yōu)選實施例的半導體集成電路器件。
圖8是本發(fā)明第五優(yōu)選實施例的電路示意圖。
第五優(yōu)選實施例是在I/O區(qū)域260周圍形成一個保護環(huán)270。在這里，保護環(huán)270被固定為電源電壓VCC或地電位VSS。這樣，第五優(yōu)選實施例可避免背偏置電平升高。所以，由于電流自I/O區(qū)域260流向保護環(huán)270，可以防止背偏置電平升高。因此，第五優(yōu)選實施例可避免因第一和第二反相器電路間產(chǎn)生的寄生晶體管導通而引起的背偏置的電壓下降(如圖1所示)。在這里，三態(tài)邏輯門電路265可采用第一優(yōu)選實施例的電路。
如上所述，第五優(yōu)選實施例可避免閂鎖。
下面結合圖9以詳細描述本發(fā)明第六優(yōu)選實施例的半導體集成電路器件。
圖9是表示本發(fā)明第六優(yōu)選實施例的三態(tài)邏輯門電路的示意圖。如圖9所示，第六優(yōu)選實施例最好由第一和第二反相器電路及鎖存電路組成。第一反相器電路包括N溝道MOS晶體管N1和N5。第二反相器電路包括P溝道MOS晶體管P2和N溝道MOS晶體管N2。鎖存電路包括P溝道MOS晶體管P3和P4和N溝道MOS晶體管N3和N4。第六優(yōu)選實施例包括N溝道MOS晶體管N5而非P溝道MOS晶體管P1(如圖1所示)，用于進行電源電壓VCC和地電位VSS間的切換。在這里，對N溝道MOS晶體管N5施加VBB作為背偏置。第六優(yōu)選實施例還包括驅動N溝道晶體管N5的電平移位電路1和互補控制MOS晶體管N1和N5的反相器電路INV4。因此，第六優(yōu)選實施例采取推挽反相器電路。一對N溝道MOS晶體管N1和N5作為推挽級工作。電平移位電路1提升的電壓被加至N溝道MOS晶體管N5的柵極。由于低于N溝道MOS晶體管N5柵電位的閾值電壓出現(xiàn)在N溝道MOS晶體管N5的源極，所以電平移位電路1用于避免定時信號TG的電位變至低于閾值電壓Vt。因此，電平移位電路1輸出被提升至VCC+Vt+α的提升電源電壓SBOOST。
第六優(yōu)選實施例是如下工作的當對存儲單元進行存取時，高電平加至復位信號A’，低電平加至設置信號A。此時，N溝道MOS晶體管N5截止，N溝道MOS晶體管N1導通。另一方面，P溝道MOS晶體管P2導通，N溝道MOS晶體管N2截止。結果，定時信號TG的電平變?yōu)樘嵘娫措妷篠BOOST的電平。
在預充電操作期間，低電平加至復位信號A’，高電平加至設置信號A。此時，N溝道MOS晶體管N5導通，N溝道MOS晶體管N1截止。另一方面，P溝道MOS晶體管P2截止，N溝道MOS晶體管N2導通。結果，定時信號TG的電平變?yōu)殡娫措妷篤CC的電平。
當存儲單元未被選取時，兩個復位信號A’都加高電平。結果，定時信號TG的電平變?yōu)榈仉娢籚SS的電平。
如上所述，第六優(yōu)選實施例不存在寄生晶體管，因而可避免閂鎖。
圖10是本發(fā)明第七優(yōu)選實施例的電路示意圖。圖11是本發(fā)明第七優(yōu)選實施例三態(tài)邏輯門電路的示意圖。
如圖10和11所示，第七優(yōu)選實施例最好由一對三態(tài)邏輯門電路300構成。這對三態(tài)邏輯門電路300分別包括第一和第二反相器電路及鎖存電路。第一反相器電路包括N溝道MOS晶體管N1和N5。第二反相器電路包括P溝道MOS晶體管P2和N溝道MOS晶體管N2。鎖存電路包括P溝道MOS晶體管P3和P4及N溝道MOS晶體管N3和N4。第七優(yōu)選實施例包括一對與讀出放大器SA對稱設置的三態(tài)邏輯門電路300，其特征是在一對三態(tài)邏輯門電路300間互相施加控制信號。而且，第七優(yōu)選實施例與第六優(yōu)選實施例的不同在于不使用給N溝道MOS晶體管N5施加提升電源電壓SBOOST的電平移位電路1。其原因是第七優(yōu)選實施例是這樣構成的，它由另一個三態(tài)邏輯門電路300的節(jié)點(a)(或(b))供給提升電源電壓SBOOST用于驅動N溝道MOS晶體管N5，并由另一個三態(tài)邏輯門電路300的節(jié)點(c)(或(d))為N溝道MOS晶體管N1提供驅動信號，以在電源電壓VCC和地電位VSS間進行切換。在這里，節(jié)點(a)(或(b))連在P溝道MOS晶體管P4的漏極和N溝道MOS晶體管N4的漏極之間，當設置信號A(或B)為高電平時產(chǎn)生提升電源電壓SBOOST，當設置信號A(或B)為低電平時產(chǎn)生地電位VSS。節(jié)點(c)(或(d))連到反相器INV1的輸出端，當設置信號A(或B)為高電平時產(chǎn)生低電平(VCC)，而當設置信號A(或B)為低電平時產(chǎn)生地電位VSS。
如上所述，第七優(yōu)選實施例由于使用內部電路產(chǎn)生的電壓作為驅動信號因而可避免閂鎖，并可加以改進而簡化電路。
圖12是圖11所示的三態(tài)邏輯門電路工作的時序圖。三態(tài)邏輯門電路300是如下工作的。
當對與N溝道傳輸門310相連的存儲單元陣列ARRAY-L進行存取時，低電平加至設置信號A，高電平(VCC)加至設置信號B。此時，在節(jié)點a上出現(xiàn)地電位VSS，N溝道MOS晶體管N2截止，P溝道MOS晶體管P2導通。結果，定時信號TG1呈現(xiàn)為提升電源電壓SBOOST。另一方面，由另一個三態(tài)邏輯門電路300輸出的定時信號TG2，因節(jié)點(a)為低電平及節(jié)點(b)和(c)為高電平而變?yōu)榈仉娢籚SS。因此，定時信號TG2變?yōu)槲催x擇態(tài)。
在預充電操作期間，設置信號A和B均加高電平，并且對設置信號B加高電平以驅動另一個三態(tài)邏輯門電路300。此時，節(jié)點(a)和(b)為高電平，N溝道MOS晶體管N2導通，P溝道MOS晶體管P2截止。結果，因節(jié)點(c)和(d)為低電平，經(jīng)N溝道MOS晶體管N5使定時信號TG1和TG2呈電源電壓VCC。
當與N溝道傳輸門310相連的存儲單元陣列未被選取時，設置信號A加高電平，設置信號B加低電平來驅動另一個三態(tài)邏輯門電路300。結果，定時信號TG2變?yōu)樘嵘娫措妷篠BOOST。
如上所述，第七優(yōu)選實施例不存在寄生晶體管，因而可避免閂鎖。
雖然參照列舉的各實施例對本發(fā)明作了描述，但這些描述并不存在限制意義。對于所屬技術領域的技術人員來說，參照這一描述對列舉的實施例以及對本發(fā)明提出的其他實施例作出各種修改是顯而易見的。因此，所附權利要求書將覆蓋所有落入本發(fā)明范圍的變形或實施例。第六種和第七優(yōu)選實施例未示出連接第一和第二反相器電路的互連線，但它們可以使用這樣的互連線。而且，每一優(yōu)選實施例都被描述為DRAM的三態(tài)邏輯門電路，但可用于使用提升電源電壓的另一種電路而非DRAM，例如，可用于字驅動電路或數(shù)據(jù)輸出電路。再者，所描述的每個優(yōu)選實施例都是使用MOS晶體管，但也可使用MESFET。此外，每個優(yōu)選實施例可把第二和第三優(yōu)選實施例結合在一起，也可把第二和第四優(yōu)選實施例結合起來。
權利要求
1．一種三態(tài)邏輯門電路，包括選擇輸出電源電壓或地電位的第一反相器電路；選擇輸出第一反相器電路的輸出或提升電源電壓的第二反相器電路；以及連接于第一與第二反相器電路間的電阻。
2．如權利要求1的三態(tài)邏輯門電路，其中第一反相器電路包括CMOS電路。
3．如權利要求2的三態(tài)邏輯門電路，其中CMOS電路包括提供有電源電壓作為其背偏置的P溝道MOS晶體管。
4．如權利要求1的三態(tài)邏輯門電路，其中電源電壓是外部電源電壓。
5．如權利要求4的三態(tài)邏輯門電路，其中背偏置電源每一路提供多個電源。
6．如權利要求1的三態(tài)邏輯門電路，還包括負電壓產(chǎn)生電路；以及靠近該負電壓產(chǎn)生電路設置的輸入/輸出電路。
7．如權利要求6的三態(tài)邏輯門電路，其中輸入/輸出電路被保護環(huán)環(huán)繞。
8．一種三態(tài)邏輯門電路，包括第一反相器電路，它是一個自舉電路，用于選擇輸出電源電壓或地電位；以及選擇輸出第一反相器電路的輸出或提升電源電壓的第二反相器電路。
9．如權利要求8的三態(tài)邏輯門電路，其中第一反相器電路包括一對N溝道晶體管。
10．如權利要求9的三態(tài)邏輯門電路，還包括驅動該對N溝道晶體管中的一個的電平移位電路；及互補控制該對N溝道晶體管的第三反相器電路。
11．一種三態(tài)邏輯門電路，包括鎖存電路；選擇輸出電源電壓或地電位的第一反相器電路；選擇輸出第一反相器電路的輸出或提升電源電壓，并輸入鎖存電路的輸出的第二反相器電路；以及連接在第一和第二反相器電路間的電阻。
12．如權利要求11的三態(tài)邏輯門電路，其中第一反相器電路包括CMOS電路。
13．如權利要求12的三態(tài)邏輯門電路，其中CMOS電路包括提供有電源電壓作為其背偏置的P溝道MOS晶體管。
14．如權利要求13的三態(tài)邏輯門電路，其中電源電壓是外部電源電壓。
15．如權利要求14的三態(tài)邏輯門電路，其中背偏置電源每一路提供多個電源。
16．如權利要求11的三態(tài)邏輯門電路，還包括負電壓產(chǎn)生電路；以及靠近該負電壓產(chǎn)生電路設置的輸入/輸出電路。
17．如權利要求16的三態(tài)邏輯門電路，其中輸入/輸出電路被保護環(huán)環(huán)繞。
18．一對第一和第二三態(tài)邏輯門電路，包括第一三態(tài)邏輯門電路，包括選擇輸出電源電壓或地電位的第一反相器電路，和選擇輸出第一反相器電路的輸出或提升電源電壓的第二反相器電路；第二三態(tài)邏輯門電路，包括選擇輸出電源電壓或地電位的第三反相器電路，和選擇輸出第三反相器電路的輸出或提升電源電壓的第四反相器電路；第一反相器電路是由第四反相器電路的驅動信號來控制的；第三反相器電路是由第二反相器電路的驅動信號來控制的。
全文摘要
三態(tài)邏輯門電路,最好包括:選擇輸出電源電壓或地電位的第一反相器電路;選擇輸出第一反相器電路的輸出或提升電源電壓的第二反相器電路;連接在第一和第二反相器電路間的電阻。因此,該三態(tài)邏輯門電路可避免閂鎖。
文檔編號G11C11/407GK1212435SQ98109668
公開日1999年3月31日 申請日期1998年6月5日 優(yōu)先權日1997年9月25日
發(fā)明者川越政邦 申請人:沖電氣工業(yè)株式會社