專利名稱：非易失性半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及例如內(nèi)藏自動(dòng)地執(zhí)行數(shù)據(jù)寫入和擦除這種自動(dòng)功能的快速EEPROM(電可擦除可編程只讀存儲(chǔ)器)等非易失性半導(dǎo)體存儲(chǔ)器。
近來，快速EEPROM(以下稱之為快速存儲(chǔ)器)以磁盤裝置的代替品或存儲(chǔ)卡的概念得到了人們積極的開發(fā)。這種快速存儲(chǔ)器由設(shè)于裝有快速存儲(chǔ)器的裝置中的處理器進(jìn)行控制。因此，為了減輕處理器的負(fù)擔(dān)，在快速存儲(chǔ)器內(nèi)大多內(nèi)藏自動(dòng)功能。這種自動(dòng)功能是在快速存儲(chǔ)器的內(nèi)部產(chǎn)生數(shù)據(jù)寫入和擦除的順序并自動(dòng)地執(zhí)行這些動(dòng)作的功能。例如，當(dāng)處理器把事先規(guī)定好的寫入和擦除指令供給快速存儲(chǔ)器時(shí)，快速存儲(chǔ)器就根據(jù)此指令的內(nèi)容而動(dòng)作，并把表示工作結(jié)果是否已正常結(jié)束的狀態(tài)信號(hào)送往處理器。這樣一來，由于處理器把指令送往快速存儲(chǔ)器之后，只需等待快速存儲(chǔ)器送來狀態(tài)信號(hào)并對(duì)此狀態(tài)信號(hào)的值進(jìn)行判斷，故處理得以簡化。而且，還具有可以進(jìn)行細(xì)微控制的優(yōu)點(diǎn)，因?yàn)榭焖俅鎯?chǔ)器不依賴于處理器的動(dòng)作。
圖5示出了設(shè)于快速存儲(chǔ)器中的自動(dòng)功能的程序?？焖俅鎯?chǔ)器首先分析由處理器供給的指令(ST1)。這一指令的內(nèi)容，比如說是把數(shù)據(jù)寫入到指定的地址中去時(shí)，快速存儲(chǔ)器或者鎖存地址或數(shù)據(jù)，或者執(zhí)行設(shè)定編程電壓的設(shè)定動(dòng)作(ST2)。此后，在把表示快速存儲(chǔ)器處于動(dòng)作狀態(tài)的忙信號(hào)送往處理器的同時(shí)，計(jì)數(shù)器清零(ST3)。接下來，把作為寫入脈沖信號(hào)的編程電壓提供給指定的存儲(chǔ)單元，在比如說10μs的期間執(zhí)行程序。與此同時(shí)，上述計(jì)數(shù)器增1(ST4)。當(dāng)此程序一結(jié)束，就從存儲(chǔ)單元中讀出已寫入的數(shù)據(jù)進(jìn)行檢驗(yàn)(ST5)。當(dāng)檢驗(yàn)結(jié)果表明數(shù)據(jù)已正確寫入時(shí)，表示正常結(jié)束的狀態(tài)信號(hào)置位(ST6)，而忙信號(hào)被復(fù)位(ST7)。另一方面，當(dāng)檢驗(yàn)的結(jié)果表明數(shù)據(jù)未正確寫入時(shí)，就再一次對(duì)由同一地址所指定的存儲(chǔ)單元寫入同一數(shù)據(jù)并再次進(jìn)行檢驗(yàn)。這種再次寫入和檢驗(yàn)，即復(fù)算，最多可執(zhí)行25次(ST8)，在25次以內(nèi)檢驗(yàn)的結(jié)果不合格時(shí)，表示正常結(jié)束的狀態(tài)信號(hào)不置位，僅忙信號(hào)復(fù)位(ST7)。快速存儲(chǔ)器送出的狀態(tài)信號(hào)已置位時(shí)，處理器就可以判斷寫入動(dòng)作已正常結(jié)束。在狀態(tài)信號(hào)未置位時(shí)，處理器就判定寫入動(dòng)作失敗了。
然而，為除去這種半導(dǎo)體存儲(chǔ)器的內(nèi)在缺陷，在制作完畢之后要進(jìn)行各種檢查。和快速存儲(chǔ)器相比，除了快速存儲(chǔ)器之外的半導(dǎo)體存儲(chǔ)器的控制電路的構(gòu)成簡單。因此，通過用各種圖形對(duì)存儲(chǔ)器的所有地址進(jìn)行寫入、讀出，可以使幾乎全部晶體管活性化，能夠檢查出存在于存儲(chǔ)器中的缺陷。因而，缺陷的檢出率接近100％。但具有上述自動(dòng)功能的快速存儲(chǔ)器，在快速存儲(chǔ)器的內(nèi)部具有用于執(zhí)行各種動(dòng)作的復(fù)雜的控制電路。并且，自動(dòng)功能是按照事先設(shè)定在快速存儲(chǔ)器內(nèi)的順序進(jìn)行寫入和擦除等動(dòng)作的，而且程序執(zhí)行完畢之后檢驗(yàn)結(jié)果的正常與否受存儲(chǔ)單元的特性所左右。因而，難于使整個(gè)電路活性化，缺陷檢出率低。
例如如圖6所示，在位于對(duì)復(fù)算(復(fù)做)次數(shù)進(jìn)行計(jì)數(shù)的計(jì)數(shù)器25的最后一級(jí)處的觸發(fā)電路25a的輸出端存在著用電阻表示的缺陷DEF1的時(shí)候，或者在第1次的寫入動(dòng)作正常結(jié)束時(shí)在使?fàn)顟B(tài)信號(hào)置位的控制電路24a的輸入級(jí)存在著用電阻表示的缺陷DET2時(shí)，根據(jù)存儲(chǔ)單元特性將難于檢測出這些缺陷DEF1、DEF2。
就是說，在反復(fù)進(jìn)行16次復(fù)算時(shí)，從位于計(jì)數(shù)器25的最后一級(jí)的觸發(fā)電路25a將輸出低電率的信號(hào)。但是，由于在觸發(fā)電路25a的輸出端存在著缺陷DEF1，計(jì)數(shù)器25在第9次的復(fù)算時(shí)N＝25成立，編程的順序就結(jié)束了。因而，在全部存儲(chǔ)單元比如說用一次的編程就正常結(jié)束寫入的性能良好的存儲(chǔ)器時(shí)，不能檢測出缺陷DEF1，而在具有進(jìn)行9次以上復(fù)算的存儲(chǔ)單元時(shí)則可以檢測出缺陷DEF1來。
另一方面，連接于控制電路24a的輸入端的與門電路24b，在從檢驗(yàn)電路21輸出表示與寫入正常的高電平信號(hào)的同時(shí)，從計(jì)數(shù)器25輸出表示第1次寫入的信號(hào)的情況下，輸出高電平信號(hào)使控制電路24b動(dòng)作。因而，若存在著用第1次寫入就可進(jìn)行正常寫入的存儲(chǔ)單元，就可以檢測出這種缺陷DEF2。但是，在存儲(chǔ)單元特性不好、不論哪一存儲(chǔ)單元的寫入都要復(fù)做5—6次的情況下，就不可能檢測出缺陷DEF2。
如上所述，現(xiàn)有技術(shù)的具有自動(dòng)功能的快速存儲(chǔ)器不能從外部控制動(dòng)作，而且，編程后的檢驗(yàn)結(jié)果是否正常受到存儲(chǔ)單元特性左右，故難于確切檢測出存在于存儲(chǔ)器內(nèi)部的缺陷。此外，如上述那樣，在含有缺陷DEF1且所有存儲(chǔ)單元可用很少的復(fù)做次數(shù)編程時(shí)，可以說該快速存儲(chǔ)器滿足了初期的功能。但是，隨著時(shí)間的推移，使存儲(chǔ)器的特性劣化、使復(fù)做次數(shù)變多時(shí)，就有可能因缺陷DEF1而產(chǎn)生不合格，故人們期望把含有這種缺陷的存儲(chǔ)器清除掉。
本發(fā)明就是為解決上述課題而提出的，其目的是要提供一種非易失性半導(dǎo)體存儲(chǔ)器。這種半導(dǎo)體存儲(chǔ)器具有自動(dòng)功能，且可提高對(duì)不能從外部控制其動(dòng)作的存儲(chǔ)器內(nèi)存在的缺陷的檢測率。
為了解決上述課題，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器具備①把數(shù)據(jù)寫入非易失性存儲(chǔ)單元的裝置；②擦除已寫入上述非易失性存儲(chǔ)單元中去的數(shù)據(jù)的擦除裝置；③對(duì)用上述寫入裝置寫入的數(shù)據(jù)及用擦除裝置擦除的數(shù)據(jù)進(jìn)行檢驗(yàn)，并輸出表示數(shù)據(jù)的寫入或擦除是否已正常進(jìn)行的檢驗(yàn)信號(hào)的檢驗(yàn)裝置；④控制裝置，用于根據(jù)從上述檢驗(yàn)裝置輸出的檢驗(yàn)信號(hào)控制寫入裝置或擦除裝置；⑤計(jì)數(shù)裝置，它連接于上述控制裝置，并對(duì)用上述寫入裝置進(jìn)行的數(shù)據(jù)寫入次數(shù)或者用擦除裝置進(jìn)行擦除的次數(shù)進(jìn)行計(jì)數(shù)；⑥變更裝置，它連接在上述控制裝置和檢驗(yàn)裝置相互之間，并在測試模式時(shí)，強(qiáng)制性地變更從上述檢驗(yàn)裝置輸出的檢驗(yàn)信號(hào)。
就是說，在本發(fā)明中，變更裝置在測試模式時(shí)，強(qiáng)制性地變更從檢驗(yàn)裝置輸出的檢驗(yàn)信號(hào)并供給于控制裝置。這樣，由于控制裝置要根據(jù)這種被變更了的檢驗(yàn)信號(hào)來執(zhí)行寫入或擦除，故可以設(shè)定寫入或擦除的復(fù)做次數(shù)而和從檢驗(yàn)裝置輸出的檢驗(yàn)信號(hào)無關(guān)。因而，由于可無一遺漏地追蹤構(gòu)成控制裝置和計(jì)數(shù)裝置的電路，故可以檢測出存在于這些電路內(nèi)的缺陷。
下面結(jié)合附圖描述本發(fā)明。


圖1是電路構(gòu)成圖，它給出了本發(fā)明的一個(gè)實(shí)施例。
圖2是電路圖，它具體地畫出了示于圖1的測試模式控制部分的電路圖。
圖3的電路圖畫出了示于圖1的控制部分和計(jì)數(shù)器的一個(gè)例子。
圖4是時(shí)序圖，用于說明圖1到圖3的動(dòng)作。
圖5是一流程圖，用于說明快速存儲(chǔ)器的編程動(dòng)作。
圖6的電路圖給出了現(xiàn)有技術(shù)的控制電路和計(jì)數(shù)器的一個(gè)例子。
實(shí)施例以下，參照附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行說明。
在圖1中，在快速存儲(chǔ)器11的內(nèi)部設(shè)有地址總線ADB和數(shù)據(jù)總線DTB。在此地址總線ADB上連接有行地址譯碼器(RDC)12、列地址譯碼器(CDC)13和源譯碼器(SDC)14。這些行地址譯碼器12、列地址譯碼器13和源譯碼器14分別連接到存儲(chǔ)單元陣列(MCA)15上去。在此存儲(chǔ)單元陣列15上布有EEPROM單元，同時(shí)設(shè)有(沒有畫出)選擇這些EEPROM單元的多條字線、位線和源線等等，構(gòu)成了例如NOR型的存儲(chǔ)單元陣列。上述字線、位線和源線分別由行地址譯碼器12、列地址譯碼器13和源譯碼器14進(jìn)行選擇。上述列地址譯碼器13連接于上述數(shù)據(jù)總線DTB上并由此數(shù)據(jù)總線DTB把所需的數(shù)據(jù)供給列地址譯碼器13。
此外，上述列地址譯碼器13通過讀出放大器(S/A)16、17以及第1輸出控制部分18被連接到上述數(shù)據(jù)總線DTB上去。在數(shù)據(jù)讀出時(shí)，由上述存儲(chǔ)單元陣列14讀出的數(shù)據(jù)被讀出放大器16、17放大并通過第1輸出控制部分18供給到數(shù)據(jù)總線DTB。
行地址譯碼器12，列地址譯碼器13以及源譯碼器14上連接有電源電路19。此電源電路19在編程或擦除時(shí)產(chǎn)生多個(gè)比電源電壓高的或低的電壓，并分別供給于行地址譯碼器12、列地址譯碼器13及源譯碼器14。
此外，數(shù)據(jù)總線DTB還連接有暫時(shí)存儲(chǔ)數(shù)據(jù)的數(shù)據(jù)緩沖器(DBF)20。此數(shù)據(jù)緩沖器20的輸出端連到檢驗(yàn)電路21的一個(gè)輸入端上。此檢驗(yàn)電路21的另一輸入端上連有上述讀出放大器16、17的輸出端。此檢驗(yàn)電路21在數(shù)據(jù)寫入時(shí)把暫存于數(shù)據(jù)緩沖器20中的用于寫入的數(shù)據(jù)WRD與從讀出放大器16、17輸出的數(shù)據(jù)進(jìn)行比較，當(dāng)它們這些數(shù)據(jù)一致時(shí)，就作為已進(jìn)行了正常寫入并輸出例如高電平的檢驗(yàn)信號(hào)VFY。
另一方面，上述地址總線ADB和數(shù)據(jù)總線DTB上連有指令譯碼器22，同時(shí)還連接有例如微處理器(μ—COM)23。此微處理器23內(nèi)藏于設(shè)在快速存儲(chǔ)器11外部的各種電子設(shè)備內(nèi)。上述指令譯碼器22把由微處理器23供給的由地址信號(hào)和數(shù)據(jù)的組合所構(gòu)成的指令進(jìn)行譯碼。作為這種指令，比如有編程、擦除、測試模式等等。上指令譯碼器22上連接有控制部分24。
在此控制電路24上連有上述電源電路19，計(jì)數(shù)器25、第2輸出控制部分26、邏輯電路27和選擇電路28。上述邏輯電路27和上述檢驗(yàn)電路21及測試模式控制部分29相連。在上述選擇電路28上連接有產(chǎn)生時(shí)鐘信號(hào)的振蕩器(OSC)30，同時(shí)還連有用于從外部取入時(shí)鐘信號(hào)EXCK的端子31和上述檢驗(yàn)電路21。
上述控制部分24根據(jù)指令譯碼器22供給的指令按照事先設(shè)定好的順序自動(dòng)地執(zhí)行數(shù)據(jù)的寫入或擦除等。就是說，控制部分24輸出用于控制(在寫入和擦除時(shí))上述電源電路19的電源控制信號(hào)PC。此外，控制部分24根據(jù)上述檢驗(yàn)電路21所供給的檢驗(yàn)信號(hào)VFY對(duì)計(jì)數(shù)器25和第2輸出控制部分26進(jìn)行控制。還有，控制部分24根據(jù)上述忙信號(hào)的送出和上述計(jì)數(shù)器25的計(jì)數(shù)值使?fàn)顟B(tài)信號(hào)置位和使忙信號(hào)復(fù)位。這些電路按照上述振蕩器30輸出的時(shí)鐘信號(hào)動(dòng)作。
上述第2輸出控制部分26及上述第1輸出控制部分18由從控制部分24輸出的測試信號(hào)TST控制，在通常模式時(shí)，僅使第1輸出控制部分18動(dòng)作，第2輸出控制部分26在測試模式時(shí)動(dòng)作。第2輸出控制部分26連于數(shù)據(jù)總線DTB上，在測試模式時(shí)，把控制部分24所輸出的忙信號(hào)和狀態(tài)信號(hào)供給數(shù)據(jù)總線DTB。上述計(jì)數(shù)器25僅在通常的寫入動(dòng)作時(shí)，才根據(jù)來自被上述選擇電路28所選擇的振蕩器30的時(shí)鐘信號(hào)對(duì)復(fù)做次數(shù)計(jì)數(shù)。
在上述構(gòu)成中，除去邏輯電路27、選擇電路28、測試模式控制部分29之外的部分和現(xiàn)有技術(shù)的構(gòu)成相同。本實(shí)施例在測試模式時(shí)，根據(jù)外部供給的信號(hào)控制邏輯電路27、選擇電路28和測試模式控制部分29，并把檢驗(yàn)電路21所輸出的檢驗(yàn)信號(hào)強(qiáng)制性地設(shè)定為所要的狀態(tài)，采用這種辦法，就可以追蹤控制部分24和計(jì)數(shù)器25的所有的電路。
上述測試模式控制部分29依據(jù)從快速存儲(chǔ)器11的外部供給的多個(gè)信號(hào)進(jìn)行動(dòng)作，并輸出表示檢驗(yàn)結(jié)果正常的檢驗(yàn)信號(hào)FVOK，或表示檢驗(yàn)結(jié)果不正常的檢驗(yàn)信號(hào)FVNG，以及用于選擇上述外部時(shí)鐘信號(hào)的選擇信號(hào)EXCKE。此測試模式控制部分29的詳細(xì)情況將在后邊敘述。
上述邏輯電路27根據(jù)測試模式控制部分29供給的檢驗(yàn)信號(hào)FVNG、FVOK，強(qiáng)制性地把檢驗(yàn)電路21供給的檢驗(yàn)信號(hào)FVY設(shè)定為高電平或者低電平。即，此邏輯電路27由與門電路27a和/或門電路27b構(gòu)成。與門電路27a的一個(gè)輸入端上供有上述檢驗(yàn)電路21輸出的檢驗(yàn)信號(hào)VFY，另一輸入端上供有從上述測試模式控制部分29輸出的檢驗(yàn)信號(hào)FVNG的倒相信號(hào)。此與門電路27a的輸出端供給上述或門電路27b的一個(gè)輸入端，27b的另一輸入端上則供有上述測試模式控制電路29輸出的檢驗(yàn)信號(hào)FVOK。此或門電路27b的輸出端被連接到上述控制部分24上。
在測試模式控制部分29向本邏輯電路27供給高電平的檢驗(yàn)信號(hào)FVNG的情況下，即使從檢驗(yàn)電路21輸出的檢驗(yàn)信號(hào)VFY是高電平，邏輯電路27的輸出信號(hào)也將被設(shè)定為低電平。另外，在測試模式控制部分29向此邏輯電路供給高電平的檢驗(yàn)信號(hào)FVOK的情況下，則即使檢驗(yàn)電路22輸出的檢驗(yàn)信號(hào)VFY為低電平，邏輯電路27的輸出信號(hào)也被設(shè)定為高電平。
上述選擇電路28對(duì)從上述振蕩器30輸出的時(shí)鐘信號(hào)和從快速存儲(chǔ)器11的外部供給的時(shí)鐘信號(hào)EXCK進(jìn)行選擇。就是說，選擇電路28由兩個(gè)傳送門28a和28b構(gòu)成。傳送門28a的輸入端與上述振蕩器30相連，傳送門28b的輸入端上則供給有時(shí)鐘時(shí)號(hào)EXCK。這些傳送門28a和28b的輸出端與控制部分24相連接。在測試模式時(shí)，這些傳送門28a和28b上還被供給從上述測試模式控制部分29輸出的控制信號(hào)EXCKE。
上述選擇電路28在通常模式時(shí)由傳送門28a輸出振蕩器30的時(shí)鐘信號(hào)。因而，在通常模式時(shí)，控制部分24等由振蕩器30輸出的時(shí)鐘信號(hào)CLK來使之動(dòng)作。此外，在測試模式的情況下，用28b選擇外部時(shí)鐘信號(hào)EXCK。因此，在測試模式的情況下，控制部分24等由外部時(shí)鐘信號(hào)EXCK來使之動(dòng)作。
圖2具體地示了上述測試模式控制部分29。在設(shè)于快速存儲(chǔ)器11上的輸入端子41a—41b中，輸入端子41a—41b被連接到快速存儲(chǔ)器11的比方說數(shù)據(jù)總線DTB上，同時(shí)還連接到鎖存電路(LT)42a—42d的輸入端上。在通常模式的情況下由上述微處理器23向這些輸入端子41a—41d供給例如寫入數(shù)據(jù)，在測試模式時(shí)，則供給用于設(shè)定上述檢驗(yàn)信號(hào)FVOK、FVNG以及選擇信號(hào)EXCKE的設(shè)定信號(hào)。這種設(shè)定信號(hào)比方說由四位構(gòu)成，并使之可以設(shè)定檢驗(yàn)信號(hào)FVOK、或者檢驗(yàn)信號(hào)FVNG的輸出時(shí)序。
此外，輸入端子41e被連接到高壓檢出電路43上。表示測試模式的測試模式信號(hào)被供到上述輸入端子41e上。此測試模式信號(hào)被作成為例如比電源電壓高的電壓。高壓檢出電路43當(dāng)把此測試模式信號(hào)供到輸入端子41e上去時(shí)檢測這一高壓并輸出鎖存信號(hào)。此鎖存信號(hào)被供給到上述鎖存電路42a—42d的時(shí)鐘信號(hào)輸入端CLK上。鎖存電路42a—42d依據(jù)此鎖存信號(hào)把供給到輸入端子41a—41d上的上述設(shè)定信號(hào)進(jìn)行鎖存。這些鎖存電路42a—42d的輸出端連到控制部分44上。此控制部分44上供給有外部時(shí)鐘信號(hào)EXCK。控制部分44依據(jù)鎖存電路42a—42d的輸出信號(hào)生成與上述外部時(shí)鐘信號(hào)EXCK同步的檢驗(yàn)FVOK、FVNG和選擇信號(hào)EXCKE。
圖3示出了上述控制部分24和計(jì)數(shù)器25的一個(gè)例子，相同的部分和圖1及圖6標(biāo)以相同的符號(hào)。在上述計(jì)數(shù)器25的最末一級(jí)的觸發(fā)電路25a的輸出端有以電阻表示的缺陷DEF1，在設(shè)于控制部分24內(nèi)的控制電路24a的輸入端和與門電路24b的輸出端之間有以電阻表示的缺陷DEF2?？刂齐娐?4a和與門電路24b是在比如說第一次的寫入動(dòng)作正常結(jié)束了的情況下使?fàn)顟B(tài)信號(hào)置位的電路。
在示于上述圖1—圖3的構(gòu)成中，參照?qǐng)D4說明測試模式時(shí)的動(dòng)作。
一旦當(dāng)高壓檢出電路43檢測出測試模式信號(hào)，測試模式控制部分29就依據(jù)鎖存于鎖存電路42a—42d中的設(shè)定信號(hào)以所要的時(shí)序輸出檢驗(yàn)信號(hào)FVOK、FVNG以及選擇信號(hào)EXCKE。
首先，對(duì)例如如圖4的(1)所示，在計(jì)數(shù)器25的計(jì)數(shù)值N＝1的情況下由測試模式控制部分29產(chǎn)生檢驗(yàn)信號(hào)FVOK這樣進(jìn)行設(shè)定的情況進(jìn)行說明。在這種情況下，當(dāng)用控制部分24執(zhí)行第1次的編程動(dòng)作(寫入動(dòng)作)時(shí)，即使是在這次編程動(dòng)作未能正常進(jìn)行、且從檢驗(yàn)電路21輸出了低電平的檢驗(yàn)信號(hào)VFY的情況下，邏輯電路27的輸出信號(hào)也將根據(jù)檢驗(yàn)信號(hào)FVOK而變成高電平。因而，控制部分24將輸出表示正常結(jié)束的狀態(tài)信號(hào)而不再復(fù)做。此一狀態(tài)信號(hào)將通過第2輸出控制部分26、數(shù)據(jù)總線DTB供給微處理器23。
如上所述，對(duì)應(yīng)于計(jì)數(shù)值N＝1，通過采取用測試模式控制部分29產(chǎn)生檢驗(yàn)信號(hào)FVOK的辦法，使得即使是在第一次編程動(dòng)作未正常結(jié)束的情況下也可正常結(jié)束而無需復(fù)做。即，在這種情況下，在第1次的編程動(dòng)作結(jié)束了的時(shí)刻，由于示于圖3的與門電路24b的輸入條件成立，故可以跟蹤與門電路24b。于是，就可以檢測出處于該與門電路24b的輸出端的缺陷DEF2。
另一方面，如圖4的(2)所示，在計(jì)數(shù)器25的計(jì)數(shù)值N＝1—9時(shí)，用測試模式控制部分29產(chǎn)生檢驗(yàn)信號(hào)FVNG，在N＝10時(shí)，用測試模式控制部分29產(chǎn)生檢驗(yàn)信號(hào)FVOK。下邊對(duì)上述這種設(shè)定進(jìn)行說明。在這種情況下，當(dāng)用控制部分24執(zhí)行數(shù)據(jù)的編程動(dòng)作時(shí)，則即使是在從檢驗(yàn)電路21輸出了表示正常結(jié)束的高電平的檢驗(yàn)信號(hào)VFY的情況下，也要重復(fù)進(jìn)行復(fù)做，再次進(jìn)行編程動(dòng)作。這樣一來，在第10次編程動(dòng)作結(jié)束時(shí)，邏輯電路27的輸出信號(hào)將相應(yīng)于檢驗(yàn)信號(hào)FVOK而變成高電平。為此，控制部分24將輸出表示正常結(jié)束的狀態(tài)信號(hào)并經(jīng)由第2控制部分26和數(shù)據(jù)總線DTB把此狀態(tài)信號(hào)供給微處理器23。計(jì)數(shù)器25的計(jì)數(shù)值與外部時(shí)鐘信號(hào)EXCK同步進(jìn)行計(jì)數(shù)。因此，通過查清用第幾個(gè)外部時(shí)鐘信號(hào)EXCK使之正常結(jié)束的辦法，可以得知計(jì)數(shù)器25的計(jì)數(shù)值，并可由此計(jì)數(shù)值得知在哪一個(gè)觸發(fā)電路里有缺陷。這樣一來，由于可以跟蹤示于圖3的計(jì)數(shù)器25最末一級(jí)的觸發(fā)電路25a，故可以檢測出存在于此觸發(fā)電路25a的輸出端的缺陷DEF1。
如果應(yīng)用上述實(shí)施例，在測試模式時(shí)，測試模式控制部分29將根據(jù)外部供給的設(shè)定信號(hào)生成檢驗(yàn)信號(hào)FVOK、FVNG，并用這些檢驗(yàn)信號(hào)FVOK、FVNG控制電路27。通過采用上述辦法，就可以把供給控制部分24的檢驗(yàn)信號(hào)強(qiáng)制性地設(shè)定為所需要的狀態(tài)。如此，由于可以設(shè)定復(fù)做次數(shù)而和檢驗(yàn)電路21所輸出的檢驗(yàn)信號(hào)VFY無關(guān)，故可以跟蹤構(gòu)成控制部分24和計(jì)數(shù)器25的所有電路，得以確切地檢測出內(nèi)在的缺陷。
在上述實(shí)施例中，用測試模式控制部分29生成了檢驗(yàn)信號(hào)FVOK、FVNG和選擇信號(hào)EXCKE，但不限定于此。例如，在快速存儲(chǔ)器上有空著的端子時(shí)，也可以不使用測試模式控制部分29，而從這些端子直接輸入在外部生成的檢驗(yàn)信號(hào)FVOK、FVNG和選擇信號(hào)EXCKE。
另外，雖然對(duì)按照數(shù)據(jù)的編程動(dòng)作檢測缺陷的情況進(jìn)行了說明，但上述實(shí)施例卻不限于此，還可以依照數(shù)據(jù)的擦除動(dòng)作來檢測缺陷。那時(shí)，計(jì)數(shù)器25對(duì)擦除次數(shù)計(jì)數(shù)。
還有一點(diǎn)，上述實(shí)施例對(duì)把本發(fā)明應(yīng)用于快速存儲(chǔ)器的情況進(jìn)行了說明，但本發(fā)明前不限于這種情況，也可以把本發(fā)明應(yīng)用到根據(jù)檢驗(yàn)結(jié)果來控制寫入和讀出順序的EEPROM等非易失性存儲(chǔ)器中去。
此外，不言而喻，在不改變本發(fā)明的要旨的范圍內(nèi)，還可以有各種可實(shí)施的變形。
如以上詳述的那樣，應(yīng)用本發(fā)明就可以提供一種非易失性半導(dǎo)體存儲(chǔ)器。這種非易失性半導(dǎo)體存儲(chǔ)器具有自動(dòng)功能，可以提高不能從外部控制其動(dòng)作的存儲(chǔ)器內(nèi)的缺陷的檢出率。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)器，其特征在于包括寫入裝置，用于向非易失性存儲(chǔ)單元寫入數(shù)據(jù)；擦除裝置，用于擦除已寫入上述非易失性存儲(chǔ)單元中的數(shù)據(jù)；檢驗(yàn)裝置，用于檢驗(yàn)用上述寫入裝置寫入的數(shù)據(jù)和用擦除裝置擦除的數(shù)據(jù)，并輸出表示數(shù)據(jù)的寫入或擦除是否正常進(jìn)行完畢的檢驗(yàn)信號(hào)；控制裝置，用于根據(jù)從上述檢驗(yàn)裝置輸出的檢驗(yàn)信號(hào)對(duì)寫入裝置或擦除裝置進(jìn)行控制；計(jì)數(shù)裝置，它連于上述控制裝置上，并對(duì)用上述寫入裝置進(jìn)行的寫入次數(shù)或用上述擦除裝置進(jìn)行的擦除次數(shù)計(jì)數(shù)；變更裝置，它連接在上述控制裝置和檢驗(yàn)裝置互相之間，在測試模式時(shí)，強(qiáng)制性地變更由上述檢驗(yàn)裝置輸出的檢驗(yàn)信號(hào)。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于上述變更裝置具有生成裝置，這種生成裝置根據(jù)在測試模式時(shí)外部供給的信號(hào)，生成強(qiáng)制性地變更檢驗(yàn)信號(hào)的變更信號(hào)。
3.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于上述變更裝置由在測試模式時(shí)從外部供給、且使檢驗(yàn)信號(hào)強(qiáng)制性地進(jìn)行變更的變更信號(hào)進(jìn)行控制。
4.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于上述生成裝置具備有檢測裝置，用于檢測表示外部供給的測試模式的信號(hào)；保持裝置，用于在上述檢測裝置檢測出測試模式時(shí)保持設(shè)定信號(hào)，此設(shè)定信號(hào)對(duì)外部供給的檢驗(yàn)信號(hào)的變更進(jìn)行設(shè)定；產(chǎn)生裝置，用于根據(jù)上述保持裝置所保持的設(shè)定信號(hào)產(chǎn)生強(qiáng)制性地使上述檢驗(yàn)信號(hào)變更的變更信號(hào)。
5.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于選擇裝置與上述控制裝置相連，且此選擇裝置在通常模式時(shí)選擇內(nèi)部時(shí)鐘振蕩器輸出的時(shí)鐘信號(hào)，在測試模式時(shí)選擇外部供給的時(shí)鐘信號(hào)。
全文摘要
本發(fā)明提供一種具有自動(dòng)功能的非易失性半導(dǎo)體存儲(chǔ)器，可提高對(duì)不能從外部控制其動(dòng)作的存儲(chǔ)器內(nèi)的缺陷的檢測率。其測試模式控制部分29在測試模式時(shí)根據(jù)外部供給的設(shè)定信號(hào)生成檢驗(yàn)信號(hào)FVOK、FVNG并且這些檢驗(yàn)信號(hào)控制邏輯電路27。因此，可以把控制部分24供給的檢驗(yàn)信號(hào)強(qiáng)制性地設(shè)定為所需狀態(tài)。由于和檢驗(yàn)電路21的檢驗(yàn)信號(hào)無關(guān)地設(shè)定復(fù)做次數(shù)，故可跟蹤構(gòu)成控制部分24和計(jì)數(shù)器25的所有電路，因而可以確切地檢測出內(nèi)在的缺陷。
文檔編號(hào)G11C29/00GK1120740SQ95105048
公開日1996年4月17日 申請(qǐng)日期1995年4月27日 優(yōu)先權(quán)日1994年4月27日
發(fā)明者山崎昭浩 申請(qǐng)人:株式會(huì)社東芝