專利名稱：可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，主要是將內(nèi)存區(qū)域分割成多個(gè)區(qū)段，而視數(shù)據(jù)寬度占用不同區(qū)段數(shù)量，在讀取數(shù)據(jù)時(shí)，便通過寬度訪問信號(hào)，經(jīng)控制邏輯使連接在內(nèi)存各區(qū)段的數(shù)據(jù)輸出端的各鎖存器及區(qū)段選擇電路做選擇性動(dòng)作，以實(shí)時(shí)取得所需存儲(chǔ)器寬度的數(shù)據(jù)，達(dá)到有效利用內(nèi)存空間及提高不同寬度數(shù)據(jù)的讀取效率。
現(xiàn)今聲音合成器(集成電路)的構(gòu)成，根據(jù)語音及控制數(shù)據(jù)的儲(chǔ)存方式的差別，可區(qū)分為『分布式』與『集中式』兩種型態(tài)，其中該種『分布式』的聲音合成器的構(gòu)造如

圖1所示，即分別用控制只讀內(nèi)存10及語音只讀內(nèi)存20儲(chǔ)存控制數(shù)據(jù)(或指令)及語音數(shù)據(jù)，經(jīng)控制只讀內(nèi)存10送出數(shù)據(jù)控制一控制器30的操作方式，然后再經(jīng)合成邏輯電路40轉(zhuǎn)譯為訪問語音只讀內(nèi)存20的地址數(shù)據(jù)，再經(jīng)語音只讀內(nèi)存20讀出該地址的語音數(shù)據(jù)，最后經(jīng)數(shù)字/模擬轉(zhuǎn)換器(DAC)50轉(zhuǎn)換為模擬聲音信號(hào)，以供放大器或喇叭(SP)播放出語音，但此種設(shè)計(jì)需使用兩組只讀內(nèi)存10、20，從而導(dǎo)致結(jié)構(gòu)較為復(fù)雜、較占用芯片面積且有測(cè)試較為不便的缺點(diǎn)，故而有『集中式』聲音合成器產(chǎn)生，而此集中式聲音合成器的構(gòu)成主要是將前述控制數(shù)據(jù)及語音數(shù)據(jù)存放在同一個(gè)只讀內(nèi)存內(nèi)，以達(dá)到改善前述分布式聲音合成器的各項(xiàng)缺點(diǎn)，其概略構(gòu)造如圖2所示，即將控制數(shù)據(jù)及語音數(shù)據(jù)同時(shí)存放在一共用只讀內(nèi)存11內(nèi)，而圖1的控制器30及合成邏輯40便集成在同一控制器31內(nèi)，雖有集成內(nèi)存的優(yōu)點(diǎn)，然而在實(shí)際應(yīng)用上，則產(chǎn)生內(nèi)存使用效率不佳及數(shù)據(jù)讀取效率不高的缺點(diǎn)，特詳述如后。
由于語音控制數(shù)據(jù)(程序、指令)及語音數(shù)據(jù)兩者的數(shù)據(jù)寬度不同5位、10位、20位不等)，以現(xiàn)有讀取內(nèi)存數(shù)據(jù)的方式，是屬于一次讀取整個(gè)位組的寬度(數(shù)據(jù)讀取寬度固定)，基于此種現(xiàn)象，便有兩種做法，其中一種為取各種數(shù)據(jù)的最大寬度作為內(nèi)存各個(gè)數(shù)據(jù)的寬度(如前例，即將內(nèi)存寬度設(shè)為20位)，此種方式，對(duì)于較少位數(shù)的數(shù)據(jù)仍需占用整個(gè)存儲(chǔ)寬度，顯然有存儲(chǔ)空間過于浪費(fèi)及使用效率不高的問題，若改用最小數(shù)據(jù)寬度(如前例，將內(nèi)存寬度設(shè)為5位)，雖可改善存儲(chǔ)空間浪費(fèi)的問題，然而對(duì)于10位及20位的數(shù)據(jù)，則需進(jìn)行二次或四次讀取步驟才能取出完整的數(shù)據(jù)，不僅導(dǎo)致讀取周期加長，控制效率不高的問題，而且在多次讀取數(shù)據(jù)后，更需通過轉(zhuǎn)換步驟，使多次讀取的數(shù)據(jù)予以連結(jié)成一完整數(shù)據(jù)，其間也需耗費(fèi)處理時(shí)間，故此種改善方式仍有讀取效率不佳的缺點(diǎn)。
本發(fā)明的主要目的在于提供一種可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，主要是將內(nèi)存的寬度設(shè)置為數(shù)據(jù)的最大寬度，且可將全寬度區(qū)視數(shù)據(jù)寬度區(qū)分成多個(gè)不同等份，以供分別儲(chǔ)存不同位寬度的數(shù)據(jù)，而解決存儲(chǔ)空間浪費(fèi)現(xiàn)象。本發(fā)明的另一目的在于在數(shù)據(jù)讀取方面，采用實(shí)時(shí)(REAL TIME ACCESS)方式，亦即將內(nèi)存的輸出數(shù)據(jù)寬度分為多個(gè)區(qū)段分別經(jīng)鎖存器及區(qū)段選擇電路與總線連接，而由送入的位讀取信號(hào)進(jìn)入后，經(jīng)控制邏輯譯碼后選擇性地將內(nèi)存全部或局部寬度的數(shù)據(jù)送出并直接轉(zhuǎn)換為總線相應(yīng)的信號(hào)地址，達(dá)到可直接經(jīng)不同的位讀取信號(hào)而送出內(nèi)存特定寬度的數(shù)據(jù)，獲得內(nèi)存不同寬度數(shù)據(jù)的實(shí)時(shí)讀取效果。
本發(fā)明的技術(shù)方案在于提供一種可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，包括一地址緩沖器，可將總線送入的地址信號(hào)區(qū)分為區(qū)段選擇信號(hào)及內(nèi)存地址數(shù)據(jù)兩部份，一區(qū)段選擇電路，由多數(shù)可分別與內(nèi)存不同字節(jié)連接的選擇電路及一控制選擇電路的輸出控制邏輯所組成，各組選擇電路設(shè)置有多個(gè)控制輸入端及相應(yīng)輸出端，以視控制輸入信號(hào)切換動(dòng)作，各選擇電路的各輸出端與總線連接，可依據(jù)地址緩沖器譯碼產(chǎn)生的選擇信號(hào)及送入控制邏輯的控制信號(hào)，來決定內(nèi)存以不同位寬度送出數(shù)據(jù)至總線。
前述的可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，其中區(qū)段選擇電路包括一輸出緩沖器，此輸出緩沖器由多組數(shù)據(jù)鎖存器及一開關(guān)邏輯組成，并串接在內(nèi)存數(shù)據(jù)輸出端與該各組選擇電路之間，以在適當(dāng)時(shí)序周期決定內(nèi)存數(shù)據(jù)送出與否。
前述的可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，其中該區(qū)段選擇電路內(nèi)的各組選擇電路可由數(shù)組晶體管開關(guān)串并聯(lián)連接構(gòu)成。
前述的可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，其中該區(qū)段選擇電路的最小定址單位設(shè)為存入內(nèi)存數(shù)據(jù)的最小位寬度。
前述的可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，其中該地址輸入信號(hào)及數(shù)據(jù)輸出信號(hào)可共用同一總線，以時(shí)序區(qū)分開。
綜上所述，本發(fā)明設(shè)計(jì)各式不同數(shù)據(jù)最大寬度為存儲(chǔ)器位數(shù)，而視不同數(shù)據(jù)適當(dāng)分布在最大寬度的不同區(qū)域上，配合特殊的可變寬度定位的讀取裝置，確可提供一種兼具有效運(yùn)用存儲(chǔ)空間及實(shí)時(shí)讀取不同寬度數(shù)據(jù)的效果，誠為一具新穎性并符合產(chǎn)業(yè)利用的設(shè)計(jì)。
以下結(jié)合附圖進(jìn)一步說明本發(fā)明的具體結(jié)構(gòu)特征及目的。
附圖簡(jiǎn)要說明圖1是常規(guī)分布式聲音合成器的方框圖。
圖2是常規(guī)集中式聲音合成器的方框圖。
圖3是本發(fā)明的結(jié)構(gòu)方框圖。
圖4是本發(fā)明的內(nèi)存數(shù)據(jù)分布格式。
圖5是本發(fā)明讀取裝置電路圖。
圖6是本發(fā)明選擇電路電路圖。
圖7是本發(fā)明的各讀取信號(hào)與總線數(shù)據(jù)對(duì)應(yīng)表。
圖8是本發(fā)明的時(shí)序示意圖。
如圖3所示，本發(fā)明的內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置的結(jié)構(gòu)，為一種以共用外部總線ADBUS做為多任務(wù)傳送地址(ADDRESS)及數(shù)據(jù)(DATA)的結(jié)構(gòu)，而在該共用內(nèi)存11的地址輸入端A及數(shù)據(jù)輸出端D分別連接行、列譯碼器12、13(X-DECODER)、(Y-DECODER)，行、列譯碼器12、13由一地址緩沖器60送出的A2～A19地址信號(hào)所控制，由地址緩沖器60依據(jù)外部總線ADBUS產(chǎn)生的地址信號(hào)，便可經(jīng)該兩譯碼器12、13譯碼，產(chǎn)生可供讀取共用內(nèi)存11特定位置的存儲(chǔ)內(nèi)容的信號(hào)，而本發(fā)明特殊處在于該列譯碼器13的數(shù)據(jù)輸出端與外部總線ADBUS之間具有一區(qū)段選擇電路，它接受來自地址緩沖器的地址信號(hào)，該共用內(nèi)存11的寬度如圖4所示，設(shè)置為20位的寬度大小，視不同數(shù)據(jù)的寬度區(qū)分為20位、10位及5位三種型態(tài)，該5位及10位寬度是供儲(chǔ)存語音數(shù)據(jù)，而20位是用以儲(chǔ)存不同控制指令，其中，對(duì)于10位數(shù)據(jù)，便將寬度切割成前、后兩區(qū)段，而對(duì)于5位數(shù)據(jù)，是將全寬度切割成四個(gè)區(qū)段，而對(duì)于讀取不同位寬度的數(shù)據(jù)時(shí)，以如圖4各存儲(chǔ)區(qū)的配置圖下方所示，在讀取位全寬度時(shí)，則忽略A0～A1地址的信號(hào)狀態(tài)，而在10位寬度輸出時(shí)，便以A1地址的“0”與“1”的狀態(tài)定址(ADDRESSED)，而對(duì)于5位輸出時(shí)，則以A0～A1兩地址信號(hào)的狀態(tài)予以定址，而上述三種不同位寬度的輸出模式，也搭配有各別的讀取控制信號(hào)READ20、READ10、READ5，以辨別進(jìn)行何種位寬度輸出(容后述)。
所以本發(fā)明在內(nèi)存空間的運(yùn)用方面，可視實(shí)際位寬度而緊密分布在不同寬度的位置上，且通過前述本發(fā)明的區(qū)段選擇電路70達(dá)到定址在不同位寬度位置上，使其可達(dá)到局部位寬度數(shù)據(jù)輸出的效果，確可使存儲(chǔ)空間獲得最有效的利用，且同時(shí)利用該種不同位寬度定址方式，達(dá)到數(shù)據(jù)實(shí)時(shí)快速的讀取效果。
關(guān)于本發(fā)明實(shí)現(xiàn)數(shù)據(jù)定址及實(shí)時(shí)讀取數(shù)據(jù)的地址緩沖器60及區(qū)段選擇電路70的詳細(xì)構(gòu)造，可配合參看圖5，在圖5左上方以一數(shù)據(jù)鎖存器61(DATA LATCH ARRAY)對(duì)外部總線ADBUS輸入地址數(shù)據(jù)的進(jìn)行緩沖，再送出共用內(nèi)存11及控制區(qū)段選擇電路70所需的地址數(shù)據(jù)A2～A19、A0～A1，而該區(qū)段選擇電路70便區(qū)分成上、下兩部份，上半部份為輸出緩沖器730，以四組分別與共用內(nèi)存各部份位輸出端D0～D4、D5～D9、D10～D14、D15～D19連接的數(shù)據(jù)鎖存器73和左側(cè)的開關(guān)邏輯電路74構(gòu)成，該開關(guān)邏輯電路74輸入端分別與讀取信號(hào)FETCH、READ5、READ10、READ20及時(shí)序T5連接，開關(guān)邏輯電路74的輸出則控制各數(shù)據(jù)鎖存器73的啟動(dòng)端EN，以利用該控制信號(hào)控制共用內(nèi)存是否送出數(shù)據(jù)。
圖5下半部份則是以四組選擇電路72配合輸出控制邏輯71組成的一切換電路720，其中該四組選擇電路72的內(nèi)部構(gòu)造是以五組如圖6所示的多個(gè)MOSFET構(gòu)成，每個(gè)選擇電路72的數(shù)據(jù)輸入端I為對(duì)應(yīng)連接在各數(shù)據(jù)鎖存器73上，而各選擇端C5、C10、C20則與圖面左側(cè)的輸出控制邏輯71連接，而其三組輸出端D5、D10、D20則分別對(duì)應(yīng)連接在外部總線ADBUS的各不同區(qū)段寬度上，該輸出控制邏輯71的狀態(tài)是由左側(cè)輸入的A0、A1、FETCH、READ5、READ10、READ20及T6時(shí)序信號(hào)所決定。而上述的不同控制信號(hào)狀態(tài)使內(nèi)存送出不同寬度信號(hào)至外部總線ADBUS的對(duì)映關(guān)系，如圖7所示，即在FETCH及READ20信號(hào)產(chǎn)生時(shí)，忽略A0、A1地址信號(hào)，而使區(qū)段選擇電路70送出內(nèi)存全部位寬度信號(hào)至外部總線ADBUS上，而在READ10信號(hào)動(dòng)作的狀態(tài)下，則只配合A1地址信號(hào)的高低電位狀態(tài)，在外部總線ADBUS的低字節(jié)D0～D9位置送出內(nèi)存的高字節(jié)或低字節(jié)數(shù)據(jù)，而在READ5信號(hào)動(dòng)作狀態(tài)下，則配合A0及A1地址信號(hào)，在外部總線ADBUS的最低五位D0～D4位置送出內(nèi)存不同高低字節(jié)的數(shù)據(jù)，以上述對(duì)應(yīng)關(guān)系可知，本發(fā)明提供不同位寬度的定位并通過不同控制信號(hào)達(dá)到實(shí)時(shí)方式讀取內(nèi)存數(shù)據(jù)的效果。
而圖5中的各組時(shí)序信號(hào)T，是本發(fā)明運(yùn)作必要的時(shí)序信號(hào)，而外部總線ADBUS與時(shí)序信號(hào)T1～T8的時(shí)序圖如圖8，即在T1及T5時(shí)間內(nèi)呈現(xiàn)高電位以進(jìn)行預(yù)充電，而在T2～T4周期時(shí)，輸入讀取內(nèi)存的地址信號(hào)(ADDRESS)，而在T6～T8周期時(shí)，便送出數(shù)據(jù)(DATA)，以達(dá)到使地址及數(shù)據(jù)共用同一總線的效果。
權(quán)利要求
1.一種可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，其特征在于包括一地址緩沖器，可將總線送入的地址信號(hào)區(qū)分為區(qū)段選擇信號(hào)及內(nèi)存地址數(shù)據(jù)兩部份，一區(qū)段選擇電路，由多數(shù)可分別與內(nèi)存不同字節(jié)連接的選擇電路及一控制選擇電路的輸出控制邏輯所組成，接收來自所述地址緩沖器的地址信號(hào)，各組選擇電路設(shè)置有多個(gè)控制輸入端及相應(yīng)輸出端，以視控制輸入信號(hào)切換動(dòng)作，選擇電路的各輸出端與總線連接，可依據(jù)所述地址緩沖器譯碼產(chǎn)生的選擇信號(hào)及送入控制邏輯的控制信號(hào)，來決定內(nèi)存以不同位寬度送出數(shù)據(jù)至總線。
2.根據(jù)權(quán)利要求1所述的可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，其特征在于所述區(qū)段選擇電路包括一輸出緩沖器，所述輸出緩沖器由多組數(shù)據(jù)鎖存器及一開關(guān)邏輯組成，并串接在內(nèi)存數(shù)據(jù)輸出端與該各組選擇電路之間，以在適當(dāng)時(shí)序周期決定內(nèi)存數(shù)據(jù)送出與否。
3.根據(jù)權(quán)利要求1所述的可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，其特征在于所述區(qū)段選擇電路內(nèi)的各組選擇電路可由數(shù)組晶體管開關(guān)串并聯(lián)連接構(gòu)成。
4.根據(jù)權(quán)利要求1所述的可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，其特征在于所述區(qū)段選擇電路的最小定址單位設(shè)為存入內(nèi)存數(shù)據(jù)的最小位寬度。
5.根據(jù)權(quán)利要求1所述的可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，其特征在于所述地址輸入信號(hào)及數(shù)據(jù)輸出信號(hào)可共用同一總線，以時(shí)序區(qū)分開。
全文摘要
一種可變寬度內(nèi)存數(shù)據(jù)實(shí)時(shí)讀取裝置，克服常規(guī)聲音合成內(nèi)存因語音、控制數(shù)據(jù)位寬度不同使內(nèi)存使用效率低及需進(jìn)行多次訪問的缺陷，包括一地址緩沖器和一區(qū)段選擇電路，將內(nèi)存位寬度分割成多個(gè)等份，分別儲(chǔ)存語音、控制數(shù)據(jù)，欲讀出數(shù)據(jù)時(shí)，將內(nèi)存數(shù)據(jù)寬度分為多個(gè)區(qū)域經(jīng)鎖存器及區(qū)段選擇電路，由送入的讀取信號(hào)譯碼使區(qū)段選擇電路動(dòng)作，以選擇將內(nèi)存不同位寬度的數(shù)據(jù)實(shí)時(shí)送出，達(dá)到有效運(yùn)用存儲(chǔ)空間并實(shí)時(shí)讀取數(shù)據(jù)的效果。
文檔編號(hào)G11C7/00GK1121246SQ94117188
公開日1996年4月24日 申請(qǐng)日期1994年10月20日 優(yōu)先權(quán)日1994年10月20日
發(fā)明者曹興誠 申請(qǐng)人:聯(lián)華電子股份有限公司