專利名稱：電平移動器及其適用的數(shù)據(jù)輸出緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器件，更具體地說，涉及半導(dǎo)體存儲器件的電平移動器及其適用的數(shù)據(jù)輸出緩沖器。
一般說來，常規(guī)半導(dǎo)體存儲器件由CMOS構(gòu)成。然而，由CMOS構(gòu)成的半導(dǎo)體存儲器件工作速度比由BiCMOS構(gòu)成的半導(dǎo)體存儲器件低。
常規(guī)BiCOMS構(gòu)成的半導(dǎo)體存儲器件以發(fā)射極耦合邏輯(ECL)電平處理輸入信號。當(dāng)輸出處理過的ECL電平信號時，對外部電路需要大信號容限，這就需要電平移動器把信號轉(zhuǎn)換成從半導(dǎo)體存儲器中輸出的CMOS電平。


圖1是表示常規(guī)半導(dǎo)體存儲器件的數(shù)據(jù)輸出緩沖器的框圖。
參看圖1，數(shù)據(jù)輸出緩沖器由電平移動器1和3以及輸出驅(qū)動器2構(gòu)成，電平移動器1和3用于接受處于讀出放大器(未示出)輸出的雙極邏輯電平的信號SAS和SASB(反SAS)，并且使該接收到的信號電平移動，輸出驅(qū)動器2用于驅(qū)動(提高)由電平移動器1和2的輸出電壓D1與D2。
圖2詳細(xì)地說明圖1的電平移動器的電路圖。
參考圖2，電平移動器包括PMOS晶體管MP1、MP2、NMOS晶體管MN1、MN2、MN3、MN4、MN5、NPN晶體管Q1、Q2、PMOS晶體管MP3以及反相器INV1。其中，PMOS晶體管MP1的源極加有電源電壓(VCC)，而讀出放大器的信號SAS加到柵極上;PMOS晶體管MP2的源極加有電源電壓，而讀出放大器的信號SASB加于柵極;NMOS晶體管MN1的漏與柵極一起接到PMOS晶體管MP1的漏極，而其源極接地;NMOS晶體管MN2的漏極連接到PMOS晶體管MP2的漏極，其柵極NMOS連到晶體管MN1的柵極，而源極接地;NMOS晶體管MN3的柵極連到NMOS晶體管MN2的柵極;NMOS晶體管MN4的漏極連到NMOS晶體管MN3的源極，其源極接地，而其柵極連到NMOS晶體管MN3的漏極;NMOS晶體管MN5有一允許信號OEB加于其柵極的反相輸出，其漏極連到NMOS晶體管MN3的漏極，其源極接到NMOS晶體管MN3的源極;NPN晶體管Q1的基極連到PMOS晶體管MP2的漏極，其集電極連到電源電壓，而發(fā)射極連到NMOS晶體管MN3和MN5的漏極;NPN晶體管Q2的集電極連到NPN晶體管Q1的發(fā)射極，其柵極連到NMOS晶體管MN3和MN5的源極，而其發(fā)射極接地;PMOS晶體管MP3的柵極供有反相讀出放大器的輸出信號SASB，其源極連到電源電壓，而其漏極連到NPN晶體管Q1的發(fā)射極;反相器INV1的輸入連到PMOS晶體管MP3的漏極，其輸出供給輸出端D1或D2。
在構(gòu)成電平移動器1時，使用PMOS晶體管MP3是為了保證當(dāng)輸出邏輯高電平時，達(dá)到電源電壓源的全電位，因?yàn)閱为?dú)一個NPN晶體管Q1可能不足以達(dá)到此電位。還有，使用NMOS晶體管MN3、MN4和MN5是為了保證輸出的邏輯低電平在絕對地電位。
該常規(guī)數(shù)據(jù)輸出緩沖器工作方式如下。
讀出放大器輸出信號(SAS和SASB)是雙極型讀出放大器的末級輸出信號，而且設(shè)計(jì)其擺動幅約為1V。
若電源電壓為3V，而輸出信號SAS與SASB大致從1V擺動到2V，則PMOS晶體管MP1與MP2往往要損耗一定量的電壓。如果輸出信號SAS為1V而反相輸出信號SASB為2V，流經(jīng)PMOS晶體管MP1的電流要比流經(jīng)PMOS晶體管MP2的大。這意味著流過構(gòu)成電流反射鏡的NMOS晶體管MN2的電流要大于流過PMOS晶體管MP2的電流。因而，電平移動器1的輸出降到低電平。相反，若信號SAS為2V而信號SASB為1V，則流入PMOS晶體管MP2的電流要比流入NMOS晶體管MN2的大。因此，使電平移動器1的輸出升至高電平。換言之，對擺動幅為1V～2V的輸入來說，可以提供全擺動幅輸出。當(dāng)電平移動器1的輸出是用于驅(qū)動NPN晶體管Q1和Q2的輸入時，輸出信號D1完全從高電平擺動到低電平，從而使輸出驅(qū)動器2工作。圖2B所示的輸出驅(qū)動器2是由接收電平移動器1的輸出D1并輸出高電平的NPN晶體管Q6，以及接收電平移動器3(未詳細(xì)示出)的輸出D2并輸出低電平的NMOS晶體管MN6組成。因此，輸出驅(qū)動器2根據(jù)電平移動器1和3的輸出執(zhí)行數(shù)據(jù)緩沖。圖2A說明輸出信號D1的電路結(jié)構(gòu)，但是，為輸出其反相信號的其它這樣的電路也具有同樣的結(jié)構(gòu)。
如上所述構(gòu)成的常規(guī)數(shù)據(jù)輸出緩沖器在信號SAS與SASB發(fā)生擺動時，例如信號SAS為1.3V而SASB為1.7V時，PMOS晶體管MP1和MP2就消耗太多電流。而且，由PMOS晶體管MP1和MP2分別供給的電流變小，于是，就縮小了電源電壓的工作范圍。
本發(fā)明的目的是提供一種半導(dǎo)體存儲器件的數(shù)據(jù)輸出緩沖器，它降低了電平移動器引起的過多的電流消耗，且不易受制造工藝的變動及電源電壓的波動的影響。
為達(dá)到上述目的，提供了一種半導(dǎo)體存儲器件的數(shù)據(jù)輸出緩沖器，它包括一個用來移動ECL電平數(shù)據(jù)及其反相數(shù)據(jù)的電平的電平移動器、一個用來延遲電平移動器輸出信號以便限制電平移動器電流損耗的延遲電路，以及用來接收電平移動器的輸出并輸出數(shù)據(jù)的輸出驅(qū)動器。
數(shù)據(jù)輸出緩沖器的電平移動器包括第1和第2雙極體管、第1箝位裝置、第2箝位裝置、第1上拉晶體管、第2上拉晶體管，以及電流鏡裝置。第1和第2雙極晶體管的基極響應(yīng)一啟動信號分別接收雙極邏輯電路的電平數(shù)據(jù)及其反相數(shù)據(jù)，并共用發(fā)射極連線;第1箝位裝置連接在電源電壓與第1雙極晶體管之間，以便使第1雙極晶體管的電壓箝位;第2箝位裝置連接在電源電壓與第2雙極晶體管之間，以便使第2雙極晶體管的電壓箝位;第1上拉晶體管的源極接電源電壓而柵極接第1雙極晶體管的集電極;第2上拉晶體管的柵極接第2雙極晶體管的集電極而源極接電源電壓;電流反射鏡裝置由第3與第4雙極晶體管組成，使同樣的電流流過第1和第2上拉晶體管。
還有，該延遲電路按預(yù)定時間延遲電流反射鏡裝置輸出端的電壓信號，并且將結(jié)果輸?shù)降?上拉晶體管。
通過參看附圖對有關(guān)最佳實(shí)施例的詳細(xì)描述，本發(fā)明的上述目的和優(yōu)點(diǎn)將變得更清楚，其中圖1表示常規(guī)數(shù)據(jù)輸出緩沖器的框圖;
圖2A與2B分別是圖1所示電平移動器和輸出驅(qū)動器的詳細(xì)電路;
圖3表示本發(fā)明數(shù)據(jù)輸出緩沖器的框圖;
圖4是圖3所示一個電平移動器和一個延遲電路實(shí)施例的詳細(xì)電路圖;
圖5是圖4所示數(shù)據(jù)輸出緩沖器的計(jì)算機(jī)模擬時序圖;以及圖6是圖3所示另一個電平移動器實(shí)施例的電路圖。
下面結(jié)合附圖更詳細(xì)地說明本發(fā)明的數(shù)據(jù)輸出緩沖器。
圖3為表示本發(fā)明數(shù)據(jù)輸出緩沖器的框圖。
參看圖3，數(shù)據(jù)輸出緩沖器包括用于接收讀出放大器(未示出)輸出的ECL電平信號SAS和SASB以便將其轉(zhuǎn)換為CMOS電平的輸出信號的電平移動器10和40，用于使電平移動器10和40的輸出信號延遲以便反饋該延遲了的信號用來控制移動器10和40的延遲電路20和50，以及用于驅(qū)動(升高)電平移動器10的輸出電壓的輸出驅(qū)動器30。這就是說，該緩沖器由帶有附加電平移動功能的常規(guī)半導(dǎo)體存儲器件的數(shù)據(jù)輸出緩沖器構(gòu)成。在這里，將反相器INV4和INV5分別設(shè)置在電平移動器10和40與輸出驅(qū)動器30之間。
圖4是圖3所示的電平移動器10和延遲電路20的實(shí)施例的電路詳圖。
參看圖4，該電平移動器包括NPN晶體管Q7、NPN晶體管Q8、NMOS晶體管N1、NMOS晶體管N2、PMOS晶體管P1、PMOS晶體管P1、PMOS晶體管P2、PMOS晶體管P2、第1上拉PMOS晶體管P3、第2上拉PMOS晶體管P4，以及NPN晶體管Q4。NPN晶體管Q7的基極加有ECL電平信號SAS;NPN晶體管Q8的基極加有ECL電平信號SASB，而其發(fā)射極接到NPN晶體管Q7的發(fā)射極;NMOS晶體管N1的漏接到NPN管Q7的發(fā)射極，而柵極加有反相輸出啟動信號OEB;NMOS管N2的漏接到NMOS管N1的源，其源接到地電位，且柵極加有參考電壓VREF;PMOS管P1的源加以電源電壓，而漏與柵極共同接到NPN管Q7的集電極;PMOS管P1′的柵極接到PMOS管P1的柵極，其源供以電源電壓，而其漏接到NPN管Q8的集電極;PMOS管P2′的源極加有電源電壓，而漏與柵極都接到NPN管Q7的集電極;PMOS管P2的源極供以電源電壓，而柵與漏一起接到PMOS管P2′的柵極以及NPN管Q8的集電極;第1上拉PMOS管P3的源供以電源電壓，而柵極接到PMOS管P1的柵極;NPN管Q3的基極與集電極一起接到PMOS管P3的漏，而發(fā)射極接到地電位;第2上拉PMOS管P4的柵極接到PMOS管P2的漏，而源被供以電源電壓;NPN管Q4的集電極接到PMOS管P4的漏，其發(fā)射極接地電位，而其基極接到NPN晶體管Q3的基極。另一方面，反相器INV4的輸入接到PMOS管P4的漏，而其輸出接到輸出端DOUT，將反相器INV4設(shè)置在電平移動器10與輸出驅(qū)動器30之間。
延遲電路20包括串聯(lián)連接到PMOS管P4的漏和NPN管Q4集電極之間的共同節(jié)點(diǎn)上的反相器INV2和INV3，以及PMOS管P5。PMOS管P5的柵極接到反相器INV3的輸出端，源被供以電源電壓，而漏經(jīng)反饋路徑接到PMOS晶體管P1、P1′以及P2′與第1上拉晶體管P3的柵極的連接處。延遲電路20還可以用并聯(lián)的電阻、電容網(wǎng)絡(luò)耦合而不用反相器INV2與INV3來實(shí)現(xiàn)。
這里將省略對圖3的輸出驅(qū)動器30作說明，因?yàn)閳D1(圖2B更詳)的輸出驅(qū)動器30也能應(yīng)用于本實(shí)施例。
本發(fā)明的數(shù)據(jù)輸出緩沖器工作過程如下。
將讀出放大器輸出信號(SAS和SASB)分別加到NPN管Q7與Q8的基極。于是，就產(chǎn)生電壓差，該電壓差箝位PMOS管P1與P2的電壓。由于信號SAS和SASB加于雙極晶體管，當(dāng)信號SAS與SASB間存在約50mv電位差時，NPN管Q7與Q8之一完全導(dǎo)通而同時另一NPN管關(guān)斷。若信號SAS高于信號SASB，則流過NMOS管N2的電流就經(jīng)PMOS管P1而增加，而PMOS管P1′就提供等于PMOS管P1到NPN管Q8集電極的電流量極。這時，流過PMOS管P1′的電流造成NPN管集電極電壓的增加，因?yàn)镹PN管Q8處于關(guān)斷過程中。這樣一來，當(dāng)增加NPN管Q8的集電極電壓時，PMOS管P2′通過PMOS管P2逐漸被關(guān)斷。于是，NPN管Q7的集電極電壓的降低迅速增加，使流過PMOS管P1的電流i1的增加量(△i1)與流過PMOS管P2′的電流i2′的增加量(△i2′)滿足下列表達(dá)式。
△i1+△i2′≌0因而，能夠不用負(fù)載而控制NPN管Q7的集極電壓。
因此，如果NPN管Q7的集電極電壓低于NPN管Q8的集電極電壓，就會使流過PMOS管P3的電流i3增加至超過流過PMOS管P4的電流i4的電平。在正常工作中，通過PMOS管P4的電流i4實(shí)際上為零，因而把VCC電平加于NPN管Q8的集電極。此時，電流i3使PMOS管P4的漏極的電平經(jīng)由NPN管Q3與Q4的電流反射鏡從高變?yōu)榈?。這里，形成從PMOS管P3到NPN管Q3的DC電路通路，而由于NPN管Q4集電極積累的電荷必須放電，電流i3具有高值。
采用延遲電路20是為了降低高的電流損耗。如果NPN管Q7的集電極電壓降低，而電流i3大大高于電流i4，于是NPN管Q4的集電極電壓就變低，通過反相器INV2和INV3使PMOS管P5導(dǎo)通。結(jié)果，又使NPN晶體管Q7的集電極電壓增大，它反過來減少了電流i3。這時，電流i1、i5和i2′的總和應(yīng)小于電流iref，使NPN管Q4的集電極電壓不致漂移。為此目的，必須控制PMOS管P5的處理電流容量(current-handling capacity)。
通過使NPN管Q7的集電極電壓為高電平，能容易地將NPN管Q7的集電極電壓移動到低于NPN管Q8集電極電壓的電平。使NPN管Q8移動到低電平的時間周期與PMOS管P4導(dǎo)通和NPN管Q4的集極電壓變成高電平的上升時間一致。這意味著，邏輯“高”變?yōu)檫壿嫛暗汀钡臅r間周期從邏輯高電平變?yōu)楦唠娖剿玫闹芷诙獭Ｒ蚨?，可使下一端的高阻抗容限和低阻抗容限減小。當(dāng)進(jìn)行檢測地址浮動或檢測時滯時間(skew time)時，這種特性能清除同時導(dǎo)通電平移動器的上拉和下拉的時間點(diǎn)。于是可以消除不必要的功率消耗。
圖5說明圖4所示電路工作的計(jì)算機(jī)模擬而且示出讀出放大器的輸出信號(SAS和SASB)、兩個節(jié)點(diǎn)(n01與n02)處出現(xiàn)的信號、以及輸出節(jié)點(diǎn)信號(nout)及其反相信號(Dout)圖6是本發(fā)明另一個實(shí)施例的電平移動器和延遲電路的電路圖除了去掉PMOS管P1′與P2′(圖1)之外，圖6電路結(jié)構(gòu)與圖1的相同。
這里箝位仍是可能的，以便能夠?qū)崿F(xiàn)本發(fā)明的目的這就是說，在按圖6的電路工作時，本發(fā)明半導(dǎo)體存儲器件的電平移動器將由ECL電平讀出放大器的輸出信號轉(zhuǎn)換成CMOS電平信號，從而使工作容限變寬，又減少電流損耗。
權(quán)利要求
1.一種電平移動器包括電平移動裝置，用于接受ECL電平數(shù)據(jù)及其反相數(shù)據(jù)、將接收到的數(shù)據(jù)轉(zhuǎn)換成CMOS電平并輸出其結(jié)果；以及延遲裝置，用于延遲所述電平移動裝置的輸出信號，以便控制所述電平移動裝置的電流損耗。
2.根據(jù)權(quán)利要求1的電平移動器，其特征在于還包括第1和第2雙極晶體管，其基極分別響應(yīng)啟動信號而接收讀出放大器的輸出信號及其反相輸出信號，而其發(fā)射極共享一公用節(jié)點(diǎn);連接在所述第1雙極晶體管集電極與電源電壓之間的第1箝位裝置，用于箝位所述第1雙極晶體管的電壓;連接在電源電壓與所述第2雙極晶體管集電極之間的第2箝位裝置，用于箝位所述第2雙極晶體管的電壓;一個第1上拉晶體管，其源極接到電源電壓，而其柵極接到所述第1雙極晶體管的集電極。一個第2上拉晶體管，其源極接到電源電壓，而其柵極接到所述第2雙極晶體管的集電極;以及由第3和第4雙極晶體管構(gòu)成的電流反射鏡裝置，用于分別使同樣的電流電平流過所述第1和第2上拉晶體管。
3.根據(jù)權(quán)利要求2的電平移動器，其特征在于所述第1箝位裝置由第1MOS晶體管構(gòu)成，該晶體管的源極接到電源電壓，其漏極共同接到柵極。
4.根據(jù)權(quán)利要求3的電平移動器，其特征在于所述第1箝位裝置還包括一個MOS晶體管，其柵極接到所述第1MOS晶體管的柵極，其源極接到電源電壓，其漏極接到所述第2雙極晶體管的集電極。
5.根據(jù)權(quán)利要求2的電平移動器，其特征在于所述第2箝位裝置由第2MOS晶體管構(gòu)成，該晶體管的源極接到電源電壓，其漏極共同接到柵極。
6.根據(jù)權(quán)利要求5的電平移動器，其特征在于所述第2箝位裝置還包括一個MOS晶體管，其源極接到電源電壓，其柵極接到所述第2MOS晶體管的柵極，其漏極接到所述第1雙極晶體管的集電極。
7.根據(jù)權(quán)利要求1的電平移動器，其特征在于所述延遲裝置包括其輸入接到所述第2上拉晶體管漏極和所述電流反射鏡裝置的緩沖裝置;以及其柵極接到所述緩沖裝置、源極接到電源電壓而其漏極接到所述第1上拉裝置的柵極的一個MOS晶體管。
8.根據(jù)權(quán)利要求1的電平移動器，還包括第1MOS晶體管，其漏極接到所述第1與第2雙極晶體管的公用發(fā)射極，以及第2NMOS晶體管，其柵極上加有一參考電壓，其漏極接到所述第1NMOS晶體管的源極而其源極接地。
9.一種半導(dǎo)體存儲器件，它具有存儲數(shù)據(jù)的存儲單元、用于放大從存儲單元讀出的數(shù)據(jù)以便產(chǎn)生ECL電平輸出信號的讀出放大器，以及用于將所述ECL電平輸出信號移動到CMOS電平的電平移動器，所述半導(dǎo)體存儲器件的特征在于所述電平移動器包括電平移動裝置，用于接受ECL電平數(shù)據(jù)及其反相數(shù)據(jù)，以便將輸入數(shù)據(jù)轉(zhuǎn)換成CMOS電平信號且用來輸出結(jié)果;以及延遲裝置，用于延遲所述電平移動裝置的輸出信號，以便控制所述電平移動裝置的電流損耗。
10.根據(jù)權(quán)利要求9的半導(dǎo)體存儲器件，其中，所述電平移動裝置包括第1和第2雙極晶體管，它們具有響應(yīng)反相輸出啟動信號分別輸入讀出發(fā)大器的輸出信號和反相輸出信號的基極，并共用發(fā)射極;連接在電源電壓和所述第1雙極晶體管集電極之間的第1箝位裝置，用于將所述第1雙極晶體管的電壓箝位;連接在電源電壓和所述第2雙極晶體管集電極之間的第2箝位裝置，用于將所述2雙極晶體管的電壓箝位;具有接到電源電壓的源極和接到所述第1雙極晶體管集電極的柵極的第1上拉晶體管;具有接到電源電壓的源極和接到所述第2雙極晶體管集電極的柵極的第2上拉晶體管;以及由第3和第4雙極晶體管構(gòu)成的電流反射鏡裝置，用于使同樣的電流流入所述第1上拉晶體管和所述第2上拉晶體管。
11.根據(jù)權(quán)利要求10的半導(dǎo)體存儲器件，其中，所述第1箝位裝置由具有接到電源電壓的源極和共同接到柵電極的漏極的第1MOS晶體管構(gòu)成。
12.根據(jù)權(quán)利要求10的半導(dǎo)體存儲器件，其中，所述第1箝位裝置還包括具有接到所述第1MOS晶體管柵極的柵極和接到電源電壓的源極，以及接到所述第2雙極晶體管集電極的漏極的一個MOS晶體管。
13.根據(jù)權(quán)利要求10的半導(dǎo)體存儲器件，其中，所述第2箝位裝置由具有接到電源電壓的源極和共同連接到柵極的漏極的第2MOS晶體管構(gòu)成。
14.根據(jù)權(quán)利要求10的半導(dǎo)體存儲器件，其中，所述第2箝位裝置還包括一MOS晶體管，它具有接到電源電壓的源極和接到所述第2MOS晶體管柵極的柵電極，以及接到第1雙極晶體管集電極的漏極。
15.根據(jù)權(quán)利要求9的半導(dǎo)體存儲器件，其中所述延遲裝置包括具有所述第2上拉晶體管的漏電極和接到電流反射鏡裝置的輸入端的預(yù)定數(shù)量的緩沖器裝置;以及具有接到所述緩沖器裝置輸出端的柵極、接到電源電壓的源極和接到柵極的漏極的一個MOS晶體管。
16.根據(jù)權(quán)利要求10的半導(dǎo)體存儲器件，還包括具有接到所述第1和第2雙極晶體管共用發(fā)射極的漏電極和用于輸入反相輸出啟動信號的基極的第1MOS晶體管;以及具有接到所述第1NMOS晶體管源極的漏極、其上加有參考電壓的柵極和源極接地電位的一個第2NMOS晶體管。
17.一種數(shù)據(jù)輸出緩沖器，包括用于輸入ECL電平數(shù)據(jù)及其反相數(shù)據(jù)以移動電平的電平移動器;用于延遲所述電平移動器的輸出信號以便限制所述電平移動器的電流損耗的延遲器;以及用于接受所述電平移動器的輸出以輸出數(shù)據(jù)的輸出驅(qū)動器。
18.根據(jù)權(quán)利要求17的數(shù)據(jù)輸出緩沖器，其中所述電平移動器包括第1和第2雙極晶體管，具有響應(yīng)反相輸出啟動信號而分別輸入讀出放大器的輸出信號與反相輸出信號的基極，以及互相連接的發(fā)射極;第1箝位裝置，接在電源電壓和所述雙極晶體管集電極間，使所述第1雙極晶體管箝位;第2箝位裝置，接在電源電壓和所述雙極晶體管集電極間，使所述第2雙極晶體箱箝位;第1上拉晶體管，具有接到電源電壓的源極和接到所述第1雙極晶體管集電極的柵極;第2上拉晶體管，具有接到電源電壓的源極和接到所述第2雙極晶體管集電極的柵極;以及，由第3和第4雙極晶體管構(gòu)成的電流反射鏡裝置，用于使同樣的電流流入所述第1和第2上拉晶體管。
19.根據(jù)權(quán)利要求18的數(shù)據(jù)輸出緩沖器，其中，所述第1箝位裝置由第1MOS晶體管構(gòu)成，其源極接電源電壓而漏極共同連到柵極。
20.根據(jù)權(quán)利要求19的電平移動器，其中，所述第1箝位裝置還包括一個MOS晶體管，其柵極接第1MOS晶體管的柵極，源極接電源電壓，而漏極接所述第2雙極晶體管的集電極。
21.根據(jù)權(quán)利要求18的電平移動器，其中，所述第2箝位裝置由源極接電源電壓和漏極共同連接到柵極的第2MOS晶體管構(gòu)成。
22.根據(jù)權(quán)利要求21的電平移動器，其中，所述第2箝位裝置還包括一個MOS晶體管，其源極接電源電壓，柵極接所述第2MOS晶體管的柵極，而漏極接所述第1雙極晶體管的集電極。
23.根據(jù)權(quán)利要求17的電平移動器，其中所述延遲器包括具有所述第2上拉晶體管的漏極和輸入端接電流反射鏡裝置的預(yù)定數(shù)量的緩沖裝置;以及柵極與所述緩沖裝置輸出端相連源極與電源電壓相連，而漏極與所述第1上拉裝置的柵極相連的一個MOS晶體管。
24.根據(jù)權(quán)利要求17的電平移動器，還包括其漏極接第1和第2雙極晶體管共用的發(fā)射極而基極用于輸入反相輸出啟動信號的第1NMOS晶體管;以及其漏極接所述第1NMOS晶體管的源極、柵極加上參考電壓以及源極接地電位的第2NMOS晶體管。
全文摘要
一種適用于半導(dǎo)體存儲器件的電平移動器和數(shù)據(jù)輸出緩沖器，包括存儲數(shù)據(jù)的存儲單元、放大從存儲單元讀出的數(shù)據(jù)以產(chǎn)生ECL電平輸出信號的讀出放大器，將ECL電平輸出信號轉(zhuǎn)換成CMOS電平信號的電平移動器。電平移動器具有用于輸入ECL電平數(shù)據(jù)以便將其轉(zhuǎn)換為CMOS電平而輸出其結(jié)果的電平移動裝置和延遲電平移動裝置輸出的信號以便控制其電流消耗的延遲裝置，在使ECL電平信號轉(zhuǎn)換成CMOS電平的同時降低電流消耗。
文檔編號G11C11/40GK1101748SQ9411498
公開日1995年4月19日 申請日期1994年7月28日 優(yōu)先權(quán)日1993年7月28日
發(fā)明者丁哲民, 李正熙, 安基植, 樸熙哲 申請人:三星電子株式會社