專利名稱：動(dòng)態(tài)ram及使用該ram的信息處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及動(dòng)態(tài)RAM(隨機(jī)存取存儲(chǔ)器)及使用該RAM的信息處理系統(tǒng)。更具體地說，本發(fā)明涉及大容量動(dòng)態(tài)RAM及使用該RAM的信息處理系統(tǒng)。
在日本實(shí)用新型公開NO.SHO/56-21897中，以圖示方式公開了一種補(bǔ)償動(dòng)態(tài)RAM中MOSFET閾值電壓波動(dòng)的典型讀出放大器，在IECE(日本電子及通信工程師協(xié)會(huì))1983年年會(huì)會(huì)議紀(jì)要2-288中討論了同種類型的另一讀出放大器。前一種讀出放大器具有在預(yù)充電期間連接在二極管結(jié)構(gòu)中的放大器MOSFET，以便從源極側(cè)對(duì)位線進(jìn)行預(yù)充電。后一種讀出放大器將放大器MOSFET源極分開，以便通過電容耦合進(jìn)行初始放大。
在動(dòng)態(tài)RAM中，讀出放大器由CMOS電路組成，以便降低功耗。將讀出放大器放在CMOS電路結(jié)構(gòu)中需要將位線的預(yù)充電電位設(shè)為工作電壓的一半。這意味著基于CMOS的讀出放大器不能是日本實(shí)用新型公開NO.SHO/56-21897中所公開的類型，即用電源電壓對(duì)位線進(jìn)行預(yù)充電的讀出放大器。事實(shí)是包括P溝道和N溝道MOSFET的放大器MOSFET出現(xiàn)了一些問題。一個(gè)問題是一方面不能保證讀出放大器的偏移電壓之間的一一對(duì)應(yīng)，另一方面不能保證N溝道和P溝道MOSFET的閾值電壓的波動(dòng)。另一個(gè)問題是由于N溝道和P溝道MOSFET之間的矛盾，進(jìn)行預(yù)充電越來越困難。
在上述IECE1983年年會(huì)會(huì)議紀(jì)要中討論的讀出放大器有一個(gè)主要的缺點(diǎn)，即讀出放大器對(duì)電容耦合起作用，這要求有一個(gè)大電容與之相連。由于以下原因該方案是不實(shí)現(xiàn)的在動(dòng)態(tài)RAM中，大量的存儲(chǔ)單元連接到每根位線上，以便提高存儲(chǔ)能力。這引起了較大的位線寄生電容。為了保證得到基于電容耦合的足夠高的位線電位，需要安排相當(dāng)大的電容器排列。從電路集成度的觀點(diǎn)來看，將這樣一個(gè)電容排列裝在讀出放大器中是不可能的。
考慮到上述現(xiàn)有技術(shù)的不足之處，本發(fā)明的發(fā)明人研制出了一種讀出放大器，它能夠補(bǔ)償成對(duì)的MOSFET的閾值電壓的波動(dòng)，同時(shí)保證大容量存儲(chǔ)器配置中的存儲(chǔ)單元的讀寫操作。這種類型的讀出放大器旨在提高電路的集成度并降低動(dòng)態(tài)RAM中的功耗。
在大容量存儲(chǔ)器的動(dòng)態(tài)RAM中，決定其功耗的不是存儲(chǔ)器的存取操作(讀或?qū)?，而是為了使存儲(chǔ)單元的內(nèi)容不變而以短暫間隔進(jìn)行的刷新操作。不象讀或?qū)懖僮?，刷新操作不是隨機(jī)的，而是連續(xù)的。這就是啟發(fā)本發(fā)明人提出本發(fā)明的關(guān)鍵之處。
因此本發(fā)明的一個(gè)目的是提供一種動(dòng)態(tài)RAM，它有很大的存儲(chǔ)容量，同時(shí)保證很高的電路集成度。
本發(fā)明的另一個(gè)目的是提供一種動(dòng)態(tài)RAM，它有很大的存儲(chǔ)容量，同時(shí)功耗小。
本發(fā)明的再一個(gè)目的是提供一種信息處理系統(tǒng)，它性能高，體積小。
本發(fā)明的第四個(gè)目的是提供一種半導(dǎo)體集成電路器件，它具有高靈敏度讀出放大器，能夠補(bǔ)償由放大器MOSFET的處理不一致引起的輸入偏差。
通過閱讀以下說明和附圖，本發(fā)明的這些和其他目的、特征和優(yōu)點(diǎn)將變得更清楚。
在本說明書中公開的本發(fā)明的主要優(yōu)點(diǎn)為第一，提供了一種采用包括讀出放大器的動(dòng)態(tài)RAM作為存儲(chǔ)器的信息處理系統(tǒng)，其中對(duì)每一對(duì)MOSFET都進(jìn)行了特性不一致的補(bǔ)償，并且位線的寄生電容量至少為存儲(chǔ)單元電容量的20倍。
動(dòng)態(tài)RAM可以包括許多對(duì)存儲(chǔ)器矩陣，每對(duì)存儲(chǔ)器矩陣包括一個(gè)開關(guān)MOSFET，用于斷開與讀出放大器相連的每根位線的中路。動(dòng)態(tài)RAM是這樣尋址的，以至如果在成對(duì)存儲(chǔ)器矩陣中的一個(gè)中選擇了在相對(duì)于開關(guān)MOSFET的讀出放大器外面與位線交叉的字線，那么在另一個(gè)存儲(chǔ)器矩陣中就選擇在相對(duì)于開關(guān)MOSFET的讀出放大器一側(cè)與位線交叉的字線。
在包括上述讀出放大器的動(dòng)態(tài)RAM中，有許多存儲(chǔ)器矩陣組，每組存儲(chǔ)器矩陣包括一個(gè)開關(guān)MOSFET，用于互連與讀出放大器相連的公共源極線。在給定的存儲(chǔ)器矩陣組中以刷新模式順序選擇字線。與公共源極線互連的開關(guān)MOSFET導(dǎo)通，開始驅(qū)動(dòng)讀出放大器。開關(guān)MOSFET截止之后，讀出放大器的電源開關(guān)MOSFET導(dǎo)通，以便放大。
上述動(dòng)態(tài)RAM比之過去允許更多的存儲(chǔ)單元與位線相連，并且要求較少的讀出放大器裝在里面。這使得電路的集成度較高。由于斷開了非選擇的字線而減小了位線的電容，并且由于通過對(duì)對(duì)應(yīng)于非選擇的讀出放大器的公共源極電容充電而使讀出放大器進(jìn)行初始放大，所以功耗降低了。這一高度集成節(jié)省電源的動(dòng)態(tài)RAM使得采用它的信息處理系統(tǒng)具有高性能，而體積小。
此外，根據(jù)本發(fā)明，在構(gòu)成CMOS讀出放大器的兩個(gè)導(dǎo)電型放大器MOSFET中的一個(gè)的柵極和輸入端之間提供了第一和第二開關(guān)MOSFET，在一個(gè)放大器MOSFET的柵極和公共源極側(cè)之間提供了第三和第四開關(guān)MOSFET。當(dāng)?shù)谝缓偷诙_關(guān)MOSFET截止并且第三和第四開關(guān)MOSFET導(dǎo)通時(shí)，放大器MOSFET的公共源極側(cè)被施加預(yù)充電電壓。用于對(duì)位線進(jìn)行預(yù)充電的預(yù)充電電壓等于工作電壓的一半再加第一和第二MOSFET的閾值電壓。然后，當(dāng)?shù)谌偷谒拈_關(guān)MOSFET截止而第一和第二開關(guān)MOSFET導(dǎo)通時(shí)，預(yù)充電電壓作為基準(zhǔn)電壓，向輸入端之一施加一個(gè)非常低的電位，以便驅(qū)動(dòng)放大器MOSFET進(jìn)行放大。此后，也是作為CMOS讀出放大器一部分的其他導(dǎo)電型放大器MOSFET得以驅(qū)動(dòng)。
通過電容耦合實(shí)現(xiàn)初始放大的讀出放大器具有接在位線之間的開關(guān)MOSFET排列。在基于電容耦合的初始放大期間，位線與讀出放大器斷開。一旦讀出放大器的放大信號(hào)已經(jīng)充分形成，位線則再次與讀出放大器連接。
以這種方式，通過操作程序來限制放大器MOSFET開始預(yù)充電和放大。另外，具有大寄生電容的位線在需要時(shí)與讀出放大器斷開。這提供了補(bǔ)償放大器MOSFET輸入偏差的高靈敏度的讀出放大器，它主要是在放大非常小的輸入信號(hào)時(shí)進(jìn)行預(yù)放大。


圖1是根據(jù)本發(fā)明采用讀出放大器的動(dòng)態(tài)RAM的芯片布局圖;
圖2是體現(xiàn)本發(fā)明的動(dòng)態(tài)RAM的部分電路圖;
圖3是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的部分電路圖;
圖4是包括在圖1中的讀出放大器的時(shí)序圖;
圖5是包括在圖3中的讀出放大器的時(shí)序圖;
圖6是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的部分電路圖;
圖7是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的部分電路圖;
圖8是包括在圖6中的讀出放大器的時(shí)序圖;
圖9是包括在圖7中的讀出放大器的時(shí)序圖;
圖10是采用常規(guī)讀出放大器的動(dòng)態(tài)RAM的芯片布局圖;
圖11是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的部分電路圖;
圖12是包括在圖11中的讀出放大器的時(shí)序圖;
圖13是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的芯片布局示意圖;
圖14(A)至14(C)表示圖13的動(dòng)態(tài)RAM是如何工作的;
圖15是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的示意電路圖;
圖16是表示圖15的動(dòng)態(tài)RAM如何工作的時(shí)序圖;
圖17是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的簡(jiǎn)略框圖;
圖18是包括在圖17中的降壓電路的特性圖;
圖19是包括在圖17中的降壓電路的典型電路圖;
圖20是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的完整框圖;
圖21是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的完整框圖;
圖22是采用根據(jù)本發(fā)明的動(dòng)態(tài)RAM的存儲(chǔ)器的簡(jiǎn)略框圖;
圖23是以存儲(chǔ)器卡形式的動(dòng)態(tài)RAM結(jié)構(gòu)的側(cè)視圖;
圖24是根據(jù)本發(fā)明的另一動(dòng)態(tài)RAM結(jié)構(gòu)的側(cè)視圖;
圖25是根據(jù)本發(fā)明的動(dòng)態(tài)RAM中的存儲(chǔ)單元的器件結(jié)構(gòu)側(cè)視圖;
圖26是根據(jù)本發(fā)明的包括動(dòng)態(tài)RAM的存儲(chǔ)器板的部分略圖;
圖27是根據(jù)本發(fā)明的包括動(dòng)態(tài)RAM的DRAM系統(tǒng)的部分略圖;
圖28是根據(jù)本發(fā)明的包括動(dòng)態(tài)RAM的計(jì)算機(jī)系統(tǒng)的部分略圖;
圖29是包括根據(jù)本發(fā)明的動(dòng)態(tài)RAM的個(gè)人計(jì)算機(jī)系統(tǒng)的外觀;
圖30是包括根據(jù)本發(fā)明的動(dòng)態(tài)RAM的個(gè)人計(jì)算機(jī)系統(tǒng)的功能塊圖;
圖31是根據(jù)本發(fā)明的動(dòng)態(tài)RAM中的存儲(chǔ)器矩陣和一個(gè)行選擇電路的電路圖;
圖32是根據(jù)本發(fā)明的動(dòng)態(tài)RAM中的讀出放大器和一個(gè)列選擇電路的電路圖;以及圖33是根據(jù)本發(fā)明的動(dòng)態(tài)RAM中的控制塊和電源電路的框圖。
圖2是體現(xiàn)本發(fā)明的動(dòng)態(tài)RAM的部分電路圖。圖2中的元件是用已知的制造CMOS(互補(bǔ)型MOS)集成電路的技術(shù)在單片半導(dǎo)體襯底(如單晶硅襯底)上形成的。
圖2包括根據(jù)本發(fā)明的讀出放大器以及以這些放大器為中心的相關(guān)電路。圖中畫出了兩個(gè)讀出放大器、兩對(duì)位線(也叫數(shù)據(jù)線或數(shù)字線)、及輔助預(yù)充電電路和八根字線，與存儲(chǔ)單元一起還有接在位線和字線之間的預(yù)充電電路和讀出放大器控制電路。下面描述讀出放大器、輔助預(yù)充電電路和與一對(duì)互補(bǔ)位線B1T和B1B有關(guān)的其它元件。
在圖2所示的實(shí)例中，每個(gè)讀出放大器基本上由CMOS構(gòu)成。為了補(bǔ)償基于CMOS的讀出放大器的輸入偏差，需要將P溝道放大器MOSFETQ10和Q11與N溝道放大器MOSFETQ4和Q5分開。這些MOSFET構(gòu)成CMOS讀出放大器。以主要方式使用N溝道放大器MOSFETQ4和Q5，而以輔助方式使用P溝道放大器MOSFETQ10和Q11。即在讀出放大器開始工作時(shí)，先驅(qū)動(dòng)N溝道放大器MOSFETQ4和Q5，以便進(jìn)行放大操作。一旦放大信號(hào)已經(jīng)達(dá)到一定幅度，則驅(qū)動(dòng)P溝道放大器MOSFETQ10和Q11，以便得到對(duì)應(yīng)于小輸入信號(hào)的完整變化的高電平/低電平輸出信號(hào)。
當(dāng)CMOS讀出放大器以上述方式工作時(shí)，在一方面讀出放大器的實(shí)際輸入偏差之間出現(xiàn)了一一對(duì)應(yīng)，并且另一方面在N溝道放大器MOSFETQ4和Q5之間出現(xiàn)了閾值電壓的不一致(即差別)。當(dāng)讀出放大器的放大器MOSFET如上所述在其工作過程中被分開時(shí)，支配放大過程的放大器MOSFETQ4和Q5的閾值電壓是不一致的，這通過采用接在Q4和Q5的柵極與位線B1B和B1T之間的開關(guān)MOSFETQ6和Q8進(jìn)行補(bǔ)償。在放大器MOSFETQ4和Q5的柵極和公共源極線NS之間接有開關(guān)MOSFETQ7和Q9。開關(guān)MOSFETQ6至Q9由N溝道MOSFET構(gòu)成，但不限于此。
公共源極線NS與驅(qū)動(dòng)放大器MOSFETQ4和Q5的電源開關(guān)MOSFETQ13的源-漏通路相連。電源開關(guān)MOSFETQ13通過向公共源極線NS提供一個(gè)驅(qū)動(dòng)電壓(如電路地電位)來驅(qū)動(dòng)MOSFETQ4和Q5。
除了驅(qū)動(dòng)放大器MOSFETQ4和Q5之外，公共源極線NS還對(duì)位線B1T和B1B進(jìn)行預(yù)充電。公共源極線NS具有提供預(yù)充電電壓VP的的預(yù)充電MOSFETQ12。預(yù)充電電壓VP設(shè)置為VCC/2+VTH，其中VCC/2表示工作電壓除以二，VTH表示MOSFETQ4和Q5的閾值電壓。
一方面是開關(guān)MOSFETQ6和Q8，另一方面是開關(guān)MOSFETQ7和Q9，都受到互補(bǔ)開關(guān)控制。具體地說，對(duì)開關(guān)MOSFETQ6和Q8的柵極施加控制信號(hào)COM，對(duì)開關(guān)MOSFETQ7和Q9的柵極施加經(jīng)反相器電路N2反相的控制信號(hào)COM。同樣，電源開關(guān)MOSFETQ13和預(yù)充電MOSFETQ12通過控制信號(hào)PN實(shí)現(xiàn)互補(bǔ)開關(guān)控制。換句話說，預(yù)充電MOSFETQ12受接收控制信號(hào)PN的反相器電路N1的控制。
同時(shí)，以輔助方式驅(qū)動(dòng)的P溝道放大器MOSFETQ10和Q11如常規(guī)方案那樣采取鎖存器的形式。MOSFETQ10和Q11的公共源極線PS與提供工作電壓如電源電壓VCC的P溝道電源開關(guān)MOSFETQ14相連。如以下將要說明的那樣，控制電源開關(guān)MOSFETQ14的控制信號(hào)PP相對(duì)于送至N溝道電源開關(guān)MOSFETQ13的柵極的控制信號(hào)PN來說有一延遲。就放大而言，這種電路結(jié)構(gòu)將P溝道放大器MOSFETQ4和Q5與N溝道放大器MOSFETQ10和Q11分了開來。
在互補(bǔ)位線B1T和B1B之間是由短路MOSFETQ1和MOSFETQ2和Q3構(gòu)成的輔助預(yù)充電電路，用于施加輔助預(yù)充電電壓VCC/3。輔助預(yù)充電電路的工作過程基本上與常規(guī)的半預(yù)充電電路相同。不同之處在于，由于MOSFETQ2和Q3的導(dǎo)通，使輔助預(yù)充電電路的電壓值從短路MOSFETQ1所提供的半預(yù)充電電壓VCC/2下降到電壓VCC/3。
字線與位線B1T和B1B中的一根之間有一個(gè)存儲(chǔ)單元。對(duì)每個(gè)地址選擇MOSFETQM來說，柵極與字線相連，而源-漏通路的一端與位線B1T或B1B相連。源-漏通路的另一端和板極電壓VPL之間是用于存儲(chǔ)信息的電容器CS。這種存儲(chǔ)器結(jié)構(gòu)與常規(guī)的動(dòng)態(tài)RAM相同，將不再作進(jìn)一步說明。字線選擇電路選擇所連的字線中的一根。
圖2中的其它互補(bǔ)位線B0T和B0B以及與之相關(guān)的輔助預(yù)充電電路和讀出放大器與上述對(duì)應(yīng)部分相同。因此圖2中這些部分不再給出任何參考符號(hào)，并且不再另外說明。讀出放大器控制電路和預(yù)充電電路由與位線B1T和B1B相連的讀出放大器共享。
圖4是包括在圖1中的讀出放大器的時(shí)序圖，表示讀出放大器是如何工作的。當(dāng)信號(hào)PC為高電位時(shí)，進(jìn)行輔助預(yù)充電。即高電位控制信號(hào)PC使MOSFETQ1、Q2和Q3導(dǎo)通，并向互補(bǔ)位線BL輸送輔助預(yù)充電電壓如VCC/3。
信號(hào)PC變?yōu)榈碗娢?，使MOSFETQ1至Q3截止，互補(bǔ)位線BL處于高阻狀態(tài)。一旦處于高阻狀態(tài)，互補(bǔ)位線BL(B1T、B1B)就維持在電壓VCC/3上。
控制信號(hào)COM變?yōu)榈碗娢唬归_關(guān)MOSFETQ6和Q8截止，并使開關(guān)MOSFETQ7和Q9導(dǎo)通。這使得N溝道放大器MOSFETQ4和Q5的柵極和公共源極側(cè)短路，使這些MOSFET成為二極管。結(jié)果，從公共源極線NS輸送的預(yù)充電電壓VP經(jīng)成為二極管的放大器MOSFETQ4和Q5向前送至位線B1T和B1B。這時(shí)，如果放大器MOSFETQ5的閾值電壓比放大器MOSFETQ4的閾值電壓大△VTH，那么在位線B1T和B1B之間形成等于閾值電壓差△VTH的電位差。
如上所述用VCC/3對(duì)位線B1T和B1B進(jìn)行預(yù)充電，盡管在這些位線之間存在著相當(dāng)大的寄生電容，但是這些位線的電壓還是通過放大器MOSFETQ4和Q5快速地被充到基本對(duì)應(yīng)于VCC/2的預(yù)充電電位。這是因?yàn)殡娢徊钭銐蛐?。通過補(bǔ)償MOSFETQ4和Q5的閾值電壓VTH的電壓降，用公共源極線NS上的預(yù)充電電壓VP補(bǔ)充電壓VCC/2。這使得位線B1T和B1B的預(yù)充電電壓變?yōu)榛镜扔谏鲜龅陌腩A(yù)充電電壓VCC/2。
然后，控制信號(hào)COM返回到高電位，MOSFETQ7和Q9截止，放大器MOSFETQ6和Q8導(dǎo)通，放大器MOSFETQ4和Q8被鎖定，并選擇字線WL。這使與存儲(chǔ)單元相連的位線形成非常小的電位變化，這是由于電荷被分散成兩部分存儲(chǔ)器的電容器CS中的電荷和位線上的寄生電容CB的預(yù)充電電荷。代表電位差的電位變化，作為從存儲(chǔ)單元讀出的一個(gè)非常小的讀出信號(hào)VSIG，送至讀出放大器的放大器MOSFETQ4和Q5的柵極。
在圖2的實(shí)例中，上述預(yù)充電過程預(yù)先向位線提供對(duì)應(yīng)于放大器MOSFETQ4和Q5的閾值電壓的偏差電壓△VTH。結(jié)果，非常小的讀出信號(hào)VSIG被作為柵極電壓差不變地送至放大器MOSFET。在這種情況下，控制信號(hào)PN成為高電位，驅(qū)動(dòng)放大器MOSFETQ4和Q5。接著，N溝道放大器MOSFETQ4和Q5單獨(dú)開始放大非常小的讀出信號(hào)VSIG。
只有在放大信號(hào)已經(jīng)達(dá)到一定幅度之后，N溝道放大器MOSFETQ4和Q5才使控制信號(hào)PP成為低電位。接著，驅(qū)動(dòng)P溝道放大器MOSFETQ10和Q11，與N溝道放大器MOSFETQ4和Q5一起進(jìn)行放大。這給予位線電位一個(gè)完整變化的特性，變化跨度是兩個(gè)極端高電位為VCC，低電位為0V。
P溝道放大器MOSFETQ10和Q11也有對(duì)應(yīng)于閾值電壓的偏差電壓，然而，在放大過程開始時(shí)，這些MOSFET形成輸入電壓差，該電壓差足夠大，使得偏差電壓可以忽略。因此，偏差電壓的影響實(shí)際上被消除了。即P溝道放大器MOSFETQ10和Q11在放大過程中起補(bǔ)充作用防止位線電位下降(該電位由于N溝道放大器MOSFETQ4和Q5的作用應(yīng)變?yōu)楦唠娢?，并且將該電位向上拉，使其等于電源電壓VCC。
在對(duì)存儲(chǔ)器的存取完成以后，字線WL復(fù)位，驅(qū)動(dòng)讀出放大器的控制信號(hào)PN和PP復(fù)位，控制信號(hào)PC變?yōu)楦唠娢弧＿@使MOSFETQ1至Q3導(dǎo)通。隨著MOSFETQ1導(dǎo)通，互補(bǔ)位線B1T和B1B在高、低電位之間短路。這將導(dǎo)致電壓VCC/2，除了MOSFETQ2和Q3也導(dǎo)通引起輔助預(yù)充電電壓VCC/3，VCC/3略低于VCC/2。
圖3是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的部分電路圖。在本例中，P溝道放大器MOSFET在CMOS讀出放大器中起主要作用，而N溝道放大器MOSFET以輔助方式工作。即變換圖2讀出放大器中P溝道和N溝道MOSFET的位置，構(gòu)成圖3的方案。這樣，表示圖2電路的參考字符在表示圖3電路時(shí)保持不變，只是P溝道MOSFET和N溝道MOSFET變換其位置。
當(dāng)P溝道放大器MOSFETQ4和Q5起主要作用時(shí)，使預(yù)充電電壓VP較低(例如VCC/2-VTH)。相反，位線上的輔助預(yù)充電電壓變得較高(例如2VCC/3)。其理由是當(dāng)P溝道放大器MOSFET占支配地位時(shí)，工作電壓是0V，有關(guān)電壓需要作相應(yīng)的反相。
在圖2和圖3的電路圖中，P溝道和N溝道電源開關(guān)MOSFET位于讀出放大器列的一側(cè)。在實(shí)際的電路布局中，一個(gè)電源開關(guān)MOSFET位于讀出放大器列的上方，而另一個(gè)位于下方。
圖5是包括在圖3中的讀出放大器的時(shí)序圖，表示它是如何工作的。除了設(shè)置與工作電壓不同的預(yù)充電電壓以外，其工作過程基本與圖4所示的相同。
當(dāng)信號(hào)電平與偏差電壓△VTH相反時(shí)，從存儲(chǔ)單元讀出的非常小的讀出信號(hào)VSIG顯然在位線B1T和B1B上消失。然而，由圖5中的虛線表示的非常小的讀出信號(hào)VSIG施加在放大器MOSFETQ4和Q5的柵極之間。這將位線B1T和B1B相應(yīng)地放大到高電位和低電位。
圖6是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的部分電路圖。雖然在圖6以及圖2、圖3中用了類似的參考字符，但是它們表示基本不同的電路功能部分。這一情況也使用于其它電路圖。
在圖6的實(shí)例中，N溝道放大器MOSFET在CMOS讀出放大器中起主要作用，而P溝道放大器MOSFET以輔助方式工作。于是，N溝道放大器MOSFETQ4和Q5之間的閾值電壓差基本對(duì)應(yīng)于讀出放大器的輸入偏差。輸入偏差用耦合電容補(bǔ)償。
放大器MOSFETQ4和Q5的柵極和漏極交叉連接，它們的源極接有以MOS電容的形式表示的電容器。連接MOSFETQ6和Q7的漏極和源極以形成一個(gè)電容器電極，該電極接下來與放大器MOSFETQ4和Q5的源極相連。作為電容器的MOSFETQ6和Q7的柵極形成另一電容器電極，該電極被饋送控制信號(hào)COM。
放大器MOSFETQ4和Q5的源極接有作為電源開關(guān)的MOSFETQ8和Q9。MOSFETQ8和Q9還用來將放大器MOSFETQ4的源極與放大器MOSFETQ5的源極分開。
以輔助方式驅(qū)動(dòng)的P溝道放大器MOSFETQ10和Q11構(gòu)成一個(gè)鎖存器。與N溝道放大器MOSFETQ4和Q5不同，P溝道MOSFETQ10和Q11的源極與公共源極線PS相連。公共源極線PS與P溝道電源開關(guān)MOSFETQ12相連，Q12輸送工作電壓(如電源電壓VCC)。如以下將要說明的那樣，控制電源開關(guān)MOSFETQ12的控制信號(hào)PP相對(duì)于送至N溝道電源開關(guān)MOSFETQ8和Q9的控制信號(hào)PN來說有一延遲。就放大而言，這種電路結(jié)構(gòu)將P溝道放大器MOSFETQ4和Q5與N溝道放大器MOSFETQ10和Q11分了開來。
上述讀出放大器的輸入和輸出節(jié)點(diǎn)通過開關(guān)MOSFETQ13和Q14與互補(bǔ)位線B1T和B1B相連。開關(guān)MOSFETQ13和Q14的柵極施加有控制信號(hào)BS。
互補(bǔ)位線B1T和B1B與由MOSFETQ1至Q3構(gòu)成的預(yù)充電電路相連。預(yù)充電電路與圖2和圖3所示的輔助預(yù)充電電路的電路結(jié)構(gòu)相同，只是預(yù)充電電路的預(yù)充電電壓為半預(yù)充電電壓，如VCC/2。存儲(chǔ)單元、字線、字線選擇電路以及其它元件都與圖2和圖3電路結(jié)構(gòu)中的相同，不再作進(jìn)一步描述。
圖8是包括在圖6中的讀出放大器的時(shí)序圖，表示它是如何工作的。當(dāng)信號(hào)PC為高電位時(shí)，進(jìn)行預(yù)充電。即控制信號(hào)PC升高使MOSFETQ1、Q2和Q3導(dǎo)通，以便向互補(bǔ)位線B1T和B1B輸送預(yù)充電電壓，如VCC/2。電壓VCC/2送至放大器MOSFETQ4和Q5的柵極和漏極，因此這兩個(gè)晶體管的源極電位下降量為閾值電壓VTH。所得電位在由MOSFETQ6和Q7構(gòu)成的MOS電容器中積累。
然后信號(hào)PC變成低電位，使MOSFETQ1至Q3截止。這使互補(bǔ)位線B1T和B1B處于高阻狀態(tài)。當(dāng)處于處于高阻狀態(tài)時(shí)，互補(bǔ)位線BL(B1T、B1B)就維持在電壓VCC/2上。在放大器MOSFETQ4和Q5的柵極和源極之間，對(duì)應(yīng)于各個(gè)晶體管的閾值電壓VTH的電壓得到保持。
當(dāng)選擇了字線WL時(shí)，與存儲(chǔ)單元相連的位線上形成非常小的電位變化，這是由于電荷被分散成兩部分存儲(chǔ)單元電容器CS中積累的電荷和位線上的寄生電容CB的預(yù)充電電荷。在讀出放大器中，代表電位差的電位變化作為從存儲(chǔ)單元讀出的一個(gè)非常小的讀出信號(hào)送至放大器MOSFETQ4和Q5的柵極。
如上所述，在放大器MOSFET的柵極和源極之間形成了對(duì)應(yīng)于各個(gè)晶體管的閾值電壓的偏壓。該偏壓是由位線電位和作為電容器的MOSFETQ6和Q7所保持的電壓引起的。這樣，位線B1T和B1B之間的電位差作為放大器MOSFETQ4和Q5柵極之間的電壓差輸送，而不考慮上述的閾值電壓差。
當(dāng)由讀出信號(hào)引起的電壓差被送至放大器MOSFETQ4和Q5的柵極時(shí)，控制信號(hào)BS變?yōu)榈碗娢?，使開關(guān)MOSFETQ13和Q14截止。這導(dǎo)致讀出放大器與具有大的寄生電容CB的位線B1T和B1B斷開。
控制信號(hào)COM變?yōu)榈碗娢?，?qū)動(dòng)放大器MOSFETQ4和Q5?；诰w管Q6和Q7柵極電容的耦合電容使MOSFETQ4和Q5的源極電位下降，而使對(duì)應(yīng)于閾值電壓差的電壓差不變。這時(shí)，讀出放大器與位線B1T和B1B斷開。這使得有可能將輸入側(cè)的寄生電容減小到大約等于MOSFETQ6和Q7的柵極電容。因此，上述耦合電容使得放大器MOSFETQ4和Q5能提高一對(duì)輸入端之間的電位差。
這之后，信號(hào)PN變?yōu)楦唠娢?，使N溝道電源開關(guān)MOSFETQ8和Q9導(dǎo)通，以便進(jìn)行充分放大。同時(shí)，信號(hào)PP變?yōu)榈碗娢?未示出)，使P溝道電源開關(guān)MOSFETQ12導(dǎo)通，接著Q12驅(qū)動(dòng)P溝道放大器MOSFETQ10和Q11。
P溝道放大器MOSFETQ10和Q11也具有對(duì)應(yīng)于閾值電壓的偏差電壓。然而，當(dāng)這些晶體管開始進(jìn)行放大時(shí)，輸入電壓差變得足夠大，使得偏差電壓可以忽略。這有效地消除了偏差電壓的不利影響。即P溝道放大器MOSFETQ10和Q11不僅防止了位線電位下降，而該電位由于N溝道放大器MOSFETQ4和Q5所作用的耦合電容量增大應(yīng)變?yōu)楦唠娢?，而且還將該位線電位向上拉，使其等于電源電壓VCC。從這種意義上來說，P溝道放大器MOSFETQ10和Q11是以輔助方式放大的。
接下來驅(qū)動(dòng)上述電源開關(guān)MOSFET，信號(hào)BS變?yōu)楦唠娢?，使開關(guān)MOSFETQ13和Q14導(dǎo)通。這將讀出放大器與具有大的寄生電容的位線B1T和B1B連接起來。位線電位暫時(shí)變得較小，然后通過放大變大，其范圍高到電源電壓VCC，低到電路的地電位。
在對(duì)存儲(chǔ)器的存取完成以后，字線WL復(fù)位，用于驅(qū)動(dòng)讀出放大器的控制信號(hào)PN和PP復(fù)位，控制信號(hào)PC變?yōu)楦唠娢?。這使MOSFETQ1至Q3導(dǎo)通。隨著MOSFETQ1導(dǎo)通，互補(bǔ)位線B1T和B1B在高、低電位之間短路，產(chǎn)生預(yù)充電電壓如VCC/2。
圖7是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的部分電路圖。在圖7的實(shí)例中，P溝道放大器MOSFET在CMOS讀出放大器中起主要作用，而N溝道放大器MOSFET以輔助方式工作。即變換圖6讀出放大器中P溝道和N溝道MOSFET的位置，構(gòu)成圖7的方案。這樣，表示圖6電路的參考字符在表示圖7電路時(shí)保持不變，只是P溝道MOSFET和N溝道MOSFET變換其位置。
圖9是包括在圖7中的讀出放大器的時(shí)序圖，表示它是如何工作的。除了圖9中的信號(hào)COM相對(duì)于P溝道放大器MOSFET的工作電壓VCC而言變?yōu)楦唠娢?，而圖8中的信號(hào)COM變?yōu)榈碗娢灰酝猓涔ぷ鬟^程基本與圖8所示的相同。其余電路結(jié)構(gòu)與前面的實(shí)例系統(tǒng)相同，不再進(jìn)行描述。
圖31至32是根據(jù)本發(fā)明的另一動(dòng)態(tài)RAM的電路圖。圖31是動(dòng)態(tài)RAM中的存儲(chǔ)器矩陣和行選擇電路的電路圖;圖32是動(dòng)態(tài)RAM中的讀出放大器和列選擇電路的電路圖;以及圖33是動(dòng)態(tài)RAM中的控制塊和電源電路的框圖。在圖31和32中，其溝道部分(后柵極)由箭頭標(biāo)示的MOSFET是P溝道MOSFET。這種表示法不同于圖2和圖3中的方式，在那里P溝道MOSFET的柵極被標(biāo)示(即用圓圈)。根據(jù)本發(fā)明，MOSFET作為絕緣柵型場(chǎng)效應(yīng)晶體管(IGFET)對(duì)待。
在圖31中，存儲(chǔ)器矩陣MARY以被稱為折合位線的方法運(yùn)行，但不限于此。在圖31中畫出了一對(duì)位線。并行的兩根互補(bǔ)位線(數(shù)據(jù)線或數(shù)字線)B0T和B0B以常規(guī)方式與許多存儲(chǔ)單元的輸入和輸出節(jié)點(diǎn)相連，這些存儲(chǔ)單元是由地址選擇MOSFETQm和信息存儲(chǔ)電容器Cs構(gòu)成的。
在圖32中，預(yù)充電電路PC包括開關(guān)MOSFETQ5，接在互補(bǔ)位線B0T和B0B之間。MOSFETQ5的柵極被饋送在芯片非選擇狀態(tài)下產(chǎn)生的預(yù)充電信號(hào)PC。當(dāng)晶體管處于芯片非選擇狀態(tài)時(shí)，或在存儲(chǔ)單元被選擇之前，信號(hào)PC使MOSFETQ5導(dǎo)通。于是，在最初工作周期中，通過讀出放大器SA(以后說明)的放大作用，互補(bǔ)位線B0T和B0B在高、低電位之間短路，產(chǎn)生約為VCL/2(HVC，或半預(yù)充電電壓)的預(yù)充電電壓。
當(dāng)芯片處于非選擇狀態(tài)相當(dāng)長(zhǎng)的一段時(shí)間，由于漏電流使預(yù)充電電位下降，電位的下降并不由此限制。在圖32的實(shí)例中，開關(guān)MOSFETQ45和Q46用來提供半預(yù)充電電壓HVC。產(chǎn)生半預(yù)充電電壓HVC的電壓產(chǎn)生電路(未具體示出)具有僅提供較小電流的能力。設(shè)計(jì)這種電路結(jié)構(gòu)是為了最大限度地減小功耗。
在通過將DRAM芯片置于非選擇狀態(tài)而使預(yù)充電MOSFETQ5和其它相關(guān)元件導(dǎo)通之前，讀出放大器SA停止作用。這時(shí)，互補(bǔ)位線B0T和B0B處于高阻狀態(tài)，保持高和低電位。隨著RAM被驅(qū)動(dòng)，在讀出放大器SA導(dǎo)通之前，預(yù)充電MOSFETQ5、Q45和Q46截止。在這種半預(yù)充電方案下，互補(bǔ)位線B0T和B0B的高和低電位簡(jiǎn)單地被短路，以確保低功耗。
根據(jù)上述的半預(yù)充電方案，在讀出放大器SA放大期間，互補(bǔ)位線B0T和B0B以普通方式以預(yù)充電電位為中心在高和低電位之間變化。結(jié)果，降低了耦合電容引起的噪聲電平。
讀出放大器SA具有與圖6所示相同的基于電容耦合進(jìn)行偏差補(bǔ)償?shù)碾娐方Y(jié)構(gòu)。與圖6的將單獨(dú)的MOSFET和電源開關(guān)MOSFET是集中地形成在一起的方案不同，讀出放大器SA具有與源極線NS相連的單獨(dú)的MOSFET的源極，同時(shí)具有電源開關(guān)MOSFET，其連接方式與在P溝道側(cè)相同。
在圖32的實(shí)例中，電源電壓VCL通過并聯(lián)的P溝道MOSFETQ12和Q13輸送，而電路地電壓VSS通過N溝道MOSFETQ10和Q11輸送。電源開關(guān)MOSFETQ10和Q11以及MOSFETQ12和Q13由接在同一存儲(chǔ)器矩陣的同一行中的單元讀出放大器USA共享。換句話說，同一存儲(chǔ)器矩陣的讀出放大器SA中的P溝道和N溝道MOSFET共同連接到兩種溝道類型的源極線PS和SN。
MOSFETQ10和Q11的柵極被饋送互補(bǔ)定時(shí)脈沖PN1和PP1，它們?cè)诠ぷ髦芷谥序?qū)動(dòng)讀出放大器SA。MOSFETQ11和Q13的柵極被饋送互補(bǔ)定時(shí)脈沖PN2和PP2，它們相對(duì)于定時(shí)脈沖PN1和PP1有一延遲。這樣，讀出放大器SA的工作分為兩步。
在第一步中，產(chǎn)生定時(shí)脈沖PN1和PP1，通過上述基于電容耦合的電壓對(duì)從存儲(chǔ)器單元讀出的一對(duì)數(shù)據(jù)線上的非常小的讀出電壓進(jìn)行放大，消除不希望的電平波動(dòng)。非常小的讀出電壓是通過對(duì)具有較小導(dǎo)電性的MOSFETQ10和Q12進(jìn)行限流提供的。在第二步中，由讀出放大器SA對(duì)互補(bǔ)數(shù)據(jù)線的電位差進(jìn)行放大以后，產(chǎn)生定時(shí)脈沖PN2和PP2。然后，具有較大導(dǎo)電性的MOSFETQ11和Q13導(dǎo)通。
當(dāng)MOSFETQ11和Q13導(dǎo)通以后，使讀出放大器SA較快地進(jìn)行放大。讀出放大器SA的兩步放大允許高速數(shù)據(jù)讀出，同時(shí)防止了互補(bǔ)位線上出現(xiàn)不希望的電平波動(dòng)。在上述兩步中，斷開的位線B0T和B0B通過開關(guān)MOSFET(未示出)再次被連接，實(shí)現(xiàn)對(duì)存儲(chǔ)單元的再一次寫入操作。位線重接方案不限于未示出的開關(guān)MOSFET。
在圖31中，X(即行)地址譯碼器包括由門電路G1至G4構(gòu)成的第一地址譯碼器電路，以及由單元電路UXDCR構(gòu)成的第二地址譯碼器電路，但不限于此。圖31實(shí)際上包括構(gòu)成第二地址譯碼器電路的單元電路UXDCR，以及構(gòu)成第一地址譯碼器電路的或門電路G1至G4。由于空間的原因，門電路G2和G3的參考符號(hào)予以省略。單元電路UXDCR為四根字線提供譯碼信號(hào)。
構(gòu)成第一X地址譯碼器的四個(gè)門電路G1至G4產(chǎn)生四個(gè)字線選擇定時(shí)信號(hào)φx0至φx3。這四個(gè)定時(shí)信號(hào)是通過將對(duì)應(yīng)于低階兩位地址信號(hào)的字線選擇信號(hào)X0B、X0T、X1B和X1T結(jié)合在一起產(chǎn)生的。字線選擇定時(shí)信號(hào)φx0至φx3通過傳輸門MOSFETQ20至Q23輸入至單元字線驅(qū)動(dòng)器電路UWD0至UWD3。
字線驅(qū)動(dòng)器WD(只畫出了單元電路UWD0)包括由P溝道MOSFETQ26和N溝道MOSFETQ27構(gòu)成的CMOS驅(qū)動(dòng)電路，以及接在CMOS驅(qū)動(dòng)電路的輸入端和工作電壓端VCH之間的P溝道MOSFETQ24和Q25。P溝道MOSFETQ24的柵極被饋送預(yù)充電信號(hào)wph，該信號(hào)的電平是經(jīng)電平反相電路反相的。P溝道MOSFETQ25的柵極被饋送從字線W0得到的驅(qū)動(dòng)輸出信號(hào)。
當(dāng)根據(jù)內(nèi)部下降電壓VCL產(chǎn)生的字線選擇定時(shí)信號(hào)φx0變?yōu)楦唠娢欢O(shè)置字線W0使其處于非選擇電位如地電位時(shí)，MOSFETQ25接收字線W0的低電位，將CMOS電路的輸入電位向上拉，使其等于高電壓VCH。由于CMOS電路的輸入電位被拉高，因此MOSFETQ26可靠地截止。這種電路結(jié)構(gòu)防止了在構(gòu)成CMOS驅(qū)動(dòng)電路的P溝道MOSFETQ26和Q27之間對(duì)應(yīng)于非選擇字線的直流電流的損耗。
在上述X地址譯碼器分成兩塊的地方，構(gòu)成第二X地址譯碼器電路的單元電路UXDCR的間隔與字線的間隔一致。結(jié)果，半導(dǎo)體襯底上的無用空間被減小到最低限度。
在字線的最邊緣和電路地電位之間接有開關(guān)MOSFETQ1至Q4。開關(guān)MOSFETQ1至Q4的柵極施加WC0至WC3，它們的相位與饋送至相應(yīng)的字線W0至W3的選擇信號(hào)的相位相反。這僅使對(duì)應(yīng)于被選擇的字線的開關(guān)MOSFET截止，而使其余的開關(guān)MOSFET導(dǎo)通。結(jié)果，防止了由于被選擇字線的耦合電容的增大使非選擇字線偶然提高到一個(gè)中間電位。
在圖32中，行(X)地址緩沖器R-ADB被一個(gè)定時(shí)信號(hào)(未示出)驅(qū)動(dòng)，該定時(shí)信號(hào)是由控制電路CONT(以后說明)根據(jù)從外部端子饋送的行地址選通脈沖信號(hào)RASB產(chǎn)生的。在其被驅(qū)動(dòng)狀態(tài)，行(X)地址緩沖器R-ADB得到并保持來自外部端子與行地址選通脈沖信號(hào)RASB同步的地址信號(hào)AX。同時(shí)，行(X)地址緩沖器R-ADB產(chǎn)生內(nèi)部補(bǔ)償?shù)刂沸盘?hào)ax，其電位根據(jù)下降的電壓VCL予以變換，并將該地址信號(hào)送至第一和第二行地址譯碼器。內(nèi)部補(bǔ)償?shù)刂沸盘?hào)ax由一對(duì)信號(hào)構(gòu)成，即對(duì)應(yīng)于從外部端子輸送的地址信號(hào)AX的同相信號(hào)和反相信號(hào)。
還是在圖32中，列(Y)地址緩沖器C-ADB被一個(gè)定時(shí)信號(hào)(未示出)驅(qū)動(dòng)，該定時(shí)信號(hào)是由控制電路CONT(以后說明)根據(jù)從外部端子饋送的列地址選通脈沖信號(hào)CASB產(chǎn)生的。在其被驅(qū)動(dòng)狀態(tài)，列(Y)地址緩沖器C-ADB得到并保持來自外部端子與列地址選通脈沖信號(hào)CASB同步的地址信號(hào)AY。同時(shí)，列(Y)地址緩沖器C-ADB產(chǎn)生內(nèi)部補(bǔ)償?shù)刂沸盘?hào)ay，其電位根據(jù)下降的電壓VCL予以變換，并將該地址信號(hào)送至列譯碼器CD。內(nèi)部補(bǔ)償?shù)刂沸盘?hào)ay由一對(duì)信號(hào)構(gòu)成，即對(duì)應(yīng)于從外部端子輸送的地址信號(hào)AY的同相信號(hào)和反相信號(hào)。在圖32中，行地址緩沖器R-ADB和列地址緩沖器C-ADB由全地址緩沖器R，C-ADB代表。
列譯碼器CD基本由與X地址譯碼器相似的地址譯碼器電路構(gòu)成。從列地址緩沖器C-ADB給出互補(bǔ)地址信號(hào)ay，列譯碼器CD對(duì)該信號(hào)進(jìn)行譯碼，并相應(yīng)地產(chǎn)生選擇信號(hào)，該信號(hào)與數(shù)據(jù)線選擇定時(shí)信號(hào)φy同步的分配給列開關(guān)CS。
列開關(guān)CW由N溝道MOSFETQ42和Q43構(gòu)成，有選擇地將互補(bǔ)位線B0T和B0B與互補(bǔ)公共I/O線CDT和CDB相連。MOSFETQ42和Q43的柵極被輸送來自列譯碼器CD的選擇信號(hào)。
在公共I/O線CDT和CDB之間的是構(gòu)成與上述類似的預(yù)充電電路的N溝道預(yù)充電MOSFETQ44。用預(yù)充電信號(hào)PCC控制MOSFETQ44。公共I/O線CDT和CDB與主放大器MA的一對(duì)I/O節(jié)點(diǎn)相連，主放大器MA的電路結(jié)構(gòu)與單元讀出放大器USA的類似。
主放大器MA的放大輸出信號(hào)經(jīng)過數(shù)據(jù)輸出緩沖器DOB由外部端子Dout送到外面。在讀出操作模式下，由定時(shí)信號(hào)r驅(qū)動(dòng)數(shù)據(jù)輸出緩沖器DOB。這時(shí)被驅(qū)動(dòng)的主放大器MA放大信號(hào)，并在該信號(hào)變換到對(duì)應(yīng)于外部電源電壓VCC的電位以后輸出至外部端子Dout。在寫入操作模式下，定時(shí)信號(hào)r使數(shù)據(jù)輸出緩沖器DOB的輸出端子Dout處于高阻狀態(tài)。
公共I/O線CDT和CDB與數(shù)據(jù)輸入緩沖器DIB的輸出端子相連。在寫入操作模式下，由定時(shí)信號(hào)w驅(qū)動(dòng)數(shù)據(jù)輸入緩沖器DIB。從外部端子Din得到的作為每一個(gè)寫入信號(hào)的互補(bǔ)寫入信號(hào)變換到對(duì)應(yīng)于內(nèi)部下降電壓VCL的電位。所得信號(hào)送至公共I/O線CDT和CDB，從而數(shù)據(jù)被寫入所選擇的存儲(chǔ)單元。在讀出操作模式下，定時(shí)信號(hào)w使數(shù)據(jù)輸入緩沖器DIB的輸出處于高阻狀態(tài)。
在圖33中，由控制電路CONT產(chǎn)生與上述不同的定時(shí)信號(hào)。這些主要的定時(shí)信號(hào)分布在由控制電路CONT為操作RAM而產(chǎn)生的定時(shí)信號(hào)之中。更具體地說，控制電路CONT在接收到來自外部端子的地址選通脈沖信號(hào)RASB和CASB以及寫入允許信號(hào)WEB時(shí)，產(chǎn)生各種定時(shí)脈沖。
參考符號(hào)REFC表示包括刷新地址計(jì)數(shù)器的自動(dòng)刷新電路。自動(dòng)刷新電路REFC以下述方式工作，但不限于此。當(dāng)用于接收地址選通脈沖信號(hào)RASB和CASB的邏輯電路在使行地址選通脈沖信號(hào)RASB的電位變低之前，使列地址選通脈沖信號(hào)CASB的電位變低，自動(dòng)刷新電路REFC識(shí)別刷新模式。然后，刷新電路REFC輸出一個(gè)刷新地址信號(hào)ax′，它是由地址計(jì)數(shù)器電路利用行地址選通脈沖信號(hào)RASB作為其時(shí)鐘信號(hào)產(chǎn)生的。
刷新地址信號(hào)ax′通過具有多路復(fù)用器功能的行地址緩沖器R-ADB向前傳送到行地址譯碼器電路。結(jié)果，在刷新模式下的刷新控制電路REFC產(chǎn)生一個(gè)控制信號(hào)(未示出)，用于變換地址緩沖器R-ADB。這通過選擇對(duì)應(yīng)于刷新地址信號(hào)ax′的一根字線啟動(dòng)一個(gè)刷新操作(RAS之前的CAS刷新)。
內(nèi)部降壓電路VCLG接收從外部端子饋送的例如5V的電源電壓VCC，并相應(yīng)地生產(chǎn)一個(gè)穩(wěn)定的內(nèi)部下降的電壓VCL，大約3.3V。內(nèi)部降壓電路VCHG接收一個(gè)源于內(nèi)部下降的穩(wěn)定的電壓VCL的脈沖信號(hào)，并相應(yīng)地產(chǎn)生一個(gè)為選擇字線所必需的上升的電壓。襯底電壓產(chǎn)生電路VBG當(dāng)收到每個(gè)穩(wěn)定的內(nèi)部下降的電壓VCL產(chǎn)生的脈沖信號(hào)時(shí)，產(chǎn)生一個(gè)加在襯底上的負(fù)偏壓-Vbb。應(yīng)該注意的是，這并沒有對(duì)襯底電壓產(chǎn)生電路VBG是如何工作的這一點(diǎn)進(jìn)行限制。
圖1是根據(jù)本發(fā)明采用讀出放大器的動(dòng)態(tài)RAM的芯片布局圖。本例的動(dòng)態(tài)RAM設(shè)計(jì)具有大約16兆位的存儲(chǔ)量。
存儲(chǔ)器矩陣被分成八塊，每塊大約2兆位。讀出放大器SA位于每?jī)蓧K之間?？偣蔡峁┝?，192個(gè)讀出放大器。行譯碼器RD和字驅(qū)動(dòng)器WD的兩側(cè)是兩對(duì)塊，并與讀出放大器的列垂直。兩列列譯碼器CD或一個(gè)列譯碼器CD和一個(gè)數(shù)據(jù)寄存器DR位于芯片的中央，并沿縱向排列。
在單個(gè)存儲(chǔ)器矩陣塊中，與讀出放大器SA相連的存儲(chǔ)單元NSA的數(shù)目為每根位線1，024。與每根字線相連的存儲(chǔ)單元NWD的數(shù)目為2，048。
在有1，024個(gè)之多的存儲(chǔ)單元與一根位線相連的地方，位線電容CB無規(guī)律地增大。由于電路集成度對(duì)存儲(chǔ)單元的大小的限制，所以讀出到位線的信號(hào)電平相應(yīng)地降低。
構(gòu)成每個(gè)讀出放大器的一對(duì)MOSFET的閾值電壓的偏差一般為50mV。這使得需要最小100mV的電壓作為在位線上讀出的信號(hào)電壓。這意味著在包括常規(guī)讀出放大器的地方，每根位線與最多256個(gè)存儲(chǔ)單元相連，如圖10所示。同樣，每根字線與最多大約1，024個(gè)存儲(chǔ)單元相連。結(jié)果，大部分半導(dǎo)體芯片(如圖10中的陰影所示)被讀出放大器占據(jù)。這已經(jīng)成為制造尺寸較小的芯片和/或電路集成度較高的芯片的主要障礙。
相反，根據(jù)本發(fā)明的讀出放大器補(bǔ)償了輸入偏差，即MOSFET的閾值電壓的偏差。如果工作余量與它們常規(guī)的對(duì)等物相同的話，那么本發(fā)明的讀出放大器使得每根位線上的信號(hào)電平可以低到50mV。這有可能使位線的寄生電容CB至少為存儲(chǔ)單元電容CS的20倍，相比之下在常規(guī)的方案中CB/CS比等于10。
當(dāng)CB/CS比等于20，位線電位等于3V時(shí)，讀出信號(hào)電平由下式給出3(V)×1/(20+1)×1/2＝71(mV)(1)同理，位線電位等于2.5V，信號(hào)電平大約等于60mV，位線電位等于2V，信號(hào)電平大約等于48mV，位線電位等于1.5V，信號(hào)電平大約等于36mV?？梢钥吹?，高達(dá)2.5V時(shí)讀出操作也是可能的，而操作速度不會(huì)低于常規(guī)電路。
如上所述由讀出放大器完成的輸入偏差補(bǔ)償使得能將與一根位線相連的存儲(chǔ)單元的數(shù)目提高到1，024，并且顯著地增加了與每根字線相連的存儲(chǔ)單元的數(shù)目。結(jié)果，就大小來說，圖1的半導(dǎo)體芯片大約為圖10的常規(guī)芯片的62%，而存儲(chǔ)量卻基本相同。對(duì)圖1的動(dòng)態(tài)RAM而言，存儲(chǔ)量大約為16兆位，存儲(chǔ)單元在襯底上的占有率至少為80%，相比之下，圖10的動(dòng)態(tài)RAM占大約50%。
不修改圖1的結(jié)構(gòu)，也能制造存儲(chǔ)量大約為32兆位的動(dòng)態(tài)RAM。在這種情況下，存儲(chǔ)單元NSA的數(shù)目不變，而NWD的數(shù)目上升到4，096。如果存儲(chǔ)單元占有率為80%，那么可以得到存儲(chǔ)量是圖10方案兩倍的動(dòng)態(tài)RAM，芯片表面只比常規(guī)存儲(chǔ)器增加大約25%。
當(dāng)用常規(guī)技術(shù)制造時(shí)，64兆位或64兆位以上的大容量動(dòng)態(tài)RAM將進(jìn)一步減少存儲(chǔ)單元在襯底上的占有率。在相同的設(shè)計(jì)標(biāo)準(zhǔn)下，大約64兆位、存儲(chǔ)單元占有率為45%的常規(guī)動(dòng)態(tài)RAM的芯片面積與大約128兆位、存儲(chǔ)單元占有率為90%的本發(fā)明的動(dòng)態(tài)RAM的芯片面積相同。
圖11是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的部分電路圖。圖11的實(shí)例采用對(duì)如圖2和3中的成對(duì)MOSFET的閾值電壓的偏差進(jìn)行補(bǔ)償?shù)淖x出放大器。其目的在于提高運(yùn)行速度，并使相關(guān)的工作穩(wěn)定。
圖11畫出了一個(gè)讀出放大器、一對(duì)互補(bǔ)位線和兩個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元與一根位線相連。一方面開關(guān)MOSFETQ3和Q4接在讀出放大器I/O節(jié)點(diǎn)BST和BSB之間，另一方面接在互補(bǔ)位線BT和BB。開關(guān)MOSFETQ3和Q4的柵極被饋送控制信號(hào)SC。通過P溝道電源開關(guān)MOSFETQ1和N溝道電源開關(guān)MOSFETQ2使讀出放大器開始進(jìn)行放大。電源開關(guān)MOSFETQ1和Q2的柵極被施加控制信號(hào)PP和PN。
應(yīng)該理解的是，讀出放大器具有運(yùn)行預(yù)充電和輔助預(yù)充電電路所需要的所有控制和定時(shí)信號(hào)，預(yù)充電和輔助預(yù)充電電路用來補(bǔ)償如圖2和3中那樣的成對(duì)MOSFET的閾值電壓的偏差。
圖12是包括在圖11中的讀出放大器的時(shí)序圖，表示讀出放大器是如何工作的。通過輔助預(yù)充電電路(未示出)進(jìn)行預(yù)充電，這時(shí)控制信號(hào)SC變?yōu)楦唠娢?，即讀出放大器與互補(bǔ)位線BT和BB相連。
當(dāng)所選擇的字線變?yōu)楦唠娢粫r(shí)，與所選擇的字線相連的存儲(chǔ)單元的開關(guān)MOSFET導(dǎo)通。這使所選擇的位線形成了非常低的電壓，該電壓對(duì)應(yīng)于由積累在存儲(chǔ)單元電容CS中的電荷和位線上的預(yù)充電電荷組成的電荷。
當(dāng)上述非常小的讀出信號(hào)輸入至讀出放大器的I/O節(jié)點(diǎn)BST和BSB時(shí)，控制信號(hào)SC變?yōu)榈碗娢?，使開關(guān)MOSFETQ3和Q4截止。在這種情況下，讀出放大器的控制信號(hào)PP變?yōu)榈碗娢?，而信?hào)PN變?yōu)楦唠娢?，使放大操作開始。由于讀出放大器的I/O節(jié)點(diǎn)BST和BSB的寄生電容保持很小，所以非常小的讀出信號(hào)很快地放大到高電平和低電平。
隨著I/O節(jié)點(diǎn)BST和BSB的電位放大為高和低電位，控制信號(hào)SC變?yōu)楦唠娢?，再次連接到位線BT和BB。當(dāng)具有大的寄生電容的位線BT和BB再次連接到讀出放大器時(shí)，除了讀出放大器的放大作用使位線BT和BB變?yōu)楦吆偷碗娢灰酝?，I/O節(jié)點(diǎn)BST和BSB將趨向于返回其起始狀態(tài)。
上述放大過程以高速對(duì)具有小的寄生電容的I/O節(jié)點(diǎn)BST和BSB的電位進(jìn)行放大，排除了各種不利影響。即非常小的讀出信號(hào)由讀出放大器進(jìn)行放大，排除了各種不利因素，如位線BT和BB上的噪聲，以及位線BT和BB之間的寄生電容的不平衡。
隨著成對(duì)MOSFET的閾值電壓的偏差得到補(bǔ)償，與位線連接的數(shù)目增加了的存儲(chǔ)單元的信號(hào)電平下降得到了補(bǔ)充。這保證了必要的工作余量，同時(shí)使可以與每根位線相連的存儲(chǔ)單元的數(shù)目增至最多。
圖13是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的芯片布局圖。在本例中，存儲(chǔ)器矩陣分成四塊。讀出放大器位于每個(gè)存儲(chǔ)器矩陣的中央，并縱向排列?；パa(bǔ)位線在位于中央的讀出放大器的兩側(cè)，但不限于此。即互補(bǔ)位線不在讀出放大器上折合，而是由此切割(即切割MOSFET)。
字線由位于芯片中央的行譯碼器RD選擇，但不限于此。每根位線很長(zhǎng)，因?yàn)樗c多達(dá)2，048個(gè)存儲(chǔ)單元相連。字線之間的小間隔增加了之間的寄生電容。出于兩個(gè)目的提供了將每根字線分成四等分的三個(gè)字清除電路防止由于耦合使非選擇的字線的電位升高到相鄰的被選擇的字線的電位，以及使字線快速?gòu)?fù)位。
提供了總共七個(gè)字線分路區(qū)域，用于最大限度地減小字線電阻，它們將包括字清除電路的每根字線分成八等分。這些字線分路區(qū)域由四根在每個(gè)存儲(chǔ)器矩陣塊上水平延伸的線表示。
在圖13的實(shí)例中，采用了特殊的方案來降低功耗。假定在正常的存儲(chǔ)器存取操作期間，只有一個(gè)存儲(chǔ)器矩陣被選擇。該方案的作用如下如果選擇了相對(duì)于讀出放大器的切割MOSFET外側(cè)的一根字線，那么切割MOSFET導(dǎo)通;如果選擇了切割MOSFET內(nèi)側(cè)的一根字線，那么切割MOSFET截止。這一方案使位線的寄生電容大約減小一半。結(jié)果，當(dāng)讀出放大器進(jìn)行放大時(shí)，充放電電流相應(yīng)地減小了。
為了減小刷新模式下的刷新周期的數(shù)目，需要同時(shí)選擇多根字線。這使得需要運(yùn)行的讀出放大器的數(shù)目增加。于是，動(dòng)態(tài)RAM的電流損耗由刷新模式下的電流損耗決定。在上述提供切割MOSFET的動(dòng)態(tài)RAM中，刷新模式下的兩個(gè)存儲(chǔ)器矩陣的字線可以通過以下的地址分配被同時(shí)選擇假定在圖13中，同時(shí)對(duì)半導(dǎo)體芯片左側(cè)的兩個(gè)存儲(chǔ)器矩陣進(jìn)行刷新。在上面的存儲(chǔ)器矩陣中，選擇了相對(duì)于讀出放大器的切割MOSFET外側(cè)的一根字線，如圖14(A)所示，而在下面的存儲(chǔ)器矩陣中，選擇了相對(duì)于讀出放大器的切割MOSFET內(nèi)側(cè)的字線，如圖14(B)所示。相反，如果在上面的存儲(chǔ)器矩陣中，選擇了切割MOSFET內(nèi)側(cè)的一根字線，那么在下面的存儲(chǔ)器矩陣中，選擇切割MOSFET外側(cè)的字線。同樣的情況也適用于在右側(cè)的兩個(gè)存儲(chǔ)器矩陣中進(jìn)行刷新。
當(dāng)在上面的存儲(chǔ)器矩陣中選擇了切割MOSFET外側(cè)的一根字線，而在下面的存儲(chǔ)器矩陣中選擇了切割MOSFET內(nèi)側(cè)的字線時(shí)，如圖14(A)和14(B)所示，上面的存儲(chǔ)器矩陣中的切割MOSFET導(dǎo)通，而下面的存儲(chǔ)器矩陣中的切割MOSFET截止。這一方案將下面的存儲(chǔ)器矩陣中的讀出放大器的電流損耗幾乎減小了一半。這使得刷新模式下的工作電流減小了四分之一。除了平分位線之外，切割MOSFET也可以將位線分成四等分或更多等分。當(dāng)增加了數(shù)目的切割MOSFET將所選擇的字線外側(cè)的位線斷開時(shí)，進(jìn)一步降低了功耗。
圖14(C)是表示圖13的動(dòng)態(tài)RAM在刷新模式下的工作狀況的時(shí)序圖。行地址選通脈沖信號(hào)RASB變?yōu)榈碗娢皇沟眠M(jìn)行刷新地址增值操作(RAS之前的CAS刷新)。如圖14(A)和14(B)所示，上面存儲(chǔ)器矩陣的控制信號(hào)CU保持在高電位，并且下面存儲(chǔ)器矩陣的控制信號(hào)CL變?yōu)榈碗娢灰院?，選擇字線WL。這使讀出放大器驅(qū)動(dòng)信號(hào)(未示出)去驅(qū)動(dòng)讀出放大器，使其進(jìn)入刷新操作，其中從所選擇的存儲(chǔ)單元讀出數(shù)據(jù)，放大讀出的信號(hào)，并向原來的存儲(chǔ)單元重新寫入該信號(hào)。
圖15是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的電路圖。在本例中，動(dòng)態(tài)RAM在刷新模式下工作，以固定順序選擇存儲(chǔ)單元。換句話說，在刷新模式下存儲(chǔ)單元是串行存取的，而在讀或?qū)懩Ｊ较麓鎯?chǔ)單元是隨機(jī)存取的。刷新模式的這一特點(diǎn)在減小讀出放大器的功耗方面是非常有利的。
參看圖15的實(shí)例，為了更好地理解本發(fā)明，下面將說明兩個(gè)存儲(chǔ)器塊(存儲(chǔ)器矩陣)。塊1中的讀出放大器的公共源極線PS1和NS1與P溝道和N溝道電源開關(guān)MOSFET相連，它們受控制信號(hào)PP1和PN1的控制。類似地，塊2中的讀出放大器的公共源極線PS2和NS2與P溝道和N溝道電源開關(guān)MOSFET相連，它們受控制信號(hào)PP2和PN2的控制。
為了說明方便起見，讀出放大器用CMOS鎖存器電路代表。在圖15的實(shí)例中，主要在兩種情況下出現(xiàn)信號(hào)電平下降當(dāng)大量的存儲(chǔ)單元與位線連接而使位線上的信號(hào)電平降低時(shí)，以及當(dāng)減小位線的高電平電壓(將在下面說明)即讀出放大器的工作電壓而使位線上的信號(hào)電平降低時(shí)。這需要有這樣一種功能來補(bǔ)償成對(duì)MOSFET的閾值電壓的偏差，如同前面實(shí)例中所說明的那樣。
公共源極線PS1、NS1、PS2和NS2接有與提供給存儲(chǔ)器矩陣的互補(bǔ)位線BLT和BLB類似的預(yù)充電電路。這些預(yù)充電電路被輸送半預(yù)充電電壓VCC/2，以及對(duì)應(yīng)于塊1和2的預(yù)充電信號(hào)PC1和PC2。
在圖15的兩個(gè)存儲(chǔ)器塊的實(shí)例中，P溝道開關(guān)MOSFETQP接在公共源極線PS1和PS2之間，而N溝道開關(guān)MOSFETQN接在公共源極線NS1和NS2之間。這些開關(guān)MOSFETQP和QN的柵極被饋送控制信號(hào)SCPB和SCPT，它們是根據(jù)地址信號(hào)從刷新控制電路產(chǎn)生的。
圖16是表示圖15的動(dòng)態(tài)RAM在刷新模式下工作狀態(tài)的時(shí)序圖。當(dāng)在行地址選通脈沖信號(hào)RASB之前列地址選通脈沖信號(hào)CASB變?yōu)榈碗娢粫r(shí)，進(jìn)入刷新模式(CBR刷新模式)。
信號(hào)RASB變?yōu)榈碗娢皇沟刂吩鲋挡僮鏖_始。在對(duì)塊1進(jìn)行刷新之前，預(yù)充電信號(hào)PC1變?yōu)榈碗娢唬诡A(yù)充電電路的MOSFET截止。這使塊1中的存儲(chǔ)器矩陣的互補(bǔ)位線BLT和BLB以及讀出放大器的公共源極線PS1和PN1處于高阻狀態(tài)。
當(dāng)通過對(duì)應(yīng)于塊1的X譯碼器XDEC和字線驅(qū)動(dòng)器DRIV選擇了一根字線WL時(shí)，數(shù)據(jù)從被選擇的存儲(chǔ)單元讀出，到達(dá)位線BLT和BLB。信號(hào)PP1和PN1驅(qū)動(dòng)對(duì)應(yīng)于塊1的讀出放大器。接下來放大在互補(bǔ)位線BLT和BLB之間讀出的非常小的信號(hào)，并將該信號(hào)放大到高和低的電位。
當(dāng)位線BLT和BLB的高和低的電位被重新寫入時(shí)，刷新存儲(chǔ)單元，已經(jīng)從中讀出了數(shù)據(jù)，并且它的電荷因此而丟失。通過讀出放大器的放大作用對(duì)讀出信號(hào)進(jìn)行了放大，得到了高和低的電位。
塊1的刷新操作完成以后，預(yù)充電信號(hào)PC保持低電位。當(dāng)信號(hào)RASB復(fù)位成高電位然后又再次變?yōu)榈碗娢粫r(shí)，進(jìn)行地址增值操作。這使得在塊2取代塊1被刷新之前，塊2的預(yù)充電信號(hào)PC2變?yōu)榈碗娢?。結(jié)果，塊2中的存儲(chǔ)器矩陣的互補(bǔ)位線BLT和BLB以及讀出放大器的公共源極線PS2和PN2處于高阻狀態(tài)。
當(dāng)通過對(duì)應(yīng)于塊2的X譯碼器XDEC和字線驅(qū)動(dòng)器DRIV選擇了一根字線WL時(shí)，數(shù)據(jù)從被選擇的存儲(chǔ)單元讀出，到達(dá)位線BLT和BLB。在對(duì)應(yīng)于塊1的讀出放大器被信號(hào)PP1和PN1驅(qū)動(dòng)之前，控制信號(hào)SCPB變?yōu)榈碗娢?，而SCPT變?yōu)楦唠娢?，使開關(guān)MOSFETQP和QN導(dǎo)通。這接下來使公共源極線PS1和PS2以及NS1和NS2短路。
由于前面的刷新操作，公共源極線PS1和NS1已經(jīng)處于高阻狀態(tài)，同時(shí)高和低電位保持不變。于是上述短路狀態(tài)使工作電流流入塊2的讀出放大器，由此實(shí)現(xiàn)初始放大。這之后，信號(hào)SCPB變?yōu)楦唠娢?，而SCPT變?yōu)榈碗娢?，使開關(guān)MOSFETQP和QN截止。信號(hào)PP2和PN2驅(qū)動(dòng)對(duì)應(yīng)于塊2的讀出放大器。這最終使通過上述放大作用而已經(jīng)升高到中間電位的位線的電位變成高和低電位。
塊2的刷新操作完成以后，預(yù)充電信號(hào)PC2保持低電位。當(dāng)信號(hào)RASB復(fù)位成高電位然后又再次變?yōu)榈碗娢粫r(shí)，進(jìn)行地址增值操作。這使得在塊1取代塊2被刷新之前，塊1的預(yù)充電信號(hào)PC2暫時(shí)變?yōu)楦唠娢?，?duì)與位線BLB和BLT互補(bǔ)的公共源極線PS1和NS1進(jìn)行一半預(yù)充電。當(dāng)預(yù)充電完成時(shí)，信號(hào)PC1變?yōu)榈碗娢?。結(jié)果，塊1中的存儲(chǔ)器矩陣的互補(bǔ)位線BLT和BLB以及讀出放大器的公共源極線PS2和PN2處于高阻狀態(tài)，由此保持預(yù)充電電位。預(yù)充電操作使通過連接公共源極線PS2和NS2產(chǎn)生的中間高和低電位短路，這形成半預(yù)充電電壓，如VCC/2。
當(dāng)通過對(duì)應(yīng)于塊1的X譯碼器XDEC和字線驅(qū)動(dòng)器DRIV選擇了一根字線WL時(shí)，數(shù)據(jù)從被選擇的存儲(chǔ)單元讀出，到達(dá)位線BLT和BLB。在對(duì)應(yīng)于塊1的讀出放大器被信號(hào)PP1和PN1驅(qū)動(dòng)之前，控制信號(hào)SCPB變?yōu)榈碗娢?，而SCPT變?yōu)楦唠娢唬归_關(guān)MOSFETQP和QN導(dǎo)通。這使公共源極線PS1和PS2以及NS1和NS2短路。
由于前面的塊2的刷新操作，公共源極線PS2和NS2已經(jīng)處于高阻狀態(tài)，同時(shí)高和低電位保持不變。上述短路狀態(tài)使工作電流流入塊1的讀出放大器，由此實(shí)現(xiàn)初始放大。這之后，信號(hào)SCPB變?yōu)楦唠娢?，而SCPT變?yōu)榈碗娢?，使開關(guān)MOSFETQP和QN截止。信號(hào)PP1和PN1驅(qū)動(dòng)對(duì)應(yīng)于塊2的讀出放大器。這最終使通過上述放大作用而已經(jīng)升高到中間電位的位線的電位變成高和低電位。
以相同的方式，塊1和2交替地刷新。除了刷新周期的第一地址以外，每個(gè)地址利用積累在讀出放大器的公共源極線上的電荷對(duì)應(yīng)于被刷新的前一個(gè)地址而被刷新，該電荷作為讀出放大器的放大電流一部分。這一方案將讀出放大器的電流損耗大約減小了一半。
在本例中，兩個(gè)存儲(chǔ)器塊交替被刷新。然而這不是對(duì)本發(fā)明的限制。另外，如圖13所示，存儲(chǔ)器矩陣被分成四部分，在這四個(gè)存儲(chǔ)器矩陣塊之間可以以循環(huán)方式對(duì)地址進(jìn)行刷新，并且可以相應(yīng)地連接公共源極線。在這種情況下，可以得到更多的電荷(即更大的電流)用于將要被刷新的讀出放大器的初始放大。這進(jìn)一步減小了讀出放大器中的電流。
作為另一方案，可以將圖13和15的實(shí)例結(jié)合起來使用。在圖13中的四個(gè)存儲(chǔ)器矩陣塊中，根據(jù)圖13的方案，上和下存儲(chǔ)器矩陣塊對(duì)被刷新;根據(jù)圖15的方案，右和左存儲(chǔ)器矩陣塊對(duì)被刷新。即當(dāng)左側(cè)的兩個(gè)存儲(chǔ)器矩陣塊被同時(shí)刷新時(shí)，在位線切割MOSFET的控制下，減小了刷新電流;當(dāng)右側(cè)的兩個(gè)存儲(chǔ)器矩陣塊被刷新時(shí)，左側(cè)讀出放大器的公共源極線的電荷被用作右側(cè)讀出放大器的工作電流，右側(cè)的讀出放大器將通過短路公共源極線開始進(jìn)行放大。這時(shí)，位線電容被兩個(gè)右側(cè)存儲(chǔ)器矩陣塊中的一個(gè)的切割MOSFET減小一半。
再回到左側(cè)的兩個(gè)存儲(chǔ)器矩陣塊中，位線電容被切割MOSFET減小一半，并且右側(cè)讀出放大器的公共源極線的電荷被用作左側(cè)讀出放大器的工作電流，左側(cè)的讀出放大器將通過短路公共源極線開始進(jìn)行放大。這之后，重復(fù)同樣的過程，因此刷新電流急劇減小。
圖17是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的簡(jiǎn)略框圖。在圖17的實(shí)例中，包括在存儲(chǔ)器矩陣中的讀出放大器對(duì)如圖2那樣的成對(duì)MOSFET的閾值電壓的偏差進(jìn)行補(bǔ)償。這些讀出放大器的靈敏度很高，僅需要很低的信號(hào)電平就能工作。在圖17的方案中，讀出放大器的這一特點(diǎn)在實(shí)現(xiàn)大容量存儲(chǔ)和減小相關(guān)的功耗方面是非常有利的。
當(dāng)施加到位電位的高電位象2.5V那樣低時(shí)，存儲(chǔ)在電容器中的電荷相應(yīng)地減少，這又降低了讀出信號(hào)的電平。然而，從功耗的觀點(diǎn)來看這種現(xiàn)象是有利的，因?yàn)槲浑娢坏男盘?hào)幅度的減小導(dǎo)致了充放電電流的下降。其結(jié)果降低了功耗。
在圖17的實(shí)例中，動(dòng)態(tài)RAM被分成兩個(gè)主要部分存儲(chǔ)器矩陣和包括地址選擇電路的外電路。從外部來的電源電壓VCC未加改變地送至外電路，而存儲(chǔ)器矩陣被饋送電源電壓VDL，這是利用降壓電路將原來的電源電壓降低后得到的。例如，如果從外部端子VCCE輸送的電源電壓VCC為5V，那么存儲(chǔ)器矩陣采用的降低了的電壓VDL為3V或2.5V。如果從外部端子VCCE輸送的電源電壓VCC低到3V，那么存儲(chǔ)器矩陣采用的降低了的電壓VDL為2V到1.5V。
圖18是包括在圖17中的降壓電路的特性圖。當(dāng)從外部輸送的電源電壓VCCE等于或高于預(yù)定電壓時(shí)，降壓電路提供一個(gè)恒定的電壓。當(dāng)電源電壓VCCE升高，仍舊高于一定的值時(shí)，降低的電壓也相應(yīng)地升高。正是在上述得到的恒定電壓范圍內(nèi)才為存儲(chǔ)器矩陣建立了正常的工作區(qū)。
使降低的電壓VDL上升以便跟上增大的電源電壓VCCE是有其理由的，那就是降低的電壓VDL的升高對(duì)應(yīng)于老化或預(yù)燒試驗(yàn)，以便對(duì)存儲(chǔ)器矩陣加載，找出最開始的不合格產(chǎn)品。
圖19是包括在圖17中的降壓電路的典型電路圖。圖中電壓VREF作為基準(zhǔn)電壓，它是作為兩個(gè)P溝道MOSFETa和b的閾值電壓之差輸出的。不管電源電壓VCCE如何波動(dòng)，基準(zhǔn)電壓VREF都基本保持恒定。
電壓VL是通過用放大器電路對(duì)基準(zhǔn)電壓VREF放大一個(gè)預(yù)定的系數(shù)后得到的基準(zhǔn)電壓，所得到的基準(zhǔn)電壓對(duì)應(yīng)于要求的矩陣電壓。保險(xiǎn)絲裝置F1至F4用來將基準(zhǔn)電壓VL保持在所要求的幅度上，即使當(dāng)由于過程引起的偏差使基準(zhǔn)電壓VREF發(fā)生變化時(shí)。該電路中還裝有微調(diào)電路，用來熔斷任何保險(xiǎn)絲裝置F1至F4，以便控制放大系數(shù)。
當(dāng)電源電壓VCCE升高到預(yù)定電壓之上時(shí)，即當(dāng)提供一個(gè)用于預(yù)燒試驗(yàn)?zāi)康牡募虞d電壓時(shí)，基準(zhǔn)電壓VRFBI相對(duì)于電源電壓VCCE從P溝道MOSFET的閾值電壓VTH下降四級(jí)以后，便被輸出。當(dāng)電壓VRFBI高于通過放大器電路被放大一個(gè)預(yù)定的系數(shù)后得到的電壓VL時(shí)，電壓VL自動(dòng)地被緊跟電壓VRFBI的加載電壓所代替。
電壓VDL是由阻抗變換緩沖器輸出的，該緩沖器通過參照電壓VL提供一個(gè)等于電壓VL的低阻抗電源。為了降低功耗，阻抗變換緩沖器包括一個(gè)工作阻抗變換緩沖器和一個(gè)備用阻抗變換緩沖器。工作阻抗變換緩沖器由信號(hào)LD控制，而備用阻抗變換緩沖器由信號(hào)LS控制。
當(dāng)信號(hào)RASB變?yōu)榈碗娢唤邮盏礁唠娢坏男盘?hào)R3時(shí)，信號(hào)LD變?yōu)楦唠娢?。信?hào)LD變?yōu)楦唠娢或?qū)動(dòng)工作阻抗變換緩沖器。在信號(hào)RASB變?yōu)楦唠娢坏膫溆脿顟B(tài)，由于信號(hào)R3和R3D變?yōu)榈碗娢灰约靶盘?hào)SA變?yōu)楦唠娢?，工作阻抗變換緩沖器停止工作，由此降低了功耗。
信號(hào)LS是一個(gè)專用試驗(yàn)?zāi)Ｊ叫盘?hào)，當(dāng)信號(hào)VE處于低電位時(shí)，LS以正常模式保持在高電位。在信號(hào)LS處于高電位時(shí)，它使備用阻抗變換緩沖器工作。在試驗(yàn)?zāi)Ｊ较滦盘?hào)VE變?yōu)楦唠娢?，信?hào)LS變?yōu)榈碗娢?，使備用阻抗變換緩沖器停止工作。同時(shí)，信號(hào)VEH變?yōu)楦唠娢?，使由箭頭c表示的P溝道MOSFET導(dǎo)通。這使得內(nèi)部降低的電壓VDL直接與電源電壓VCCE相連。該試驗(yàn)?zāi)Ｊ揭彩沁@樣一種模式，其中存儲(chǔ)器矩陣的電源電壓VDL等于外電路的電源電壓VCCE。
信號(hào)SA和信號(hào)SB是用以下兩個(gè)信號(hào)產(chǎn)生的信號(hào)INT，它是當(dāng)檢測(cè)到電源接通后的一段預(yù)定時(shí)間內(nèi)的電源電壓VCCE時(shí)變?yōu)楦唠娢坏?，以及信?hào)WKB，它是當(dāng)檢測(cè)到襯底電位時(shí)變?yōu)楦唠娢坏?。信?hào)SA和SB作為初始信號(hào)使電壓VDL緩沖器(即阻抗變換緩沖器)在施加電源時(shí)進(jìn)入工作狀態(tài)，由此充電到存儲(chǔ)器矩陣工作所需的電位。
圖20是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的完整框圖。在圖20的實(shí)例中，為了獲得更高的電路集成度和更低的功耗，與位線和字線相連的存儲(chǔ)單元的數(shù)目增加了。此外，存儲(chǔ)器矩陣的工作電壓以所述方式降低了。這需要分配更多的時(shí)間，以用于選擇存儲(chǔ)單元和在位線上讀出數(shù)據(jù)(即需要更長(zhǎng)的存取時(shí)間)。
為了大大縮短存取時(shí)間，圖20的實(shí)例采用了所謂的頁內(nèi)串行存取模式。在該模式中，接收控制信號(hào)RASB、CASB、WEB和OEB的時(shí)鐘信號(hào)發(fā)生電路CLG輸出一個(gè)行地址緩沖器控制信號(hào)XL、一個(gè)列地址緩沖器控制信號(hào)YL、一個(gè)讀出放大器驅(qū)動(dòng)信號(hào)SE、一個(gè)讀/寫控制信號(hào)RW、一個(gè)數(shù)據(jù)輸入緩沖器控制信號(hào)DL和一個(gè)數(shù)據(jù)輸出緩沖器控制信號(hào)DOE。
當(dāng)信號(hào)RASB處于低電位時(shí)在頁內(nèi)串行存取模式下，信號(hào)CASB每觸發(fā)一次就產(chǎn)生一個(gè)串行時(shí)鐘信號(hào)CK。但并不限于此。這樣產(chǎn)生的串行時(shí)鐘信號(hào)CK串行計(jì)數(shù)器SC增值，該計(jì)數(shù)器是由列地址緩沖器CADB的輸出初始化的。因?yàn)樵诖写嫒∑陂g不需要從外部輸入地址，所以這一工作模式允許高速存取。
在圖20中，參考字符RADB代表行地址緩沖器，CADB代表列地址緩沖器，MA代表存儲(chǔ)器矩陣，SA代表讀出放大器，CD代表列譯碼器，RD代表行譯碼器，WD代表字驅(qū)動(dòng)器，MA代表主放大器，DOB代表數(shù)據(jù)輸出緩沖器，DIB代表數(shù)據(jù)輸入緩沖器，以及WA代表寫入放大器。
圖21是體現(xiàn)本發(fā)明的另一動(dòng)態(tài)RAM的完整框圖。圖21的實(shí)例是圖20的實(shí)例的變形，它包括接在列譯碼器CD和存儲(chǔ)器矩陣MA之間的數(shù)據(jù)寄存器DR。數(shù)據(jù)寄存器DR接收由讀出放大器SA放大的一頁數(shù)據(jù)(數(shù)據(jù)的一字行)。
提供數(shù)據(jù)寄存器DR需要去掉串行計(jì)數(shù)器SC。由信號(hào)SE啟動(dòng)的讀出放大器SA的放大操作之后，產(chǎn)生數(shù)據(jù)傳輸信號(hào)DT，該信號(hào)使一頁數(shù)據(jù)傳輸?shù)綌?shù)據(jù)寄存器RD中。接下來以高速進(jìn)行頁內(nèi)存取，數(shù)據(jù)寄存器DR用作高速緩沖存儲(chǔ)器。如果數(shù)據(jù)寄存器DR具有移位寄存器的功能，那么采用信號(hào)CASB每觸發(fā)一次就產(chǎn)生的串行時(shí)鐘信號(hào)CK可以進(jìn)行高速串行存取。
圖22是采用根據(jù)本發(fā)明的動(dòng)態(tài)RAM的存儲(chǔ)器的簡(jiǎn)略框圖。在與前面實(shí)例中16兆位動(dòng)態(tài)RAM相同的設(shè)計(jì)規(guī)則下，本發(fā)明的動(dòng)態(tài)RAM的電路集成度大約是以前的兩倍(芯片面積增加大約25%)。這提供了存儲(chǔ)量大約為32兆位的動(dòng)態(tài)RAM。
圖22的實(shí)例包括由ECC(誤差校正代碼)芯片和20個(gè)動(dòng)態(tài)RAM組成的存儲(chǔ)器卡。如果存儲(chǔ)器卡的大小相同，那么本例的存儲(chǔ)量為16兆位動(dòng)態(tài)RAM的兩倍。
采用ECC芯片使得能夠使用潛在的有故障的芯片，這降低了成本。這種電路結(jié)構(gòu)對(duì)由α射線引起的軟錯(cuò)誤有足夠的防范能力。
圖23是以圖22所示存儲(chǔ)器卡形式的動(dòng)態(tài)RAM結(jié)構(gòu)的側(cè)視圖。每一個(gè)的存儲(chǔ)量大約為32兆位的動(dòng)態(tài)RAM包括在TSOP包中，并裝在襯底的兩側(cè)，以便得到很高的電路集成度。
圖24是根據(jù)本發(fā)明的另一動(dòng)態(tài)RAM結(jié)構(gòu)的側(cè)視圖。該例包括兩個(gè)動(dòng)態(tài)RAM半導(dǎo)體芯片，每個(gè)的存儲(chǔ)量大約為32兆位，它們用LOC技術(shù)面對(duì)面地裝在SOJ包中。這樣形成的動(dòng)態(tài)RAM電路其中動(dòng)態(tài)RAM的存儲(chǔ)量大約為64兆位，設(shè)計(jì)規(guī)則是設(shè)計(jì)16兆位RAM時(shí)所用的。
圖25是根據(jù)本發(fā)明的動(dòng)態(tài)RAM中的存儲(chǔ)單元的器件結(jié)構(gòu)側(cè)視圖。在圖25中，參考號(hào)46代表由多晶硅層構(gòu)成的字線;48代表構(gòu)成電容器CS的積累電極;54代表作為電容器CS介質(zhì)的絕緣膜;49代表施加前面提到過的板極電壓VPL的板極電極;50代表由polycide構(gòu)成的位線;以及52代表構(gòu)成字線分路的鋁層。
存儲(chǔ)單元裝入一疊層結(jié)構(gòu)中。絕緣膜54通常由SiO2或Si3N4構(gòu)成。另外，絕緣膜54也可以是由Ta2O3構(gòu)成的增強(qiáng)的介質(zhì)膜，以便提高電容器CS的電容量。采用截止膜的目的是提高讀出電壓，該電壓在位線電容CB增加的情況下將有相對(duì)下降的趨勢(shì);當(dāng)電容器CS的尺寸減小或?yàn)榱烁叩碾娐芳啥扔写罅康拇鎯?chǔ)單元與每根位線相連時(shí)，位線電容CB增加。如果用增強(qiáng)的介質(zhì)膜作為絕緣膜，就簡(jiǎn)化了存儲(chǔ)單元的結(jié)構(gòu)。
使放大器MOSFETQ4和Q5基于電容耦合開始工作的電容器與構(gòu)成存儲(chǔ)單元部分的電容器CS具有相同的結(jié)構(gòu)，但不限于此。在這種情況下，放大器MOSFETQ4和Q5可以采取與用于地址選擇的構(gòu)成存儲(chǔ)單元部分的MOSFETQM相同的結(jié)構(gòu)。為了提高放大增益，放大器MOSFETQ4和Q5可以做得比存儲(chǔ)單元大。
如上所述，與存儲(chǔ)單元的結(jié)構(gòu)相同的MOSFETQM和電容器CS用來構(gòu)成放大器MOSFETQ4和接在源極的電容器。于是簡(jiǎn)單地增加對(duì)應(yīng)于電源開關(guān)的一個(gè)MOSFET或分離MOSFETQ8使得有可能比較容易地按照位線的間隔裝入讀出放大器。在這種情況下，如果用增強(qiáng)的介質(zhì)膜構(gòu)成電容器，那么就能得到大的電容量。這本身又使讀出放大器的耦合電容產(chǎn)生大的放大信號(hào)。
體現(xiàn)本發(fā)明的上述動(dòng)態(tài)RAM的主要優(yōu)點(diǎn)如下(1)通過采用補(bǔ)償成對(duì)MOSFET的特性偏差的讀出放大器，實(shí)現(xiàn)了電路的高集成度，位線的寄生電容至少是存儲(chǔ)單元的電容的20倍。
(2)通過新穎的結(jié)構(gòu)降低了功耗，其中與讀出放大器相連的位線被開關(guān)MOSFET平分。當(dāng)兩個(gè)存儲(chǔ)器矩陣的一個(gè)中選擇相對(duì)于開關(guān)MOSFET的讀出放大器外面與位線交叉的字線時(shí)，在另一個(gè)存儲(chǔ)器矩陣中就選擇在相對(duì)于開關(guān)MOSFET的讀出放大器一側(cè)與位線交叉的字線。這種電路結(jié)構(gòu)降低了功耗。
(3)通過采用另一方案進(jìn)一步降低了功耗，其中多個(gè)存儲(chǔ)器矩陣構(gòu)成一個(gè)存儲(chǔ)器矩陣組。電路中有互連公共源極線的開關(guān)MOSFET，讀出放大器與公共源極線相連。在每組多個(gè)存儲(chǔ)器矩陣中，刷新模式下每次選擇一根字線。在此模式下，互連公共源極線的開關(guān)MOSFET導(dǎo)通，使每個(gè)讀出放大器開始放大。隨著開關(guān)MOSFET截止，所給讀出放大器的電源開關(guān)MOSFET導(dǎo)通，使其進(jìn)行放大。這種電路結(jié)構(gòu)也降低了功耗。(4)如果根據(jù)不改變的16兆位動(dòng)態(tài)RAM的設(shè)計(jì)規(guī)則利用以上(1)中所述的特征，就能得到存儲(chǔ)量大約為32兆位的動(dòng)態(tài)RAM。
(5)以如下方式獲得高靈敏度的讀出放大器在構(gòu)成一個(gè)CMOS讀出放大器的兩種不同導(dǎo)電類型的兩個(gè)放大器MOSFET之間形成一個(gè)時(shí)間延遲。延遲時(shí)間不僅反映在讀出放大器的輸入偏差中，而且也反映在先起作用的MOSFET的閾值電壓偏差中。在讀出放大器的柵極和輸入端之間接有第一和第二開關(guān)MOSFET，在第一起作用的MOSFET的柵極和公共源極側(cè)之間接有第三和第四開關(guān)MOSFET。第一和第二開關(guān)MOSFET截止，而第三和第四開關(guān)MOSFET導(dǎo)通，向第一起作用的放大器MOSFET的公共源極側(cè)施加預(yù)充電電壓。預(yù)充電電壓是工作電壓的一半與第一和第二起作用的放大器MOSFET的閾值電壓之和。以該方式對(duì)位線進(jìn)行預(yù)充電。然后，第三和第四開關(guān)MOSFET截止，而第一和第二開關(guān)MOSFET導(dǎo)通，并且兩個(gè)輸入端中的一個(gè)被加上一個(gè)相對(duì)于預(yù)充電電壓來說非常低的電位。這驅(qū)動(dòng)第一起作用的放大器MOSFET進(jìn)行放大。然后，驅(qū)動(dòng)構(gòu)成CMOS讀出放大器部分的另一導(dǎo)電類型的第二起作用的放大器MOSFET。以這種方式補(bǔ)償讀出放大器的偏差，因此放大器將具有更高的靈敏度。
(6)還以如下方式獲得高靈敏度的讀出放大器在構(gòu)成一個(gè)CMOS讀出放大器的兩種不同導(dǎo)電類型的兩個(gè)放大器MOSFET之間形成一個(gè)時(shí)間延遲。延遲時(shí)間不僅反映在讀出放大器的輸入偏差中，而且也反映在先起作用的MOSFET的閾值電壓偏差中。在位線之間接有開關(guān)MOSFET。在第一起作用的放大器MOSFET基于電容耦合的初始放大期間，通過開關(guān)MOSFET使位線與讀出放大器斷開。這使得用小電容就能實(shí)現(xiàn)基于電容耦合的放大操作，由此補(bǔ)償了讀出放大器的偏差。最終的放大器具有很高的靈敏度。
(7)采用如上所述的輸入偏差得到補(bǔ)償?shù)淖x出放大器減小了芯片尺寸。當(dāng)采用這種讀出放大器時(shí)，與每根位線相連的存儲(chǔ)單元的數(shù)目增加了，因此顯著地提高了半導(dǎo)體芯片中存儲(chǔ)器的占有率。于是，對(duì)單位存儲(chǔ)量而言半導(dǎo)體芯片的尺寸減小了。
(8)本發(fā)明的動(dòng)態(tài)RAM能進(jìn)行高速寫入和讀出操作。采用如上所述的輸入偏差得到補(bǔ)償?shù)淖x出放大器使動(dòng)態(tài)RAM大大提高了在位線上讀出的信號(hào)電平。信號(hào)電平越高，對(duì)動(dòng)態(tài)RAM的存取就越快。
圖26是用于計(jì)算機(jī)系統(tǒng)的包括根據(jù)本發(fā)明的動(dòng)態(tài)RAM的存儲(chǔ)器板的部分略圖。存儲(chǔ)器板包括多個(gè)存儲(chǔ)器模塊。每個(gè)存儲(chǔ)器模塊包括多個(gè)封裝的本發(fā)明的DRAM。這些DRAM與存儲(chǔ)器模件的引線相連。
存儲(chǔ)器模件的連接部分將本發(fā)明的DRAM與計(jì)算機(jī)系統(tǒng)的地址或數(shù)據(jù)總線相連。存儲(chǔ)器模件的連接是通過將存儲(chǔ)器模件的連接部分插入計(jì)算機(jī)系統(tǒng)的存儲(chǔ)器安裝部分中的存儲(chǔ)器板的槽實(shí)現(xiàn)的。計(jì)算機(jī)系統(tǒng)等的存儲(chǔ)容量是由安裝在存儲(chǔ)器板上的DRAM，即包括在存儲(chǔ)器模件中的DRAM的數(shù)目決定的。
圖27是包括根據(jù)本發(fā)明的動(dòng)態(tài)RAM的DRAM系統(tǒng)的部分略圖。該系統(tǒng)包括由上述本發(fā)明的DRAM構(gòu)成的DRAMIC矩陣、CPU(中央處理機(jī))和將部件與CPU相連的接口電路I/F。
下面說明在DRAM系統(tǒng)和CPU之間進(jìn)行交換的I/O信號(hào)。由CPU產(chǎn)生的地址信號(hào)A0-Ak用來選擇DRAM中的地址。刷新指令信號(hào)REFGRNT是控制信號(hào)，它使存儲(chǔ)在DRAM中的數(shù)據(jù)被刷新。寫允許信號(hào)WEB是控制信號(hào)，它使數(shù)據(jù)寫入DRAM和從中讀出。存儲(chǔ)器開始信號(hào)MS產(chǎn)生時(shí)開始在DRAM上進(jìn)行存儲(chǔ)操作。I/O數(shù)據(jù)D1-DB在CPU和DRAM之間的數(shù)據(jù)總線上進(jìn)行交換。刷新請(qǐng)求信號(hào)REFREQ是控制信號(hào)，它請(qǐng)求對(duì)存儲(chǔ)在DRAM中的數(shù)據(jù)進(jìn)行刷新。
在接口電路I/F中，行地址接收器RAR接收源于CPU發(fā)出的地址信號(hào)A0-k的地址信號(hào)部分A0-Ai，并將接收的地址信號(hào)部分轉(zhuǎn)換成一個(gè)地址信號(hào)，其時(shí)序是根據(jù)本發(fā)明的DRAM的工作進(jìn)行編排的。列地址接收器CAR接收源于地址信號(hào)A0-Ak的地址信號(hào)部分Ai+1至Aj，并將接收的地址信號(hào)部分轉(zhuǎn)換成一個(gè)地址信號(hào)，其時(shí)序也是根據(jù)本發(fā)明的DRAM的工作進(jìn)行裝配的。地址接收器ADR接收源于地址信號(hào)A0-Ak的地址信號(hào)部分Ai+1至Ak，并將接收的地址信號(hào)部分轉(zhuǎn)換成一個(gè)地址信號(hào)，其時(shí)序也是根據(jù)本發(fā)明的DRAM的運(yùn)行進(jìn)行裝配的。
譯碼器DCR輸出一個(gè)芯片選擇控制信號(hào)(CS1-CSm)，用于選擇本發(fā)明的DRAM芯片。RAS控制電路RAS-CONT根據(jù)本發(fā)明DRAM的工作裝配的時(shí)序輸出一個(gè)芯片選擇信號(hào)和一個(gè)行地址接收信號(hào)。地址多路轉(zhuǎn)接器ADMPX根據(jù)時(shí)間序列將地址信號(hào)部分A0-Ai和Ai+1至Aj進(jìn)行多路轉(zhuǎn)接，以便輸出到DRAM。數(shù)據(jù)總線驅(qū)動(dòng)器DBD接收寫允許信號(hào)WEB，并在CPU和DRAM之間相應(yīng)地變換數(shù)據(jù)輸入和輸出。另一控制電路CONT輸出信號(hào)，以控制地址多路轉(zhuǎn)接器ADMPX、RAS控制電路RAS-CONT、數(shù)據(jù)總線驅(qū)動(dòng)器DBD和DRAM。
地址信號(hào)在DRAM系統(tǒng)中是這樣工作的由CPU輸出的地址信號(hào)A0-Ak首先在內(nèi)部被分成兩個(gè)功能部分，A0-Aj和Aj+1至Ak。地址信號(hào)部分A0-Aj用作對(duì)構(gòu)成本發(fā)明的每個(gè)DRAM芯片的存儲(chǔ)器矩陣的行和列進(jìn)行尋址的地址信號(hào)。地址信號(hào)部分A0-Ai用來選擇DRAMIC芯片矩陣中的一行，而地址信號(hào)部分Ai+1至Aj用來選擇同一IC芯片矩陣中的一列。
DRAM系統(tǒng)中的電路是這樣工作的地址信號(hào)部分A0-Ai和Ak+1至Aj分別通過行地址接收器RAR和列地址接收器CAR被送至地址多路轉(zhuǎn)接器ADMPX。當(dāng)信號(hào)RASbB達(dá)到一預(yù)定電平時(shí)，地址多路轉(zhuǎn)接器ADMPX產(chǎn)生行地址信號(hào)部分A0-Ai，輸出至DRAM的地址端子。這時(shí)，列地址信號(hào)部分Ai+1至Aj被阻止從地址多路轉(zhuǎn)接器ADMPX中送出。
當(dāng)信號(hào)RASbB電位反相時(shí)，地址多路轉(zhuǎn)接器ADMPX發(fā)出列地址信號(hào)部分Ai+1至Aj，以便輸出到地址端子。這時(shí)，行地址信號(hào)部分A0-Ai被阻止離開地址多路轉(zhuǎn)接器ADMPX。
以這種方式，地址信號(hào)部分A0-Ai和Ai+1至Aj根據(jù)時(shí)間序列被施加到DRAM的地址端子。芯片選擇信號(hào)Aj+1至Ak由譯碼器DCR譯碼，主要用來選擇DRAM芯片。然后經(jīng)譯碼的芯片選擇信號(hào)被轉(zhuǎn)換成芯片選擇控制信號(hào)CS1-CSm，并用作芯片選擇信號(hào)和行地址接收信號(hào)。
DRAM芯片給定行的地址以如下方式設(shè)定行地址信號(hào)部分A0-Ai被施加到所有DRAMIC芯片的所有地址端子。假定當(dāng)信號(hào)RAS1B至RASmB中的一個(gè)信號(hào)(例如RAS1B)達(dá)到一預(yù)定電平時(shí)，則選擇上部的所有B個(gè)IC。這種情況下，在信號(hào)RAS1B送至IC芯片(IC11、IC12、……IC1B)中存儲(chǔ)器矩陣的行地址之前，施加行地址部分A0-Ai。在信號(hào)RAS1B之前施加行地址部分A0-Ai，因?yàn)槿绻盘?hào)次序顛倒，則除行地址信號(hào)外的信號(hào)將會(huì)無意中被接收。
然后，將列地址信號(hào)部分Ai+1至Aj施加到所有的DRAM芯片的所有地址端子。當(dāng)相對(duì)于信號(hào)RAS1B有一延遲的信號(hào)CASB達(dá)到預(yù)定電平時(shí)，列地址信號(hào)部分Ai+1至Aj被輸入至上部的B個(gè)IC芯片中的存儲(chǔ)器矩陣的列地址。出于上述同樣的理由，在信號(hào)CASB之前輸入列地址信號(hào)部分Ai+1至Aj。信號(hào)CASB用來表示是設(shè)置了行地址信號(hào)部分A0-Aj，還是設(shè)置了列地址信號(hào)部分Ai+1至Aj。
將上述信號(hào)的工作過程結(jié)合在一起，以確定本發(fā)明DRAM上部的B個(gè)芯片中的地址。除上部的B個(gè)芯片外的DRAMIC不被選擇，因?yàn)樾盘?hào)RAS2B-RASmB的電平與信號(hào)RAS1B相反。
下面說明數(shù)據(jù)是如何寫入上述確定的地址以及從中讀出的。數(shù)據(jù)寫操作或數(shù)據(jù)讀操作都是由信號(hào)WEB電平的高或低來決定的。當(dāng)信號(hào)WEB電位保持在預(yù)定電平時(shí)，進(jìn)行數(shù)據(jù)寫操作。將來自CPU的數(shù)據(jù)DI1-DIB寫入建立起來的地址。
當(dāng)信號(hào)WEB處于相反電平時(shí)，進(jìn)行數(shù)據(jù)讀操作，從已經(jīng)寫入數(shù)據(jù)的地址中輸出B位數(shù)據(jù)Do1-DoB?？刂齐娐稢ONT從CPU中接收命令信號(hào)如REFGRNT、WEB和MS，并輸出信號(hào)CASB、RASaB、RASbB和WEB。這樣輸出的控制信號(hào)以下述方式工作信號(hào)CASB用來表示向每個(gè)DRAM芯片是發(fā)送了行地址信號(hào)部分A0-Ai，還是發(fā)送了列地址信號(hào)部分Ai+1至Aj。信號(hào)CASB還用來使IC芯片列地址信號(hào)被接收。
信號(hào)RASaB使信號(hào)CS1-CSm在適當(dāng)?shù)臅r(shí)間被送至DRAM的IC芯片矩陣中。信號(hào)WEB用來確定數(shù)據(jù)是寫入DRAMIC芯片中的給定存儲(chǔ)器單元，還是從中讀出。信號(hào)RASbB是開關(guān)定時(shí)信號(hào)，它使地址多路轉(zhuǎn)接器ADMPX將行地址信號(hào)部分A0-Ai和列地址信號(hào)部分Ai+1至Aj轉(zhuǎn)換成經(jīng)多路轉(zhuǎn)換的時(shí)間序列信號(hào)。在信號(hào)RASbB的電位變換以后，輸出信號(hào)RASaB，因此行地址信號(hào)部分A0-Ai從地址多路轉(zhuǎn)接器ADMPX輸出，然后有選擇地提供一個(gè)RASB信號(hào)(SASB1-SASBm)。
下面將說明信號(hào)WEB和數(shù)據(jù)總線驅(qū)動(dòng)器DBD之間的關(guān)系。信號(hào)WEB由控制電路CONT輸出，并施加到DRAM和數(shù)據(jù)總線驅(qū)動(dòng)器DBD。當(dāng)信號(hào)WEB處于高電位時(shí)，選擇讀出模式。在這種模式下，數(shù)據(jù)從DRAM中輸出，并經(jīng)數(shù)據(jù)總線驅(qū)動(dòng)器DBD送至CPU。這時(shí)，信號(hào)WEB阻止輸入數(shù)據(jù)輸入進(jìn)DRAM。當(dāng)信號(hào)WEB處于低電位時(shí)，選擇寫入模式。在寫入模式下，CPU通過數(shù)據(jù)總線驅(qū)動(dòng)器DBD向DRAM的數(shù)據(jù)輸入端施加輸入數(shù)據(jù)，因此數(shù)據(jù)將被寫入指定的地址。在這種情況下，信號(hào)WEB阻止DRAM的輸出數(shù)據(jù)從數(shù)據(jù)總線驅(qū)動(dòng)器DBD輸出。
圖28是包括根據(jù)本發(fā)明的動(dòng)態(tài)RAM的計(jì)算機(jī)系統(tǒng)的部分略圖。該計(jì)算機(jī)系統(tǒng)包括總線、CPU(中央處理機(jī))、外電路控制器、DRAM、DRAM控制器、作為備份存儲(chǔ)器的SRAM、備份奇偶?jí)K、備份奇偶控制器、程序存儲(chǔ)ROM以及顯示塊。
外電路控制器與外部存儲(chǔ)器和鍵盤KB相連。顯示塊包括視頻RAM(VRAM)。顯示塊與作為輸出設(shè)備的顯示單元相連，顯示存儲(chǔ)在VRAM中的信息。電源塊為計(jì)算機(jī)系統(tǒng)內(nèi)的電路提供電源。CPU產(chǎn)生控制信號(hào)，用來根據(jù)各自的工作時(shí)序控制各個(gè)存儲(chǔ)器。雖然本例顯示了將本發(fā)明用于作為主存儲(chǔ)器的DRAM，但是如果顯示塊的VRAM是一個(gè)多端口VRAM，那么本發(fā)明也可以用于VRAM的隨機(jī)存取塊。
圖29是包括作為主存儲(chǔ)器的本發(fā)明的動(dòng)態(tài)RAM的個(gè)人計(jì)算機(jī)系統(tǒng)的外觀。計(jì)算機(jī)系統(tǒng)包括軟盤驅(qū)動(dòng)器FDD、由作為主存儲(chǔ)器的DRAM構(gòu)成的文件存儲(chǔ)器FILEM、以及由電池支持的SRAM。輸入塊包括鍵盤KB和顯示單元DP。軟盤FD插入軟盤驅(qū)動(dòng)器FDD中。當(dāng)這些部件就位時(shí)，系統(tǒng)作為桌面型個(gè)人計(jì)算機(jī)運(yùn)行，它在軟盤FD(用作軟件)和文件存儲(chǔ)器FILEM(用作硬件)中存儲(chǔ)信息。雖然圖29的實(shí)例將本發(fā)明用于桌面型個(gè)人計(jì)算機(jī)，但是本發(fā)明也可以用于筆記本式個(gè)人計(jì)算機(jī)。此外，作為輔助功能的軟盤驅(qū)動(dòng)器不對(duì)本發(fā)明構(gòu)成限制。
圖30是包括作為主存儲(chǔ)器的本發(fā)明的動(dòng)態(tài)RAM的個(gè)人計(jì)算機(jī)系統(tǒng)的功能塊圖。該個(gè)人計(jì)算機(jī)包括作為數(shù)據(jù)處理器的CPU(中央處理機(jī))、裝入系統(tǒng)的I/O總線、總線單元、用于對(duì)諸如主存儲(chǔ)器和擴(kuò)展存儲(chǔ)器的高速存儲(chǔ)器進(jìn)行存取的存儲(chǔ)器控制單元、作為主存儲(chǔ)器的DRAM、存儲(chǔ)基本控制程序的ROM、以及連有鍵盤的鍵盤控制器KBDC。
顯示適配器與I/O總線相連。顯示電源與顯示適配器相連。I/O總線還和并行口接口、軟盤驅(qū)動(dòng)器FDD、以及HDD緩沖器控制器相連，硬盤驅(qū)動(dòng)器HDD連到HDD緩沖器控制器上。
擴(kuò)展RAM以及作為主存儲(chǔ)器的DRAM通過總線連到存儲(chǔ)器控制單元。該個(gè)人計(jì)算機(jī)系統(tǒng)按以下方式工作當(dāng)接通電源系統(tǒng)開始工作時(shí)，CPU先通過I/O總線訪問ROM，以便進(jìn)行初始診斷和初始化。然后從輔助存儲(chǔ)器中向作為主存儲(chǔ)器的DRAM裝入系統(tǒng)程序。
CPU通過I/O總線訪問HDD控制器。系統(tǒng)程序裝入后，CPU根據(jù)用戶的請(qǐng)求執(zhí)行處理。用戶通過使用鍵盤控制器KBDC和顯示適配器繼續(xù)進(jìn)行I/O操作。當(dāng)需要時(shí)，可以使用與并行和串行口的接口相連的I/O設(shè)備。如果作為系統(tǒng)主存儲(chǔ)器的DRAM不能提供足夠的存儲(chǔ)量，那么可以用擴(kuò)充RAM來補(bǔ)充。硬盤驅(qū)動(dòng)器HDD可以被基于快速存儲(chǔ)器的快速文件存儲(chǔ)器所代替。根據(jù)本發(fā)明的DRAM并不限于用作主存儲(chǔ)器;它也可以作為擴(kuò)充RAM或輔助存儲(chǔ)器。
當(dāng)本發(fā)明的DRAM裝入諸如上述的一種信息處理系統(tǒng)中時(shí)，由于DRAM所具有各種特征可以使系統(tǒng)的體積減小、性能提高，其特征為電路的集成度高，存儲(chǔ)器容量大，運(yùn)行速度快，以及功耗低。
雖然以上描述包括了許多細(xì)節(jié)，但它們不應(yīng)看作是對(duì)本發(fā)明的范圍的限制，而僅僅是作為本發(fā)明的最佳實(shí)施例提出的。例如，如果需要可以改變動(dòng)態(tài)RAM的結(jié)構(gòu)。這是可能的，因?yàn)樽x出放大器的數(shù)目和與位線連接的存儲(chǔ)單元的數(shù)目可以根據(jù)讀出放大器的性能和電容器的電容量加以改變。此外，可以用各種方式實(shí)現(xiàn)補(bǔ)償讀出放大器中成對(duì)MOSFET的閾值電壓偏差的電路。
本發(fā)明主要用于DRAM和包括DRAM的信息處理系統(tǒng)。當(dāng)建立起上述DRAM的基本結(jié)構(gòu)時(shí)，其外電路可以以各種形式安排。輸入和輸出電路位于芯片的中央，并用LOC技術(shù)連接。
除了上述大容量存儲(chǔ)器的DRAM以外，本發(fā)明還可以用于各種半導(dǎo)體集成電路器件，這些器件是由大規(guī)模邏輯門電路和存儲(chǔ)器電路的不同組合形成的。雖然以上對(duì)本發(fā)明的描述主要集中在大容量存儲(chǔ)器DRAM上(這恰恰是本發(fā)明人的專長(zhǎng))，但是本發(fā)明不限于DRAM。本發(fā)明還可以用于其它存儲(chǔ)器電路，例如需要高靈敏度讀出放大器的ROM。
為了概括已經(jīng)說明的內(nèi)容，現(xiàn)將本發(fā)明的主要優(yōu)點(diǎn)陳述如下通過采用對(duì)成對(duì)MOSFET的特性偏差進(jìn)行補(bǔ)償?shù)淖x出放大器，實(shí)現(xiàn)了電路的高集成度，位線的寄生電容至少是存儲(chǔ)單元的電容的20倍。
通過新穎的結(jié)構(gòu)降低了功耗，其中與讀出放大器相連的位線被開關(guān)MOSFET平分。當(dāng)兩個(gè)存儲(chǔ)器矩陣的一個(gè)中選擇相對(duì)于開關(guān)MOSFET讀出放大器外面與位線交叉的字線時(shí)，在另一個(gè)存儲(chǔ)器矩陣中就選擇在相對(duì)于開關(guān)MOSFET讀出放大器一側(cè)與位線交叉的字線。這種電路結(jié)構(gòu)降低了功耗。
通過采用另一方案進(jìn)一步降低了功耗，其中多個(gè)存儲(chǔ)器矩陣構(gòu)成一個(gè)存儲(chǔ)器矩陣組。電路中有互連公共源極線的開關(guān)MOSFET，讀出放大器與公共源極線相連。在每組多個(gè)存儲(chǔ)器矩陣中，刷新模式下每次選擇一根字線。在此模式下，互連公共源極線的開關(guān)MOSFET導(dǎo)通，使每個(gè)讀出放大器開始放大。隨著開關(guān)MOSFET截止，所給讀出放大器的電源開關(guān)MOSFET導(dǎo)通，使其進(jìn)行放大。這種電路結(jié)構(gòu)也降低了功耗。
當(dāng)信息處理系統(tǒng)采用上述類型的動(dòng)態(tài)RAM作為存儲(chǔ)器時(shí)，其性能顯著地提高了，而體積卻下降了。
此外，以如下方式獲得高靈敏度的讀出放大器在構(gòu)成一個(gè)CMOS讀出放大器的兩種不同導(dǎo)電類型的兩個(gè)放大器MOSFET之間形成一個(gè)時(shí)間延遲。延遲時(shí)間不僅反映在讀出放大器的輸入偏差中，而且也反映在先起作用的MOSFET的閾值電壓偏差中。在讀出放大器的柵極和輸入端之間接有第一和第二開關(guān)MOSFET，在第一起作用的MOSFET的柵極和公共源極側(cè)之間接有第三和第四開關(guān)MOSFET。第一和第二開關(guān)MOSFET截止，而第三和第四開關(guān)MOSFET導(dǎo)通，向第一起作用的放大器MOSFET的公共源極側(cè)施加預(yù)充電電壓。預(yù)充電電壓是工作電壓的一半與第一和第二起作用的放大器MOSFET的閾值電壓之和。以該方式對(duì)位線進(jìn)行預(yù)充電。然后，第三和第四開關(guān)MOSFET截止，而第一和第二開關(guān)MOSFET導(dǎo)通，并且兩個(gè)輸入端中的一個(gè)被加上一個(gè)相對(duì)于預(yù)充電電壓來說非常低的電位。這驅(qū)動(dòng)第一起作用的放大器MOSFET進(jìn)行放大。然后，驅(qū)動(dòng)構(gòu)成CMOS讀出放大器部分的另一導(dǎo)電類型的第二起作用的放大器MOSFET。以這種方式補(bǔ)償讀出放大器的偏差，因此放大器將具有更高的靈敏度。
還以如下方式獲得高靈敏度的讀出放大器在構(gòu)成一個(gè)CMOS讀出放大器的兩種不同導(dǎo)電類型的兩個(gè)放大器MOSFET之間形成一個(gè)時(shí)間延遲。延遲時(shí)間不僅反映在讀出放大器的輸入偏差中，而且也反映在先起作用的MOSFET的閾值電壓偏差中。在位線之間接有開關(guān)MOSFET。在第一起作用的放大器MOSFET基于電容耦合的初始放大期間，通過開關(guān)MOSFET使位線與讀出放大器斷開。這使得用小電容就能實(shí)現(xiàn)基于電容耦合的放大操作，由此補(bǔ)償了讀出放大器的偏差。最終的放大器具有很高的靈敏度。
權(quán)利要求
1.一種動(dòng)態(tài)RAM，包括一對(duì)互補(bǔ)位線，與所述互補(bǔ)位線對(duì)相連的多個(gè)動(dòng)態(tài)存儲(chǔ)單元，以及與所述互補(bǔ)位線對(duì)相連、用于檢測(cè)所述互補(bǔ)位線對(duì)之間的電位差的讀出放大器；其中所述讀出放大器包括分別與所述互補(bǔ)位線對(duì)相連的一對(duì)MOSFET，其中所述動(dòng)態(tài)RAM進(jìn)一步包括補(bǔ)償所述MOSFET對(duì)之間的閾值差的補(bǔ)償裝置。
2.根據(jù)權(quán)利要求1的動(dòng)態(tài)RAM，其中所述的互補(bǔ)位線對(duì)與至少1，024個(gè)動(dòng)態(tài)存儲(chǔ)單元相連。
3.根據(jù)權(quán)利要求1的動(dòng)態(tài)RAM，其中所述MOSFET對(duì)包括具有源極-漏極通路和柵極的第一導(dǎo)電類型的第一MOSFET，所述源極-漏極通路的一端與所述互補(bǔ)位線對(duì)中的一根相連;以及具有源極-漏極通路和柵極的第二導(dǎo)電類型的第二MOSFET，所述源極-漏極通路的一端與所述互補(bǔ)位線對(duì)中的另一根相連;以及其中所述讀出放大器包括第一開關(guān)MOSFET，用于將所述一根互補(bǔ)位線與所述第二MOSFET的所述柵極相連;第二開關(guān)MOSFET，用于將所述另一根互補(bǔ)位線與所述第一MOSFET的所述柵極相連;第三開關(guān)MOSFET，用于將所述第一MOSFET的所述源極-漏極通路的另一端與所述第一MOSFET的所述柵極相連;第四開關(guān)MOSFET，用于將所述第二MOSFET的所述源極-漏極通路的另一端與所述第二MOSFET的所述柵極相連;具有源極-漏極通路和柵極的第二導(dǎo)電類型的第三MOSFET，所述源極-漏極通路的一端與所述另一根互補(bǔ)位線相連，所述柵極與所述一根互補(bǔ)位線相連;具有源極-漏極通路和柵極的第二導(dǎo)電類型的第四MOSFET，所述源極-漏極通路的一端與所述一根互補(bǔ)位線相連，所述柵極與所述另一根互補(bǔ)位線相連;所述第一導(dǎo)電類型的電源開關(guān)MOSFET，與所述第一MOSFET的所述源極-漏極通路的另一端以及與所述第二MOSFET的所述源極-漏極通路的另一端相連，所述第一導(dǎo)電類型的所述電源MOSFET向所述第一MOSFET的所述源極-漏極通路的另一端以及向所述第二MOSFET的所述源極-漏極通路的另一端施加第一電壓;所述第二導(dǎo)電類型的電源開關(guān)MOSFET，與所述第三MOSFET的所述源極-漏極通路的另一端以及與所述第四MOSFET的所述源極-漏極通路的另一端相連，所述第二導(dǎo)電類型的所述電源MOSFET向所述第三MOSFET的所述源極-漏極通路的另一端以及向所述第四MOSFET的所述源極-漏極通路的另一端施加第二電壓;與所述第一MOSFET的所述源極-漏極通路的另一端以及與所述第二MOSFET的所述源極-漏極通路的另一端相連的預(yù)充電MOSFET，所述預(yù)充電MOSFET向所述第一MOSFET的所述源極-漏極通路的另一端以及向所述第二MOSFET的所述源極-漏極通路的另一端施加所述第二電壓。
4.根據(jù)權(quán)利要求3的動(dòng)態(tài)RAM，進(jìn)一步包括用于實(shí)現(xiàn)第一周期的裝置該周期中，所述電源開關(guān)MOSFET截止，所述預(yù)充電MOSFET導(dǎo)通，所述第一和所述第二開關(guān)MOSFET截止，以及所述第三和所述第四開關(guān)MOSFET導(dǎo)通，以便用預(yù)定電壓對(duì)所述互補(bǔ)位線對(duì)進(jìn)行預(yù)充電;用于實(shí)現(xiàn)第二周期裝置該周期中，所述電源開關(guān)MOSFET截止，所述預(yù)充電MOSFET導(dǎo)通，所述第一和所述第二開關(guān)MOSFET導(dǎo)通，所述第三和所述第四開關(guān)MOSFET截止，以及與所述互補(bǔ)位線對(duì)中的一根相連的所述動(dòng)態(tài)存儲(chǔ)器單元中的一個(gè)向那根互補(bǔ)位線提供一個(gè)讀信號(hào);以及用于實(shí)現(xiàn)第三周期裝置該周期中，所述電源開關(guān)MOSFET導(dǎo)通，所述預(yù)充電MOSFET截止，所述第一和所述第二開關(guān)MOSFET導(dǎo)通，以及所述第三和所述第四開關(guān)MOSFET截止，以便驅(qū)動(dòng)所述第一和所述第二MOSFET。
5.根據(jù)權(quán)利要求4的動(dòng)態(tài)RAM，其中所述第一至所述第四開關(guān)MOSFET以及所述第一和所述第二MOSFET中的每一個(gè)就導(dǎo)電類型來說是N溝道MOSFET，并且其中所述第三和所述第四MOSFET中的每一個(gè)就導(dǎo)電類型來說是P溝道MOSFET。
6.根據(jù)權(quán)利要求1的動(dòng)態(tài)RAM，其中所述讀出放大器包括第一和第二輸入端子;具有源極-漏極通路和柵極的第一MOSFET，所述源極-漏極通路的一端與所述互補(bǔ)位線對(duì)中的一根相連，所述柵極與另一根互補(bǔ)位線相連;具有源極-漏極通路和柵極的第二MOSFET，所述源極-漏極通路的一端與所述另一根互補(bǔ)位線相連，所述柵極與所述一根互補(bǔ)位線相連;具有第一和第二電極的第一電容裝置，所述第一電極與所述第一MOSFET的所述源極-漏極通路的另一端相連，所述第二電極被施加一個(gè)預(yù)定電壓;具有第三和第四電極的第二電容裝置，所述第三電極與所述第二MOSFET的所述源極-漏極通路的另一端相連，所述第四電極被施加所述的預(yù)定電壓;向所述互補(bǔ)位線對(duì)施加預(yù)定預(yù)充電電壓的預(yù)充電裝置;以及與所述第一和所述第二MOSFET的所述源極-漏極通路的另一端相連以便向所述源極-漏極通路的所述另一端施加一個(gè)驅(qū)動(dòng)電壓的電源開關(guān)裝置。
7.根據(jù)權(quán)利要求6的動(dòng)態(tài)RAM，進(jìn)一步包括具有源極-漏極通路和柵極的第一開關(guān)MOSFET，所述源極-漏極通路連接在所述第一輸入端子和所述一根互補(bǔ)位線之間;以及具有源極-漏極通路和柵極的第二開關(guān)MOSFET，所述源極-漏極通路連接在所述第二輸入端子和所述另一根互補(bǔ)位線之間;其中所述動(dòng)態(tài)RAM包括用于實(shí)現(xiàn)第一周期的裝置該周期中，驅(qū)動(dòng)所述預(yù)充電裝置，向所述第一電容裝置的所述第二電極以及向所述第二電容裝置的所述第四電極輸送所述預(yù)定電壓;用盂實(shí)現(xiàn)第二周期裝置該周期中，與所述一根互補(bǔ)位線相連的存儲(chǔ)單元中的一個(gè)向那根位線施加一個(gè)讀信號(hào);用于實(shí)現(xiàn)第三周期裝置該周期中，所述第一和所述第二MOSFET截止，并且所述電源開關(guān)裝置導(dǎo)通;以及用于實(shí)現(xiàn)第四周期裝置該周期中，所述第一和所述第二開關(guān)MOSFET導(dǎo)通。
8.根據(jù)權(quán)利要求7的動(dòng)態(tài)RAM，進(jìn)一步包括降壓電路和地址選擇電路;其中所述降壓電路利用從形成所述動(dòng)態(tài)RAM的半導(dǎo)體集成電路以外接收的電源電壓產(chǎn)生所述預(yù)充電電壓，所述預(yù)充電電壓低于所述電源電壓。
9.一種包括許多對(duì)第一和第二存儲(chǔ)器矩陣的動(dòng)態(tài)RAM，每對(duì)存儲(chǔ)器矩陣包括一個(gè)開關(guān)MOSFET，用于斷開與讀出放大器相連的每根位線的中路，所述動(dòng)態(tài)RAM是這樣尋址的，以至如果所述第一存儲(chǔ)器矩陣中選擇了在相對(duì)于所述開關(guān)MOSFET的所述讀出放大器外面與位線交叉的字線，那么在所述第二存儲(chǔ)器矩陣中就選擇在相對(duì)于所述開關(guān)MOSFET的讀出放大器一側(cè)與位線交叉的字線;以及如果所述第一存儲(chǔ)器矩陣中選擇了在相對(duì)于所述開關(guān)MOSFET的所述讀出放大器一側(cè)與位線交叉的字線，那么在所述第二存儲(chǔ)器矩陣中就選擇在相對(duì)于所述開關(guān)MOSFET的讀出放大器外面與位線交叉的字線;其中對(duì)選擇了讀出放大器一側(cè)與位線交叉的字線的存儲(chǔ)器矩陣而言，所述開關(guān)MOSFET截止。
10.根據(jù)權(quán)利要求9的動(dòng)態(tài)RAM，進(jìn)一步包括許多存儲(chǔ)器矩陣組，每組存儲(chǔ)器矩陣包括一個(gè)開關(guān)MOSFET，用于互連與所述讀出放大器相連的公共源極線，其中在給定的存儲(chǔ)器矩陣組中以刷新模式順序選擇字線，并且其中與所述公共源極線相連的所述開關(guān)MOSFET導(dǎo)通，開始驅(qū)動(dòng)所述讀出放大器，所述開關(guān)MOSFET截止之后，所述讀出放大器的電源開關(guān)MOSFET導(dǎo)通，以便放大。
11.根據(jù)權(quán)利要求10的動(dòng)態(tài)RAM，其中所述讀出放大器的所述公共源極線接有短路開關(guān)MOSFET，它對(duì)處于非作用下的所述公共源極線短路。
12.一種采用動(dòng)態(tài)RAM作為存儲(chǔ)器的信息處理系統(tǒng)，動(dòng)態(tài)RAM包括許多對(duì)第一和第二存儲(chǔ)器矩陣，每對(duì)存儲(chǔ)器矩陣包括一個(gè)開關(guān)MOSFET，用于斷開與讀出放大器相連的每根位線的中路，所述動(dòng)態(tài)RAM是這樣尋址的，以至如果所述第一存儲(chǔ)器矩陣中選擇了在相對(duì)于所述開關(guān)MOSFET的所述讀出放大器外面與位線交叉的字線，那么在所述第二存儲(chǔ)器矩陣中就選擇在相對(duì)于所述開關(guān)MOSFET的讀出放大器一側(cè)與位線交叉的字線;以及如果所述第一存儲(chǔ)器矩陣中選擇了在相對(duì)于所述開關(guān)MOSFET的所述讀出放大器一側(cè)與位線交叉的字線，那么在所述第二存儲(chǔ)器矩陣中就選擇在相對(duì)于所述開關(guān)MOSFET的讀出放大器外面與位線交叉的字線;其中對(duì)選擇了讀出放大器一側(cè)與位線交叉的字線的存儲(chǔ)器矩陣而言，所述開關(guān)MOSFET截止。
13.一種采用動(dòng)態(tài)RAM作為存儲(chǔ)器的信息處理系統(tǒng)，包括讀出放大器，其中成對(duì)MOSFET的特性偏差得到補(bǔ)償，并且位線的寄生電容至少是存儲(chǔ)單元的電容的20倍，所述動(dòng)態(tài)RAM包括許多存儲(chǔ)器矩陣組，每組存儲(chǔ)器矩陣包括一個(gè)開關(guān)MOSFET，用于互連與所述讀出放大器相連的公共源極線，其中在給定的存儲(chǔ)器矩陣組中以刷新模式順序選擇字線，并且其中與所述公共源極線相連的所述開關(guān)MOSFET導(dǎo)通，開始驅(qū)動(dòng)所述讀出放大器，所述開關(guān)MOSFET截止之后，所述讀出放大器的電源開關(guān)MOSFET導(dǎo)通，以便放大。
14.一種動(dòng)態(tài)RAM，包括一對(duì)互補(bǔ)位線，與所述互補(bǔ)位線對(duì)相連的多個(gè)動(dòng)態(tài)存儲(chǔ)單元，以及與所述互補(bǔ)位線對(duì)相連、用于檢測(cè)所述互補(bǔ)位線對(duì)之間的電位差的讀出放大器;其中所述讀出放大器包括第一和第二MOSFET，所述第一MOSFET與所述互補(bǔ)位線對(duì)中的一根相連，并具有第一閾值，所述第二MOSFET與另一根互補(bǔ)位線相連，并具有第二閾值;其中所述第一MOSFET在所述互補(bǔ)位線對(duì)的預(yù)充電期間，放大所述另一根互補(bǔ)位線上的電壓，并根據(jù)所述第一閾值向所述一根互補(bǔ)位線輸送一個(gè)電壓;以及其中所述第二MOSFET在所述預(yù)充電期間，放大所述一根互補(bǔ)位線上的電壓，并根據(jù)所述第二閾值向所述另一根互補(bǔ)位線輸送一個(gè)電壓。
15.根據(jù)權(quán)利要求1的動(dòng)態(tài)RAM，其中所述互補(bǔ)位線對(duì)中的一根的寄生電容基本上至少是所述許多動(dòng)態(tài)存儲(chǔ)單元中的一個(gè)的電容的20倍。
全文摘要
一種采用對(duì)成對(duì)MOSFET特性偏差進(jìn)行補(bǔ)償?shù)淖x出放大器的動(dòng)態(tài)RAM，位線的寄生電容至少是存儲(chǔ)單元的電容的20倍。每根位線被開關(guān)MOSFET分成兩部分，需要時(shí)可以斷開。電路中提供了許多組存儲(chǔ)器矩陣，每一組包括一個(gè)開關(guān)MOSFET，用于互連與讀出放大器相連的公共源極線，因此在它們之間可以對(duì)公共源極線進(jìn)行循環(huán)充電。
文檔編號(hào)G11C11/4091GK1092898SQ9410057
公開日1994年9月28日 申請(qǐng)日期1994年1月24日 優(yōu)先權(quán)日1993年1月25日
發(fā)明者梶谷一彥, 高橋繼雄, 大一義, 中村正行, 大鳥浩, 松本哲郎, 河原尊之 申請(qǐng)人:株式會(huì)社日立制作所