專利名稱：多重i/o選擇存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，尤其涉及一種具有多重獨立可控數(shù)據(jù)通道的存儲器電路，以及帶有這種電路的存儲器模塊。
由于實現(xiàn)了更高的位密度和更小的單元設(shè)計，各種類型的越來越大的半導(dǎo)體存儲器正在制造出來。在1972年，人們致力于生產(chǎn)4K位動態(tài)隨機(jī)存取存儲器(DRAM)，到了1983年，已經(jīng)可以得到256K的器件。1987年，一兆位DRAM器件問世，到1990年，4兆位器件將廣泛銷售，并且，16兆位器件目前已處于設(shè)計階段。在90年代有可能制造出具有64兆位、256兆位甚至更高密度的存儲器電路。
盡管DRAM、靜態(tài)隨機(jī)存取存儲器(SRAM)和永久性存儲器的存儲密度迅速增大，在構(gòu)成以微機(jī)為基礎(chǔ)的系統(tǒng)時，人們?nèi)匀灰竽芴峁┚哂斜饶壳皢蝹€器件所能提供的更大的存儲容量。存儲器模塊對于滿足不斷增長的存儲器要求的問題提供了一種標(biāo)準(zhǔn)的解決方法。通常，一個存儲器模塊包括多個安裝在一共同基底上的分立存儲器件。例如，一256K的存儲器模塊可以由四個64K的DRAM構(gòu)成，形成一64K×4的存儲器，亦即，一具有四條I/O通道以儲存64K4比特字的合成存儲器。類似地，×8的模塊處理8比特的字，而×9的模塊容納一奇偶校驗位以及8個數(shù)據(jù)位。
用256K和1兆位器件可以形成具有更高密度的存儲器模塊。舉例來說，德克薩斯儀器公司制造的DRAM模塊TM024 EAD9用了9個一兆位DRAM，在一30管腳的單列直插式封裝(SIP)中提供了一個1，048，576×9的構(gòu)造。在這一模塊中，8個器件上的列地址選通(CAS)控制線共同連到同一控制管腳，為進(jìn)行×8的操作提供8根平行的數(shù)據(jù)線，而對存儲奇偶校驗位的第9個器件提供一單獨的CAS輸入。
在許多存儲器應(yīng)用中，通過對每個數(shù)據(jù)字進(jìn)行奇偶檢驗以保證數(shù)據(jù)準(zhǔn)確是很重要的。因而，模塊設(shè)計時常常引入附加的存儲電路，以存儲奇偶信息。對于更大字長，例如16位、32位或64位的數(shù)據(jù)I/O，可以使模塊結(jié)構(gòu)容納奇偶數(shù)據(jù)。一個例子是由德克薩斯儀器公司制造的DRAM模塊TM256 KBC36，它包括8個1兆位DRAM和4個256KDRAM，以給出一×36的結(jié)構(gòu)。該模塊的存儲深度，亦即能夠存儲在該模塊中的字的數(shù)量為256K。該結(jié)構(gòu)除了對36位字長提供256K的深度之外，還可以對較短的字提供更大的深度。也就是，TM256 KBC36是一種能夠存儲262，144個36位字、524，288個18位字或1，048，576個9位字的×36的模塊。
在

圖1中示意性地示出的TM256 KBC36構(gòu)造成一個帶有4組存儲器件的單列直插式組件。每組存儲器件包括兩個256K×4的DRAM和一個256K×1的DRAM，對8位數(shù)據(jù)和一奇偶校驗位提供256K的存儲深度。同一組中所有器件的CAS線都連到一共用的模塊控制管腳。因而，4個模塊控制管腳中的各個管腳與儲存在12個模塊器件的3個器件中的不同的9位數(shù)據(jù)組相關(guān)。這使得能夠?qū)?比特的整數(shù)倍長的字進(jìn)行讀/寫操作。
盡管諸如TM256 KBC36之類模塊提供了一種方便而靈活的手段來擴(kuò)展存儲密度，但是，眾所周知，與它的優(yōu)點連在一起的是該存儲器每比特的成本超過了分立器件每比特的成本。這些提高的成本中，一部分是形成具有多個集成電路器件的復(fù)雜電路所固有的。封裝和測試模塊的成本也與插件板上分立元件的數(shù)量成正比地增加。另外，開發(fā)和制造能容納大量集成電路的存儲器插件板也帶來很大的支出。具體地說，隨著模塊的重量、物理尺寸和功率的增大，使熱應(yīng)力和機(jī)械振動達(dá)到最小的設(shè)計費用變得更為昂貴。對于以上這些問題中的部分問題，減小模塊大小和降低制造成本的表面安裝技術(shù)只提供了部分解決方法。
鑒于這些因素，以及對更大的存儲器系統(tǒng)日益增大的要求，在本技術(shù)領(lǐng)域中人們期望進(jìn)一步減小存儲器模塊的物理尺寸和降低存儲器模塊每個比特的成本。
因此，本發(fā)明提供了一種結(jié)構(gòu)，通過這種結(jié)構(gòu)，給定數(shù)量的分立元件能夠形成一容量增大的存儲器模塊。本發(fā)明的一個目的在于減少存儲一給定字長的字所需要的分立存儲電路部件的數(shù)量。本發(fā)明的另一目的在于降低封裝和測試存儲器模塊的插件板級的成本。
在本發(fā)明的一種形式中，一存儲器模塊包括多個分立存儲器電路，每個安排成能提供一長度為4比特的整數(shù)倍的單獨的數(shù)據(jù)串。存儲器電路布置成提供長度等于各單個數(shù)據(jù)串長度之和的組合數(shù)據(jù)串，并且，每個電路有一根信號線連接成可以控制單個數(shù)據(jù)串的傳送。組合數(shù)據(jù)串的各個比特與一不同的數(shù)據(jù)管腳相連，以傳送一個數(shù)據(jù)，從模塊輸出。每根信號線連到一控制管腳，以接收外部信號，用來啟動來自存儲器電路之一的一個單獨數(shù)據(jù)串的傳送。
該模塊帶有一附加的存儲器電路，該電路包括多根附加的信號線和多根附加的數(shù)據(jù)線。附加信號線中的第一根線與第一個數(shù)據(jù)存儲器電路的信號線連在一起，而第二根附加信號線與第二個數(shù)據(jù)存儲器電路的信號線連在一起。當(dāng)存儲器電路之一傳送來一單獨的數(shù)據(jù)串時，該附加電路對此作出響應(yīng)，沿附加數(shù)據(jù)線之一傳送一位數(shù)據(jù)。
在本發(fā)明的一個較佳實施例中，該附加存儲器電路提供4位或更多位奇偶數(shù)據(jù)，每位奇偶數(shù)據(jù)與由一個或多個數(shù)據(jù)存儲電路提供的一個8位數(shù)據(jù)串相連。
聯(lián)系附圖參閱下面的詳細(xì)說明，可以最好地理解本發(fā)明，其中
圖1示出一已有技術(shù)的存儲器模塊;
圖2示出一半導(dǎo)體存儲器件，根據(jù)本發(fā)明，它包括多個CAS輸入;
圖3示出圖2器件的細(xì)節(jié);
圖4進(jìn)一步示出圖2器件的細(xì)節(jié);
圖5至圖9是時間圖，示出圖2器件在各種操作模式中控制信號與數(shù)據(jù)I/O之間的關(guān)系;
圖10是可用圖2器件組成的存儲器模塊的示意圖;
圖11是靜態(tài)列模式操作的時間圖。
除非另外注明，同一部件在不同附圖中采用相同的標(biāo)號和名稱。
授予瓦爾特等人并轉(zhuǎn)讓給德克薩斯儀器公司的美國專利第4，081，701號中概括地描述了動態(tài)隨機(jī)存取存儲器。由多個陣列構(gòu)成的高密度單片半導(dǎo)體存儲器件在本技術(shù)領(lǐng)域中是眾所周知的。例如授予平克漢姆的美國專利第4，636，986號，它也轉(zhuǎn)讓給了德克薩斯儀器公司，在此援引以供參考，該專利示出一種雙端口存儲器件，即隨機(jī)和串行存取端口存儲器件，供例如圖像RAM之用。通常，多重陣列中的各個陣列包括相同數(shù)量排列成行和列的有源存儲元件。地址數(shù)據(jù)串提供給共用的行和列譯碼器，以在各個陣列中同時訪問一個存儲器單元。分立的輸入/輸出緩沖器與各個陣列相連，用于將數(shù)據(jù)并行傳送到一外部源，或從外部源并行輸入數(shù)據(jù)。
已有人提出可以控制這種器件中各單個陣列的輸入，以有選擇地將數(shù)據(jù)寫入到少于所有具有相同地址的存儲器單元。對此，授予平克漢姆的美國專利第4，636，986號揭示了一種用于禁止數(shù)據(jù)傳送到被尋址的存儲器單元的寫入屏蔽電路，并且教導(dǎo)了如何制造位映象圖像顯示存儲器件，在這種器件中，可用一單獨的列地址選通信號控制對器件中各個陣列的數(shù)據(jù)的寫入。
過去，將數(shù)據(jù)限制為輸入到少于全部具有同一地址的存儲器單元的概念如果不是完全的話，至少也是大部分用于雙端口存儲器設(shè)計，因為在寫入圖像數(shù)據(jù)或提供增強(qiáng)的圖像能力時它顯示出特有的優(yōu)點。此外，雖然具有寫入屏蔽特點的器件在市場上已很普遍，但迄今不知道包括多根CAS控制線的圖像RAM設(shè)計是否在商業(yè)上引起了任何興趣?；蛟S，這是因為控制每個獨立的陣列需要一個附加的CAS信號管腳的緣故。
在本發(fā)明中，我們認(rèn)識到了，為存儲器件中每個陣列提供一獨立的列地址選通信號所提供的優(yōu)點，超過了將數(shù)據(jù)限制為輸入到少于全部有同一地址的存儲器單元所提供的優(yōu)點。
參見圖2，其中示出包括4個存儲器陣列塊的半導(dǎo)體存儲器件10的一個例子。該器件10具有所謂的1兆位容量，有220或1，048，576個存儲單元分布在4個陣列10a、10b、10c和10d中，每個陣列包含262，144個單元。每個陣列有512條行線。所有行線連到行譯碼器11a或11b上。(連到兩個行譯碼器11a或11b之一上)。每個行譯碼器通過行地址鎖存器13和連線14從地址輸入管腳12接收一9位行地址。一9位列地址也以時分多路復(fù)用方式加到輸入管腳12作為緩沖器15的輸入。8根數(shù)據(jù)輸入/輸出(I/O)線16位于陣列的中央。這些線16中的4根由一兩選一的多路轉(zhuǎn)換器17同時選出，進(jìn)行數(shù)據(jù)輸入或輸出。多路轉(zhuǎn)換器的輸出由4根I/O線通過緩沖器18a、18b、18c和18d，連接到數(shù)據(jù)I/O管腳DQ1、DQ2、DQ3和DQ4。多路轉(zhuǎn)換器17從一個列地址緩沖器15接收一位沿連線20傳來的列地址數(shù)據(jù)。
8根I/O線16中的兩根由I/O線21連到每個存儲器陣列塊。利用線25上來自緩沖器15的列地址中的4位列地址，在每個陣列塊中的16組16個中間輸出緩沖器24的每一組中進(jìn)行16選2的列選擇。對于陣列10a、10b、10c和10d中的每一個，有512個讀出放大器26，每個放大器連到一個陣列。每一列包括一對位線，每一位線有選擇地連到一定數(shù)量的位線段，這在轉(zhuǎn)讓給本發(fā)明的受讓人的美國專利第4，658，377號中有更詳細(xì)的描述。該專利在本申請中引為參考。每個緩沖器24耦合成根據(jù)在連線27上從緩沖器15接收到一位列地址信息從兩列中選出一列。
當(dāng)然，為了降低功率消耗和減少噪聲，陣列10a、10b、10c和10d可以進(jìn)一步分解，例如分成有附加譯碼的4個子陣列。數(shù)據(jù)I/O線16的數(shù)量也可以增加，預(yù)計連線16將增加到至少16根數(shù)據(jù)線，帶有一4選1的多路轉(zhuǎn)換器(代替多路轉(zhuǎn)換器17)，它接收兩位地址和提供4位數(shù)據(jù)I/O。
存儲器件10在輸入管腳28上接收一行地址選通(RAS)信號，并分別在管腳29a、29b、29c和29d上接收多個列地址選通信號CAS1、CAS2、CAS3、和CAS4。各個輸出緩沖器18a、18b、18c和18d分別被CAS1、CAS2、CAS3或CAS4輸入啟動，向一有關(guān)的DQ管腳傳送數(shù)據(jù)，或從該管腳接收數(shù)據(jù)。讀或?qū)懖僮鞯倪x擇由輸入到管腳30的一個讀/寫(R/W)控制信號控制。時鐘脈沖發(fā)生和控制電路31產(chǎn)生各種隨機(jī)存取操作所需的所有內(nèi)部時間脈沖和控制信號。
圖3較詳細(xì)地示出包含陣列10a、10b、10c和10d之一的一個陣列塊的I/O線16、第一和第二級中間輸出緩沖器22和24、以及讀出放大器26。16個中間輸出緩沖器22安排成以8個為一組(22-1…22-8和22-9…22-16)。每組的8個緩沖器22由連線21連到兩根I/O線16中的一根。
與每個緩沖器22-1至22-16相關(guān)的有一組16個緩沖器24。每個組24-1至24-16的16個緩沖器24耦接到一組32一個成對設(shè)置的讀出放大器26。
該陣列包括512根與位線33相交的行線34，和兩行空單元34a，空單元34a每一行以通常的方式與位線耦合，并能根據(jù)9位行地址中的一位由行譯碼器11a或11b選擇。每個讀出放大器26連到一對位線33，位線33可選擇地耦合到位線段，如美國專利第4，658，377號中描述的那樣。沿著連線27從緩沖器15傳來一位列地址，通過連線37將一組16對讀出放大器的每一對中兩個讀出放大器中的一個有選擇地連到16個緩沖器中的一個。
圖4給出了圖3所示電路的一部分，以更詳細(xì)地說明16個緩沖器24-1組與讀出放大器26之間的關(guān)系。每一讀出放大器26有兩根位線33，位線33以眾所周知的折疊位線結(jié)構(gòu)從讀出放大器延伸開去。行線34與位線33交叉，存儲單元設(shè)置在行線與位線段的交叉點上。每對讀出放大器26的多路轉(zhuǎn)換器42根據(jù)沿連線27傳來的一地址位的值選擇一個讀出放大器26，連接到緩沖器24。根據(jù)連線25上傳來的4位列地址，在任一時間，16個緩沖器24-1中只有一個緩沖器被選中，耦接到連線38和39。圖4示出的緩沖器22-1的選擇由在連線23上的3位數(shù)據(jù)給出的16選2的選擇所控制。緩沖器22-1的選擇將雙軌I/O線38和39耦接到該陣列的兩根單軌I/O線16中的一根。
請再次參見圖2。如上所述，各個存儲器陣列10a、10b、10c和10d共用一行譯碼器和一公用列譯碼器。一行地址和一相應(yīng)的行地址選通RAS信號驅(qū)動各個陣列中的被尋址行。每一CAS信號CAS1、CAS2、CAS3和CAS4驅(qū)動在相應(yīng)陣列10a、10b、10c或10d中的一被尋址列。如果沒有這一特點，所有4個陣列合用一個列譯碼器將要求同時對所有陣列10a、10b、10c和10d讀數(shù)據(jù)或?qū)憯?shù)據(jù)。通過對各個陣列10a、10b、10c和10d提供一獨立的CAS控制信號，就可以在任一DQ管腳與相應(yīng)的一個陣列10a、10b、10c和10d之間有選擇地傳輸數(shù)據(jù)。這種獨立的I/O操作允許器件10以下面將更充分描述的奇偶方式工作。
圖5至圖9分別示出了下列操作的時間關(guān)系讀出;寫入;初期寫入;讀出-寫入/讀出-修改-寫入;和頁面方式。雖然器件10可以用來提供其它功能，但這里聯(lián)系奇偶數(shù)據(jù)的傳送概括地討論上面這些操作，其中，4個獨立的CAS輸入管腳29a-29d提供對4個數(shù)據(jù)I/O管腳DQ1-DQ4的獨立的控制。有關(guān)管腳的名稱在圖5的符號表中均有說明。有關(guān)該實施例的進(jìn)一步的細(xì)節(jié)可以從先進(jìn)信息數(shù)據(jù)表部件號TM S44C260中找到，該數(shù)據(jù)表可以向德克薩斯儀器公司索取，公司地址德克薩斯州77001，休斯敦，郵政信箱1443，在此援引作為參考。
對于讀出或?qū)懭胫芷冢械刂锋i定在第一個在任一管腳29上變換到一邏輯低電平狀態(tài)的CAS信號的下降沿上。另外，每當(dāng)一個CAS信號變?yōu)榈碗娖剑鄳?yīng)的DQ管腳就被啟動，將與鎖定的地址相對應(yīng)的數(shù)據(jù)傳送到存儲器陣列10a-10d之一中或從存儲器中輸出數(shù)據(jù)。所有地址建立和參數(shù)保持都與CAS信號的第一個下降沿相聯(lián)系。延遲時間，亦即，從一CAS信號的下降沿到可得到“有效數(shù)據(jù)”之間的時間，是以從一CAS信號的下降沿到在相應(yīng)DQ管腳上出現(xiàn)數(shù)據(jù)的時間來量度的。
為了鎖定一個新的列地址，所有CAS管腳30必須提高到一邏輯高電平。列的預(yù)充電(precharge)時間，即參數(shù)tCP，是以從最后一個轉(zhuǎn)變?yōu)楦唠娖降腃AS信號到下一周期中第一個CAS信號的下降沿的時間來量度的。對于初期寫入周期，數(shù)據(jù)鎖定在CAS信號的第一個下降沿上。然后，只有與邏輯低電平CAS信號相對應(yīng)的DQ管腳才會將數(shù)據(jù)傳送到存儲器中。
頁面方式操作通過在選擇一系列隨機(jī)存取列地址時保持一個行地址而實現(xiàn)較短的存取時間。它排除了行地址建立和保持所需的時間，而在時分多路復(fù)用方式中就需要這種時間。與通常的頁面方式操作不同，器件10中的列地址緩沖器15在RAS的下降沿上被驅(qū)動。當(dāng)所有CAS管腳29都處于邏輯高電平狀態(tài)時，緩沖器15起到“透明”鎖存器或徑流(flow-through)鎖存器的作用。這個特點使得器件10比之于通常的頁面方式器件可以在較高的數(shù)據(jù)帶寬下工作。亦即，數(shù)據(jù)檢索在列地址變得有效之后立即開始，而不是在對應(yīng)的CAS信號變?yōu)榈碗娖胶箝_始。在滿足了行地址保持時間tRAH之后能立即提供有效的列地址。
為了對每個陣列10a-10d中262，144個存儲單元中的每一個進(jìn)行譯碼，需要18個地址位信息。9個行地址在管腳A0至A8上輸入，并與RAS信號鎖定。然后在管腳A0至A8上建立9個列地址位信息，并在第一CAS信號下降時鎖定在器件10上。RAS信號類似于芯片啟動信號，類似之處在于它驅(qū)動了讀出放大器以及行譯碼器11a和11b。當(dāng)某一個CAS信號變到邏輯低電平時，它起芯片選擇的作用，因為這種變換驅(qū)動了對應(yīng)的輸出緩沖器18。
輸出啟動信號G控制輸入緩沖器的阻抗。當(dāng)G為高電平時，緩沖器18將保持在高阻抗?fàn)顟B(tài)。在一正常的周期中將G變?yōu)榈碗娖剑瑢Ⅱ?qū)動輸出緩沖器18，使其處于低阻抗?fàn)顟B(tài)。要讓一有關(guān)的輸出緩沖器進(jìn)入低阻抗?fàn)顟B(tài)，RAS信號和一個CAS信號必須都進(jìn)入低電平。一緩沖器將保持在低阻抗?fàn)顟B(tài)，直到G或者相應(yīng)的CAS進(jìn)入邏輯高電平為止。
讀出和寫入操作由管腳30的寫入起動輸入W選擇。邏輯高電平選擇讀出方式，而邏輯低電平選擇寫入方式。當(dāng)選定讀出方式時，數(shù)據(jù)輸入被禁止。如果W在任一CAS輸入信號變換到邏輯低電平之前處于邏輯低電平狀態(tài)(初期寫入)，輸出管腳將保持在高阻抗?fàn)顟B(tài)，允許G接地時進(jìn)行寫入操作。
數(shù)據(jù)在寫入或讀出-修改-寫入周期中被寫入。為了起動一初期寫入周期，W在由一個或多個CAS信號轉(zhuǎn)為低電平之前進(jìn)入低電平。當(dāng)相應(yīng)的CAS信號變?yōu)榈碗娖綍r數(shù)據(jù)傳輸?shù)揭槐粚ぶ返拇鎯卧?，或從該單元傳送出來。在一延后的寫入周期或讀出-修改-寫入周期中，CAS信號已變換到邏輯低電平狀態(tài)。這樣，利用W向邏輯低電平的變換，數(shù)據(jù)將被選通進(jìn)存儲器。在延后的寫入周期中或在讀出-修改-寫入周期中，為了在將數(shù)據(jù)送到I/O線上之前將緩沖器18的輸出部分引入到高阻抗?fàn)顟B(tài)，G必須處于一邏輯高電平狀態(tài)。
圖10示出一個×36的存儲器模塊50，它包括器件10和8個256K×4(1兆位)的DRAM器件52。256×4器件10代替諸如圖1已有技術(shù)模塊中示出的4個256K×1DRAM裝置，用作為奇偶DRAM。模塊50的一個特點在于，所有器件10和52可以用一種相同的工藝技術(shù)制造，例如，它們有相同的密度，可以用同一種工藝技術(shù)制造。也就是說，因為器件10和52有相同的密度，所以，它們可以用同一代的技術(shù)制造。例如，器件10可以是TM S33C260部件，而每個器件52可以是TM S44C256部件，它們都可以從德克薩斯公司購得。相反，具有相同容量的已有技術(shù)×36的存儲器模塊用4個256K×1的DRAM器件形成，如圖1所示。從成本、性能和器件是否容易購得的角度來看，用同一代部件形成模塊50是有利的。
每一器件52有一個RAS輸入管腳、一CAS輸入管腳和4個數(shù)據(jù)管腳DQ1、DQ2、DQ3和DQ4。為了實現(xiàn)8位字的傳送，器件52組成器件對62、64、66和68，每一對的CAS輸入管腳連在一起。另外，器件10的4個CAS管腳29a-29d中的每一個與成對的器件52之一的連在一起的CAS管腳相連。在這個示范性的模塊50中，兩對器件52的RAS管腳連在一起。接收信號RAS0，而余下兩對器件52的RAS管腳連在一起，接收信號RAS2。另外，RAS0和RAS2輸入到一與非門70，與非門的輸出提供給器件10的RAS管腳28。
這種結(jié)構(gòu)使得器件10在RAS0器件對62和64被訪問時，和/或在RAS2器件對66和68被訪問時，能輸入/輸出數(shù)據(jù)。這樣，器件10就被一個適當(dāng)?shù)腞AS信號訪問。以便給每一個被傳送到或傳送出器件52的8位的字傳送一第9數(shù)據(jù)位。
用相同技術(shù)制造出來的器件組成所有模塊部件的另一個優(yōu)點是，最先進(jìn)的設(shè)計的特征(優(yōu)點)可以為所有模塊器件所共享。例如，圖1的256K×1器件可以是NMOS器件，而相應(yīng)的256K×4器件是CMOS器件。器件10除了具有4個CAS輸入之外，還可以具有對同一代的、帶有單個CAS輸入的器件52所具有的特有的優(yōu)點(特征)。這些特征(優(yōu)點)可以包括半字節(jié)(四位字節(jié))方式、靜態(tài)列方式或串行方式。
有了這個改進(jìn)，模塊可以用來提供一個或多個特殊的優(yōu)點，而在過去，因為不是所有器件都有該優(yōu)點，所以該優(yōu)點是不能實現(xiàn)的。例如，所有器件10和52可以在靜態(tài)列方式下工作，在該方式中，CAS信號保持在邏輯低電平狀態(tài)，地址信號被靜態(tài)地選通，如圖11的時間表中所示那樣，在德克薩斯儀器公司出版的TM S44C257部件(256K×4DRAM)的數(shù)據(jù)表中也討論了靜態(tài)列方式操作，在此援引作為參考。
這里雖然針對有4個CAS輸入的1兆位DRAM作了說明，但是，對于那些本技術(shù)領(lǐng)域中的熟練者來說，本發(fā)明的其它實施例是顯而易見的。易失性和永久性存儲器件可以構(gòu)造成有多個CAS輸入插腳來單獨控制各數(shù)據(jù)通道。盡管對于這里討論的特定的用途，4的整數(shù)倍個CAS輸入將是最有用的，但是，本發(fā)明不限于此。在具有多個CAS輸入的模塊中儲存的數(shù)據(jù)也不只限于奇偶數(shù)據(jù)。當(dāng)然，當(dāng)奇偶數(shù)據(jù)儲存在基于本發(fā)明的模塊中時，它就不必儲存在有多個CAS輸入管腳的專門的器件中。本發(fā)明的一個特征是提供了這樣一種器件結(jié)構(gòu)，這種器件結(jié)構(gòu)當(dāng)應(yīng)用于存儲器模塊時，導(dǎo)致一種方便和成本-效益良好的裝置來儲存長度為9位的整數(shù)倍的數(shù)據(jù)串。
根據(jù)本發(fā)明，可以用具有多個CAS輸入管腳的更大的器件，例如256K×8、1M×4、1M×8、16M×8等等器件構(gòu)成存儲器模塊?？梢杂靡粋€類似于器件10的256K×4的器件與8個類似于器件52的1兆位×4的器件一起構(gòu)成一個模塊。用多CAS輸入器件構(gòu)成的存儲器模塊可以構(gòu)造成具有32位、64位或者更寬的數(shù)據(jù)I/O。這種模塊也可以使之提供較小的字長。為了減少存取時間，器件可以構(gòu)造成數(shù)據(jù)塊，通過交錯(交叉)RAS0和RAS2信號，可以單獨地訪問各數(shù)據(jù)塊。
雖然這里描述了本發(fā)明的某些較佳實施例，但是，應(yīng)該認(rèn)識到，對本發(fā)明可作出許多其它變化，而不超出由隨后的權(quán)利要求所限定的本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種存儲器模塊，它由多個分立的存儲器電路構(gòu)成，用于滿足人們提出的要求提供比安置在其中的諸單個存儲器電路所提供的更高的存儲密度的要求，其特征在于，它包括多個分立的數(shù)據(jù)存儲器電路，每個電路組織成提供字長為4位的整數(shù)倍的單個數(shù)據(jù)串，所述多個電路安排成提供字長等于各單個數(shù)據(jù)串字長之和的組合數(shù)據(jù)串，每個電路包括一根信號線，它連接成控制各單個數(shù)據(jù)串的傳送；多個數(shù)據(jù)管腳，各個管腳與組合數(shù)據(jù)串所不同位相關(guān)，并連接成傳送單個數(shù)據(jù)串之一的、來自一個存儲器電路的數(shù)據(jù)以從所述模塊輸出該數(shù)據(jù)；多個控制管腳，每根信號線連接到一個控制管腳，以接收一個用于啟動來自一個存儲器電路的一個單獨數(shù)據(jù)串的傳送的外部信號；和一個附加的存儲器電路，它具有多根附加的信號和多根附加的數(shù)據(jù)線，其中，第一根附加信號線與第一個數(shù)據(jù)存儲器電路的信號線連在一起，當(dāng)一個單獨的數(shù)據(jù)串從第一存儲器電路傳出時，該附加信號線使所述附加電路對此作出響應(yīng)，沿著附加數(shù)據(jù)線之一傳送一位數(shù)據(jù)；第二根附加信號線與第二個數(shù)據(jù)存儲器電路的信號線連在一起，當(dāng)一個單獨的數(shù)據(jù)串從第二存儲器電路傳出時，該附加信號線使所述附加存儲器電路對此作出響應(yīng)，沿著附加數(shù)據(jù)線之一傳送一位數(shù)據(jù)。
2.如權(quán)利要求1所述的模塊，其特征在于，所有存儲器電路都是動態(tài)隨機(jī)存取存儲器電路，所述附加電路帶有4根控制奇偶數(shù)據(jù)的傳送的信號線。
3.如權(quán)利要求1所述的模塊，其特征在于，分立的數(shù)據(jù)存儲器電路在電氣上安排成對，以提供一8位的整數(shù)倍的數(shù)據(jù)串字長，所述多個數(shù)據(jù)存儲器電路還安排成提供一字長等于各單個數(shù)據(jù)串字長之和的組合數(shù)據(jù)串。
4.如權(quán)利要求1所述的模塊，其特征在于，第一根附加信號線與第三個數(shù)據(jù)存儲器電路的信號線連在一起，以提供字長為9位的整數(shù)倍的數(shù)據(jù)串，第二根單獨的數(shù)據(jù)線與第四個數(shù)據(jù)存儲器電路的信號線連在一起，以提供字長為9位的整數(shù)倍的數(shù)據(jù)串。
5.如權(quán)利要求1所述的模塊，其特征在于，在附加存儲器電路中有相同數(shù)量的附加信號線和附加數(shù)據(jù)線。
6.如權(quán)利要求1所述的模塊，其特征在于，附加存儲器電路中數(shù)據(jù)線的數(shù)量為4。
7.如權(quán)利要求1所述的模塊，其特征在于，附加存儲器電路中信號線的數(shù)量為4。
8.如權(quán)利要求1所述的模塊，其特征在于，每根附加數(shù)據(jù)線連接成給組合數(shù)據(jù)串中每8位連上一第9數(shù)據(jù)位。
9.如權(quán)利要求1所述的模塊，其特征在于，附加數(shù)據(jù)線連接成給組合數(shù)據(jù)字的每8位連上一位奇偶數(shù)據(jù)。
全文摘要
一種半導(dǎo)體存儲器件結(jié)構(gòu)，利用該結(jié)構(gòu)，給定數(shù)量的分立元件能提供一容器增大的存儲器模塊。存儲器模塊50包括多個分立的存儲器電路52，每一電路組織成提供字長為4位的整數(shù)倍的獨立數(shù)據(jù)串。存儲器電路52安排成提供一字長為各單個數(shù)據(jù)串字長之和的組合數(shù)據(jù)串，每一電路包括一信號線連接成控制單獨數(shù)據(jù)串的傳送。組合數(shù)據(jù)串的各位與不同的管腳相關(guān)，以傳送一從模塊輸出的數(shù)據(jù)。每一信號線連至一控制管腳，以接收一用于啟動一個來自一個存儲器電路52的單獨數(shù)據(jù)串的傳送的外部信號。
文檔編號G11C8/18GK1051634SQ9010798
公開日1991年5月22日 申請日期1990年9月22日 優(yōu)先權(quán)日1989年9月29日
發(fā)明者約瑟夫·H·尼爾, 肯尼思·A·波梯特 申請人:德克薩斯儀器公司