專利名稱:移位寄存器電路及具備它的圖像顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移位寄存器電路，具體地說(shuō)，涉及例如圖像顯示裝置的掃描線驅(qū)動(dòng)電路等中使用的僅由同一導(dǎo)電型的場(chǎng)效應(yīng)晶體管構(gòu)成的移位寄存器電路。
背景技術(shù)：
液晶顯示裝置等的圖像顯示裝置(以下稱為「顯示裝置」)中，對(duì)多個(gè)像素矩陣狀排列的顯示面板的像素行(像素線)逐行設(shè)置柵極線(掃描線)，通過(guò)在顯示信號(hào)的1水平周期以一個(gè)循環(huán)的周期依次選擇驅(qū)動(dòng)該柵極線，進(jìn)行顯示圖像的更新。這樣，用于依次選擇并驅(qū)動(dòng)像素線即柵極線的柵極線驅(qū)動(dòng)電路(掃描線驅(qū)動(dòng)電路)可采用在顯示信號(hào)的1幀周期進(jìn)行一個(gè)循環(huán)的移位動(dòng)作的移位寄存器。
柵極線驅(qū)動(dòng)電路使用的移位寄存器為了減少顯示裝置的制造過(guò)程中的工序數(shù)，希望僅僅采用同一導(dǎo)電型的場(chǎng)效應(yīng)晶體管構(gòu)成。因而，提出了各種僅僅由N型或P型場(chǎng)效應(yīng)晶體管構(gòu)成的移位寄存器及搭載它的顯示裝置(例如專利文獻(xiàn)1～2)。場(chǎng)效果晶體管采用MOS(Metal Oxide Semiconductor)晶體管或薄膜晶體管(TFTThinFilm Transistor)等。
特開2004-246358號(hào)公報(bào)[專利文獻(xiàn)2]特開2004-103226號(hào)公報(bào)例如，專利文獻(xiàn)1的圖7中具有代表性的移位寄存器電路在其輸出級(jí)具有連接在輸出端子(專利文獻(xiàn)1中的第1柵極電壓信號(hào)端子GOUT)和時(shí)鐘端子(第1功率時(shí)鐘時(shí)鐘CKV)之間的第1晶體管(上拉用MOS晶體管Q1)、連接在輸出端子和基準(zhǔn)電壓端子(柵極截止電壓端子VOFF)之間的第2晶體管(下拉用MOS晶體管Q2)。在第1晶體管導(dǎo)通，第2晶體管截止的狀態(tài)，通過(guò)將輸入到時(shí)鐘端子的時(shí)鐘信號(hào)傳達(dá)到輸出端子來(lái)輸出移位寄存器電路的輸出信號(hào)。
特別是，構(gòu)成柵極線驅(qū)動(dòng)電路的移位寄存器電路由于有必要用其輸出信號(hào)使柵極線高速充電并激活，所以需要在第1晶體管中有高的驅(qū)動(dòng)能力(流過(guò)電流的能力)。由此，在輸出端子即第1晶體管的源極變?yōu)镠(高)電平的期間，希望在第1晶體管的柵極·源極之間保持有較大的電壓。為此，專利文件1的移位寄存器電路的構(gòu)成為，在第1晶體管的柵極·源極之間設(shè)有升壓電容(電容器C)，當(dāng)輸出端子變?yōu)镠電平時(shí)，第1晶體管的柵極也升壓。
該升壓的程度越大，由于第1晶體管的柵極·源極之間的電壓也變大，所以第1晶體管的驅(qū)動(dòng)能力也就變得越大。換句話說(shuō)，為了使移位寄存器電路能對(duì)柵極線進(jìn)行高速充電，有必要使第1晶體管具有更大的升壓。

發(fā)明內(nèi)容本發(fā)明是用于解決上述課題的發(fā)明，目的是為了提高移位寄存器電路的驅(qū)動(dòng)能力。
本發(fā)明的第1方面的移位寄存器電路，包括輸出端子和時(shí)鐘端子之間連接的第1晶體管；以及上述輸出端子和電源端子之間連接的第2晶體管，將連接上述第1晶體管的控制電極的節(jié)點(diǎn)作為第1節(jié)點(diǎn)，將連接上述第2晶體管的控制電極的節(jié)點(diǎn)作為第2節(jié)點(diǎn)，該控制電極還包含至少一個(gè)經(jīng)由預(yù)定的隔離電路而與上述第1節(jié)點(diǎn)連接的第3晶體管，將連接上述第3晶體管的控制電極的節(jié)點(diǎn)作為第3節(jié)點(diǎn)，當(dāng)上述第1節(jié)點(diǎn)比上述第3節(jié)點(diǎn)處于高電位時(shí)，上述隔離電路對(duì)上述第3節(jié)點(diǎn)和上述第1節(jié)點(diǎn)之間進(jìn)行電隔離。
根據(jù)本發(fā)明的第1方面的移位寄存器電路，由于在第1節(jié)點(diǎn)升壓時(shí)第1節(jié)點(diǎn)和第3節(jié)點(diǎn)之間被電隔離，所以第3晶體管的寄生電容(柵極電容)變得不能對(duì)第1節(jié)點(diǎn)升壓時(shí)的該第1節(jié)點(diǎn)的寄生電容做貢獻(xiàn)，第1節(jié)點(diǎn)的寄生電容降低。當(dāng)?shù)?節(jié)點(diǎn)的寄生電容變小時(shí)，第1節(jié)點(diǎn)的升壓量變大，其結(jié)果，升壓時(shí)的第1晶體管的驅(qū)動(dòng)能力變大。因此，該單位移位寄存器電路對(duì)柵極線能進(jìn)行高速充電。
表示本發(fā)明顯示裝置的構(gòu)成的概略方框圖。
表示使用了本發(fā)明單位移位寄存器的柵極線驅(qū)動(dòng)電路的構(gòu)成例的方框圖。
表示現(xiàn)有的單位寄存器電路的構(gòu)成的電路圖。
表示柵極線驅(qū)動(dòng)電路的動(dòng)作的定時(shí)圖。
表示使用了單位移位寄存器的柵極線驅(qū)動(dòng)電路的構(gòu)成例的方框圖。
表示圖5的柵極線驅(qū)動(dòng)電路的動(dòng)作的定時(shí)圖。
表示實(shí)施例1中的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例2中的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例3中的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例4中的單位移位寄存器電路的構(gòu)成的電路圖。
表示現(xiàn)有的單位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例5中的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例5中的單位移位寄存器電路的構(gòu)成的電路圖。
具體實(shí)施方式以下，參照?qǐng)D面說(shuō)明本發(fā)明的實(shí)施例。另外，為了避免說(shuō)明重復(fù)冗長(zhǎng)，各圖中具有同一或相當(dāng)?shù)墓δ艿囊馗缴贤环?hào)。
實(shí)施例1
圖1是本發(fā)明顯示裝置的構(gòu)成的概略方框圖，作為顯示裝置的代表例，表示了液晶顯示裝置10的全體構(gòu)成。
液晶顯示裝置10具備液晶陣列部20、柵極線驅(qū)動(dòng)電路(掃描線驅(qū)動(dòng)電路)30、源極驅(qū)動(dòng)器40。從后面的說(shuō)明可明白本發(fā)明的實(shí)施例的移位寄存器搭載在柵極線驅(qū)動(dòng)電路30上。
液晶陣列部20包含矩陣狀配設(shè)的多個(gè)像素25。像素的各行(以下也稱為「像素線」)分別配置柵極線GL1、GL2…(總稱「柵極線GL」)，另外，像素的各列(以下也稱為「像素列」)分別配置數(shù)據(jù)線DL1、DL2…(總稱「數(shù)據(jù)線DL」)。圖1典型地顯示了第1行的第1列及第2列的像素25以及與之對(duì)應(yīng)的柵極線GL1及數(shù)據(jù)線DL1、DL2。
各像素25具有，對(duì)應(yīng)的數(shù)據(jù)線DL和像素節(jié)點(diǎn)Np之間設(shè)置的像素開關(guān)元件26、像素節(jié)點(diǎn)Np及共通電極節(jié)點(diǎn)NC之間并聯(lián)的電容27、以及液晶顯示元件28。根據(jù)像素節(jié)點(diǎn)Np及共通電極節(jié)點(diǎn)NC之間的電壓差，液晶顯示元件28中的液晶的定向性變化，對(duì)此響應(yīng)，液晶顯示元件28的顯示亮度變化。從而，根據(jù)經(jīng)由數(shù)據(jù)線DL及像素開關(guān)元件26傳達(dá)到像素節(jié)點(diǎn)Np的顯示電壓，可控制各像素25的亮度。即，通過(guò)在像素節(jié)點(diǎn)Np和共通電極節(jié)點(diǎn)NC之間施加最大亮度對(duì)應(yīng)的電壓差和最小亮度對(duì)應(yīng)的電壓差之間的中間電壓差，可獲得中間的亮度。從而，通過(guò)階段地設(shè)定上述顯示電壓，可獲得有層次的亮度。
柵極線驅(qū)動(dòng)電路30根據(jù)規(guī)定的掃描周期，順序地選擇柵極線GL而驅(qū)動(dòng)。像素開關(guān)元件26的柵電極分別與對(duì)應(yīng)的柵極線GL連接。在選擇特定的柵極線GL期間，與之連接的各像素中，像素開關(guān)元件26成為導(dǎo)通狀態(tài)，與像素節(jié)點(diǎn)Np對(duì)應(yīng)的數(shù)據(jù)線DL連接。進(jìn)而，傳達(dá)到像素節(jié)點(diǎn)Np的顯示電壓由電容27保持。一般地說(shuō)，像素開關(guān)元件26由與液晶顯示元件28在同一絕緣體基板(玻璃基板、樹脂基板等)上形成的TFT構(gòu)成。
源極驅(qū)動(dòng)器40將由N比特的數(shù)字信號(hào)即顯示信號(hào)SIG階段地設(shè)定的顯示電壓向數(shù)據(jù)線DL輸出。這里作為一例，顯示信號(hào)SIG是6比特的信號(hào)，由顯示信號(hào)位DB0～DB5構(gòu)成。若根據(jù)6比特的顯示信號(hào)SIG，則在各像素中可進(jìn)行26＝64階的灰度顯示。而且，若由R(紅)、G(綠)及B(藍(lán))的3個(gè)像素形成1個(gè)彩色顯示單位，則可進(jìn)行約26萬(wàn)色的彩色顯示。
另外，如圖1所示，源極驅(qū)動(dòng)器40由移位寄存器50、數(shù)據(jù)鎖存電路52，54、灰度電壓生成電路60、解碼電路70以及模擬放大器80構(gòu)成。
顯示信號(hào)SIG中，串行生成與各像素25的顯示亮度對(duì)應(yīng)的顯示信號(hào)位DB0～DB5。即，各定時(shí)中的顯示信號(hào)位DB0～DB5表示液晶陣列部20中任一個(gè)像素25中的顯示亮度。
移位寄存器50在與切換顯示信號(hào)SIG的設(shè)定的周期同步的定時(shí)，向數(shù)據(jù)鎖存電路52指示進(jìn)行顯示信號(hào)位DB0～DB5的獲取。數(shù)據(jù)鎖存電路52順序獲取串行生成的顯示信號(hào)SIG，保持一個(gè)像素線量的顯示信號(hào)SIG。
輸入數(shù)據(jù)鎖存電路54的鎖存信號(hào)LT在從數(shù)據(jù)鎖存電路52獲取一個(gè)像素線量的顯示信號(hào)SIG的定時(shí)被激活。數(shù)據(jù)鎖存電路54對(duì)此響應(yīng)，獲取此時(shí)數(shù)據(jù)鎖存電路52保持的一個(gè)像素線量的顯示信號(hào)SIG。
灰度電壓生成電路60由在高電壓VDH及低電壓VDL之間串聯(lián)連接的63個(gè)分壓電阻構(gòu)成，分別生成64階的灰度電壓V1～V64。
解碼電路70對(duì)數(shù)據(jù)鎖存電路54保持的顯示信號(hào)SIG解碼，根據(jù)該解碼結(jié)果，從灰度電壓V1～V64中選擇輸出向各解碼輸出節(jié)點(diǎn)Nd1、Nd2…(總稱「解碼輸出節(jié)點(diǎn)Nd」)輸出的電壓。
結(jié)果，解碼輸出節(jié)點(diǎn)Nd中，同時(shí)(并行)輸出數(shù)據(jù)鎖存電路54保持的一個(gè)像素線量的顯示信號(hào)SIG對(duì)應(yīng)的顯示電壓(灰度電壓V1～V64中的一個(gè))。另外，圖1中典型地顯示了第1列及第2列的數(shù)據(jù)線DL1、DL2對(duì)應(yīng)的解碼輸出節(jié)點(diǎn)Nd1、Nd2。
模擬放大器80將從解碼電路70向解碼輸出節(jié)點(diǎn)Nd1、Nd2…輸出的各顯示電壓對(duì)應(yīng)的模擬電壓分別向數(shù)據(jù)線DL1、DL2…輸出。
源極驅(qū)動(dòng)器40根據(jù)規(guī)定的掃描周期，將一系列顯示信號(hào)SIG對(duì)應(yīng)的顯示電壓按照一個(gè)像素線量反復(fù)輸出到數(shù)據(jù)線DL，柵極線驅(qū)動(dòng)電路30通過(guò)與該掃描周期同步地順序驅(qū)動(dòng)?xùn)艠O線GL1、GL2…，在液晶陣列部20形成基于顯示信號(hào)SIG的圖像的顯示。
另外，圖1例示了柵極線驅(qū)動(dòng)電路30及源極驅(qū)動(dòng)器40采用與液晶陣列部20一體地形成的液晶顯示裝置10的構(gòu)成，但是柵極線驅(qū)動(dòng)電路30及源極驅(qū)動(dòng)器40也可以作為液晶陣列部20的外部電路設(shè)置。
圖2是柵極線驅(qū)動(dòng)電路30的構(gòu)成示意圖。該柵極線驅(qū)動(dòng)電路30由級(jí)聯(lián)連接(cascade)的多個(gè)移位寄存器電路SR1、SR2、SR3、SR4、…所構(gòu)成的移位寄存器組成(為了方便說(shuō)明，級(jí)聯(lián)連接的移位寄存器電路SR1、SR2、…都稱為「單位移位寄存器電路」，它們總稱為「單位移位寄存器電路SR」)。按每個(gè)像素線即柵極線GL來(lái)設(shè)置各單位移位寄存器電路SR。
另外，圖2所示時(shí)鐘發(fā)生器31將相位互異的3相的時(shí)鐘信號(hào)CLK1、CLK2、CLK3輸入柵極線驅(qū)動(dòng)電路30的單位移位寄存器電路SR，此時(shí)鐘信號(hào)CLK1、CLK2、CLK3被控制為在與顯示裝置的掃描周期同步的定時(shí)按照順序激活。
各單位移位寄存器電路SR具備輸入端子IN、輸出端子OUT、第1及第2時(shí)鐘端子A、B。如圖2，各單位移位寄存器電路SR的時(shí)鐘端子A、B被供給時(shí)鐘發(fā)生器31輸出的時(shí)鐘信號(hào)CLK1、CLK2、CLK3中的2個(gè)。在單位移位寄存器電路SR的輸出端子OUT上分別連接有柵極線GL。另外，第1級(jí)(first stage)的單位移位寄存器電路SR1的輸入端子IN中將與圖像信號(hào)的各幀期間的先頭對(duì)應(yīng)的啟動(dòng)脈沖作為輸入信號(hào)來(lái)輸入，第2級(jí)以下的單位移位寄存器電路SR的輸入端子IN中將該前級(jí)的輸出端子OUT輸出的輸出信號(hào)作為輸入信號(hào)來(lái)輸入。各單位移位寄存器電路SR的輸出信號(hào)作為水平(或垂直)掃描脈沖向柵極線GL輸出。
根據(jù)該構(gòu)成的柵極線驅(qū)動(dòng)電路30，各單位移位寄存器電路SR，與時(shí)鐘信號(hào)CLK1、CLK2、CLK3同步地將從前級(jí)輸入的輸入信號(hào)(前級(jí)的輸出信號(hào))移位的同時(shí)，向?qū)?yīng)的柵極線GL以及自身的次級(jí)的單位移位寄存器電路SR輸出(單位移位寄存器電路SR的動(dòng)作的詳細(xì)情況將后述)。結(jié)果，一系列單位移位寄存器電路SR在基于規(guī)定的掃描周期的定時(shí)使柵極線GL順序激活，即起柵極線驅(qū)動(dòng)單元的功能。
在此，為了更容易地說(shuō)明本發(fā)明，就關(guān)于現(xiàn)有的單位移位寄存器作一說(shuō)明。圖3是現(xiàn)有的單位移位寄存器電路SR的構(gòu)成電路圖。在柵極線驅(qū)動(dòng)電路30中，級(jí)聯(lián)連接的各移位寄存器電路SR的構(gòu)成實(shí)質(zhì)上都相同，因此以下僅代表地說(shuō)明一個(gè)單位移位寄存器電路SR的構(gòu)成。另外，構(gòu)成該單位移位寄存器電路SR的晶體管都是同一導(dǎo)電型的場(chǎng)效應(yīng)晶體管，本實(shí)施例中都采用N型TFT。
如圖3所示，現(xiàn)有的單位移位寄存器電路SR除圖2所示的輸入端子IN、輸出端子OUT、第1時(shí)鐘端子A以及第2時(shí)鐘端子B之外，還具備供給低電位側(cè)電源電位VSS的第1電源端子s1；分別供給高電位側(cè)電源電位VDD1、VDD2的第2電源端子s2以及第3電源端子s3。高電位側(cè)電源電位VDD1、VDD2也可以互為同一電位。在以下說(shuō)明中，雖然低電位側(cè)電源電位VSS成為電路的基準(zhǔn)電位，但是，實(shí)際使用中以寫入到像素的數(shù)據(jù)的電壓為基準(zhǔn)來(lái)設(shè)定基準(zhǔn)電位，例如設(shè)定高電位側(cè)電源電位VDD1、VDD2為17V、低電位側(cè)電源電位VSS為-12V等。
單位移位寄存器電路SR的輸出級(jí)由連接在輸出端子OUT和第1時(shí)鐘端子A之間的晶體管Q1(第1晶體管)、連接在輸出端子OUT和第1電源端子s1之間的晶體管Q2(第2晶體管)構(gòu)成。以下，將構(gòu)成單位移位寄存器電路SR的輸出級(jí)的晶體管Q1的柵極節(jié)點(diǎn)定義為節(jié)點(diǎn)N1(第1節(jié)點(diǎn))、晶體管Q2的柵極節(jié)點(diǎn)定義為節(jié)點(diǎn)N2(第2節(jié)點(diǎn))。
在晶體管Q1的柵極·源極之間(即輸出端子OUT和節(jié)點(diǎn)N1之間)設(shè)置有升壓電容C。另外，在節(jié)點(diǎn)N1和第2電源端子s2之間連接有晶體管Q3，其柵極連接到輸入端子IN。在節(jié)點(diǎn)N1和第1電源端子s1之間連接有晶體管Q4及晶體管Q5。晶體管Q4的柵極與第2時(shí)鐘端子B連接，晶體管Q5的柵極與節(jié)點(diǎn)N2連接。在節(jié)點(diǎn)N2和第3電源端子s3之間連接有與二極管連接的晶體管Q6，在節(jié)點(diǎn)N2和第1電源端子s1之間連接有晶體管Q7，晶體管Q7的柵極與節(jié)點(diǎn)N1連接。
晶體管Q7的驅(qū)動(dòng)能力(流過(guò)電流的能力)設(shè)計(jì)得比晶體管Q6的驅(qū)動(dòng)能力足夠大。即，晶體管Q7的導(dǎo)通阻抗小于晶體管Q6的導(dǎo)通阻抗。由此，若晶體管Q7的柵極電位上升，則節(jié)點(diǎn)N2的電位下降，若晶體管Q7的柵極電位下降，則節(jié)點(diǎn)N2的電位上升。也就是，晶體管Q6以及晶體管Q7通過(guò)兩者的導(dǎo)通阻抗值的比規(guī)定其動(dòng)作來(lái)構(gòu)成比例反相器。該反相器為了下拉輸出端子OUT而構(gòu)成了驅(qū)動(dòng)晶體管Q2的“下拉驅(qū)動(dòng)電路(pull-down driving circuit)”。
以下，說(shuō)明圖3的單位移位寄存器電路SR的具體動(dòng)作。構(gòu)成柵極線驅(qū)動(dòng)電路30的各移位寄存器電路SR的動(dòng)作實(shí)質(zhì)上都相同，因此，以下僅代表地說(shuō)明一個(gè)單位移位寄存器電路SR的動(dòng)作。為簡(jiǎn)單其間，以該單位移位寄存器電路SR的第1時(shí)鐘端子A中輸入時(shí)鐘信號(hào)CLK1、第2時(shí)鐘端子B中輸入時(shí)鐘信號(hào)CLK3的情況進(jìn)行說(shuō)明(例如，在圖2中單位移位寄存器電路SR1，SR4與此相當(dāng))。另外，將該單位移位寄存器電路SR輸出到輸出端子OUT的輸出信號(hào)定義為Gn，將其前級(jí)的單位移位寄存器電路SR的輸出信號(hào)定義為Gn-1。
首先作為初始狀態(tài)，假設(shè)節(jié)點(diǎn)N1為L(zhǎng)(低)電平(VSS)，節(jié)點(diǎn)N2為H(高)電平(VDD2-Vth(Vth晶體管的閾值電壓))(以下將這個(gè)狀態(tài)稱為“復(fù)位狀態(tài)”)。另外，設(shè)定第1時(shí)鐘端子A(時(shí)鐘信號(hào)CLK1)、第2時(shí)鐘端子B(時(shí)鐘信號(hào)CLK3)、輸入端子IN(前級(jí)的輸出信號(hào)Gn-1)都為L(zhǎng)電平。在復(fù)位狀態(tài)，由于晶體管Q1為OFF(截止?fàn)顟B(tài))、晶體管Q2為ON(導(dǎo)通狀態(tài))，所以與第1時(shí)鐘端子A(時(shí)鐘信號(hào)CLK1)的電平?jīng)]有關(guān)系，輸出端子OUT(輸出信號(hào)Gn)保持在L電平。即，與該單位移位寄存器電路SR連接的柵極線為非選擇狀態(tài)。
從該狀態(tài)開始，若前級(jí)的單位移位寄存器電路SR的輸出信號(hào)Gn-1變?yōu)镠電平，則將其輸入到該單位移位寄存器電路SR的輸入端子IN，晶體管Q3就變?yōu)閷?dǎo)通。此時(shí)由于節(jié)點(diǎn)N2為H電平，晶體管Q5也為導(dǎo)通，但是，晶體管Q3的驅(qū)動(dòng)能力設(shè)計(jì)得比晶體管Q5的驅(qū)動(dòng)能力足夠大，晶體管Q3的導(dǎo)通阻抗足夠低于晶體管Q5的導(dǎo)通阻抗，所以節(jié)點(diǎn)N1的電平上升。
由此，晶體管Q7開始導(dǎo)通時(shí)節(jié)點(diǎn)N2的電平就下降。這樣晶體管Q5的阻抗變高，節(jié)點(diǎn)N1的電平急速上升，晶體管Q7充分地導(dǎo)通。其結(jié)果，節(jié)點(diǎn)N2變?yōu)長(zhǎng)電平(VSS)，晶體管Q5截止，節(jié)點(diǎn)N1變?yōu)镠電平(VDD1-Vth)。在這樣的節(jié)點(diǎn)N1為H電平，節(jié)點(diǎn)N2為L(zhǎng)電平的狀態(tài)(以下將這個(gè)狀態(tài)稱為“設(shè)置狀態(tài)”)，晶體管Q1變?yōu)閷?dǎo)通，晶體管Q2變?yōu)榻刂?。但是，即使前?jí)的輸出信號(hào)Gn-1返回到L電平，晶體管Q3截止，由于節(jié)點(diǎn)N1變?yōu)榍凹?jí)狀態(tài)，所以在其后可維持該設(shè)置狀態(tài)。
在設(shè)置狀態(tài)，由于晶體管Q1為導(dǎo)通，晶體管Q2為截止，所以當(dāng)?shù)?時(shí)鐘端子A的時(shí)鐘信號(hào)CLK1變?yōu)镠電平時(shí)，輸出端子OUT的電平就上升。通過(guò)這時(shí)的升壓電容C以及晶體管Q1的柵極·溝道之間的電容(柵極電容)形成的電容耦合，節(jié)點(diǎn)N1的電平只升壓特定的電壓(以下稱作“升壓量ΔV”)。為此，即使輸出端子OUT的電平上升，晶體管Q1的柵極·源極之間的電壓被保持為大于閾值電壓(Vth)，該晶體管Q1就維持低阻抗。因此，輸出信號(hào)Gn的電平隨著第1時(shí)鐘端子A的電平而變化。特別是，當(dāng)晶體管Q1的柵極·源極之間的電壓充分大時(shí)，晶體管Q1進(jìn)行非飽和動(dòng)作，所以沒(méi)有閾值電壓量的損失，輸出端子OUT就變?yōu)榕c時(shí)鐘信號(hào)CLK1相同的電平。因此，輸入到第1時(shí)鐘端子A的時(shí)鐘信號(hào)CLK1為H電平的期間，輸出信號(hào)Gn變?yōu)镠電平而成為柵極線的選擇狀態(tài)。之后，當(dāng)時(shí)鐘信號(hào)CLK1返回到L電平時(shí)，輸出信號(hào)Gn也變?yōu)長(zhǎng)電平而返回到柵極線的非選擇狀態(tài)。
之后，當(dāng)?shù)?時(shí)鐘端子B的時(shí)鐘信號(hào)CLK3變?yōu)镠電平時(shí)，為使晶體管Q4變?yōu)閷?dǎo)通，節(jié)點(diǎn)N1就變?yōu)長(zhǎng)電平，與此同時(shí)，為使晶體管Q7變?yōu)榻刂?，?jié)點(diǎn)N2就變?yōu)镠電平。即，單位移位寄存器電路SR返回到晶體管Q1為截止，晶體管Q2為導(dǎo)通的復(fù)位狀態(tài)。
總結(jié)以上的動(dòng)作，在單位移位寄存器電路SR，在輸入端子IN沒(méi)有輸入信號(hào)(啟動(dòng)脈沖)的期間為復(fù)位狀態(tài)，在這期間節(jié)點(diǎn)N2保持為H電平(VDD2-Vth)，由此輸出端子OUT(柵極線)維持在低阻抗的L電平(VSS)。進(jìn)而，當(dāng)在輸入端子IN輸入信號(hào)時(shí)，節(jié)點(diǎn)N2變?yōu)長(zhǎng)電平(VSS)的同時(shí)，節(jié)點(diǎn)N1被充電至H電平(VDD1-Vth)而變?yōu)樵O(shè)置狀態(tài)。在設(shè)置狀態(tài)，當(dāng)?shù)?時(shí)鐘端子A的信號(hào)(時(shí)鐘信號(hào)CLK1)變?yōu)镠電平時(shí)，節(jié)點(diǎn)N1的電位變高升壓量ΔV，在第1時(shí)鐘端子A為H電平期間，輸出端子OUT變?yōu)镠電平而激活柵極線(為此，有時(shí)將節(jié)點(diǎn)N1稱作“升壓節(jié)點(diǎn)”)。其后，在第2時(shí)鐘端子B中輸入信號(hào)(時(shí)鐘信號(hào)CLK3)時(shí)，節(jié)點(diǎn)N1返回到L電平(VSS)、節(jié)點(diǎn)N2返回到H電平(VDD2-Vth)，變?yōu)樵瓉?lái)的復(fù)位狀態(tài)(為此，有時(shí)將節(jié)點(diǎn)N2稱作“復(fù)位節(jié)點(diǎn)”)。
如圖2所示，當(dāng)將上述那樣動(dòng)作的多個(gè)單位移位寄存器電路SR進(jìn)行級(jí)聯(lián)連接而構(gòu)成柵極線驅(qū)動(dòng)電路30時(shí)，輸入到第1級(jí)單位移位寄存器電路SR1的輸入端子IN的輸入信號(hào)(啟動(dòng)脈沖)，如圖4所示的定時(shí)圖那樣，一邊通過(guò)與時(shí)鐘信號(hào)CLK1、CLK2、CLK3同步的定時(shí)進(jìn)行移位，一邊按順序傳達(dá)到移位寄存器電路SR2、SR3…。從而，柵極線驅(qū)動(dòng)電路30可以以規(guī)定的掃描周期順序驅(qū)動(dòng)?xùn)艠O線GL1、GL2、GL3…。
在上述例中，示出了多個(gè)單位移位寄存器電路SR基于3相時(shí)鐘信號(hào)進(jìn)行動(dòng)作的例示，但是也可使用2相時(shí)鐘信號(hào)使其動(dòng)作。圖5是該場(chǎng)合中的柵極線驅(qū)動(dòng)電路30的構(gòu)成示意圖。
該場(chǎng)合，柵極線驅(qū)動(dòng)電路30也由級(jí)聯(lián)連接的多個(gè)單位移位寄存器電路SR構(gòu)成。即，在各單位移位寄存器電路SR的輸入端子IN中連接其前級(jí)的單位移位寄存器電路SR的輸出端子OUT。但是，在第1級(jí)單位移位寄存器電路SR的輸入端子IN中輸入作為輸入信號(hào)的啟動(dòng)脈沖。
這種場(chǎng)合下，時(shí)鐘發(fā)生器31輸出相互反相的2相時(shí)鐘即時(shí)鐘信號(hào)CLK、/CLK。在各個(gè)單位移位寄存器電路SR的第1時(shí)鐘端子A中，以在相鄰的單位移位寄存器電路SR中輸入相互反相的時(shí)鐘信號(hào)的方式，輸入時(shí)鐘信號(hào)CLK、/CLK之一。另外，如圖5所示，在各單位移位寄存器電路SR的第2時(shí)鐘端子B中連接其后級(jí)(該例中為次級(jí))的單位移位寄存器電路SR的輸出端子OUT。
以下說(shuō)明構(gòu)成圖5的柵極驅(qū)動(dòng)電路30中的單位移位寄存器電路SR的動(dòng)作。在此僅代表性地說(shuō)明一個(gè)單位移位寄存器電路SR的動(dòng)作。為簡(jiǎn)單其間，以單位移位寄存器電路SR的第1時(shí)鐘端子A中輸入時(shí)鐘信號(hào)CLK的情況進(jìn)行說(shuō)明(例如，在圖5中單位移位寄存器電路SR1，SR3等與此相當(dāng))。另外，將該單位移位寄存器電路SR的輸出信號(hào)定義為Gn，將其前級(jí)以及次級(jí)的單位移位寄存器電路SR的輸出信號(hào)分別定義為Gn-1以及Gn+1。
首先作為初始狀態(tài)，假定節(jié)點(diǎn)N1為L(zhǎng)電平(VSS)，節(jié)點(diǎn)N2為H電平(VDD2-Vth)的復(fù)位狀態(tài)。另外，設(shè)定第1時(shí)鐘端子A(時(shí)鐘信號(hào)CLK)、第2時(shí)鐘端子B(次級(jí)的輸出信號(hào)Gn+1)、輸入端子IN(前級(jí)的輸出信號(hào)Gn-1)都為L(zhǎng)電平。
從該狀態(tài)開始，若前級(jí)的輸出信號(hào)Gn-1變?yōu)镠電平，則將其輸入到該單位移位寄存器電路SR的輸入端子IN，晶體管Q3就變?yōu)閷?dǎo)通，節(jié)點(diǎn)N1的電平上升。由此，晶體管Q7開始導(dǎo)通，節(jié)點(diǎn)N2的電平就下降。這樣晶體管Q5的阻抗變高，節(jié)點(diǎn)N1的電平急速上升，晶體管Q7充分地導(dǎo)通。其結(jié)果，節(jié)點(diǎn)N2變?yōu)長(zhǎng)電平(VSS)，晶體管Q5截止，節(jié)點(diǎn)N1變?yōu)镠電平(VDD1-Vth)。其結(jié)果，晶體管Q1變?yōu)閷?dǎo)通，晶體管Q2變?yōu)榻刂?，成為設(shè)置狀態(tài)。
進(jìn)而，當(dāng)時(shí)鐘信號(hào)CLK變?yōu)镠電平，輸出端子OUT的電平上升時(shí)，通過(guò)升壓電容C以及晶體管Q1的柵極·溝道之間的電容形成的電容耦合，節(jié)點(diǎn)N1的電平只升壓特定的電壓(升壓量ΔV)。為此，輸出信號(hào)Gn的電平隨著第1時(shí)鐘端子A的電平而變化，時(shí)鐘信號(hào)CLK為H電平的期間，輸出信號(hào)Gn也變?yōu)镠電平。之后，當(dāng)時(shí)鐘信號(hào)CLK返回到L電平時(shí)，輸出信號(hào)Gn也返回到L電平。
當(dāng)輸出信號(hào)Gn傳達(dá)到次級(jí)的單位移位寄存器電路SR之后，次級(jí)的輸出信號(hào)Gn+1變?yōu)镠電平時(shí)，將其輸入到第2時(shí)鐘端子B，使晶體管Q4變?yōu)閷?dǎo)通，節(jié)點(diǎn)N1就變?yōu)長(zhǎng)電平。與此相伴，由于晶體管Q7變?yōu)榻刂梗瑒t節(jié)點(diǎn)N2就變?yōu)镠電平。即，該單位移位寄存器電路SR返回到復(fù)位狀態(tài)，晶體管Q1變?yōu)榻刂?，晶體管Q2變?yōu)閷?dǎo)通。
這樣，即使在如圖5所示那樣構(gòu)成柵極驅(qū)動(dòng)電路30的情況下，各個(gè)單位移位寄存器電路SR的動(dòng)作，除了輸入到第2時(shí)鐘端子B中的信號(hào)為后級(jí)的輸出信號(hào)Gn+1之外與圖2的情況幾乎一樣。
按圖5中級(jí)聯(lián)連接的單位移位寄存器電路SR1、SR2、…的順序進(jìn)行上述動(dòng)作。以此，輸入到第1級(jí)的單位移位寄存器電路SR1的輸入端子IN的輸入信號(hào)(啟動(dòng)脈沖)，一邊與時(shí)鐘信號(hào)CLK、/CLK同步并進(jìn)行移位，一邊按順序傳達(dá)到移位寄存器電路SR2、SR3、…。其結(jié)果，如圖6所示的定時(shí)圖那樣，柵極線驅(qū)動(dòng)電路30可與時(shí)鐘信號(hào)CLK、/CLK同步，并按順序驅(qū)動(dòng)?xùn)艠O線GL1、GL2、GL3、…。
但是，圖5的構(gòu)成中，各單位移位寄存器電路SR由于在第2時(shí)鐘端子B中輸入次級(jí)單位移位寄存器電路SR的輸出信號(hào)Gn+1，所以次級(jí)單位移位寄存器電路SR至少必須動(dòng)作一次后，才能變?yōu)閺?fù)位狀態(tài)(即上述的初始狀態(tài))。各單位移位寄存器電路SR如果不經(jīng)過(guò)復(fù)位狀態(tài)就不能進(jìn)行圖6所示的通常動(dòng)作。因此，在圖5的構(gòu)成中，在通常動(dòng)作之前，必須進(jìn)行將偽輸入信號(hào)從單位移位寄存器電路SR的第1級(jí)向最終級(jí)傳達(dá)的偽動(dòng)作?；颍部梢栽诟鲉挝灰莆患拇嫫麟娐稴R的節(jié)點(diǎn)N2和第3電源端子s3(高電位側(cè)電源)之間另外設(shè)置復(fù)位用的晶體管，在通常動(dòng)作前強(qiáng)制地進(jìn)行對(duì)該節(jié)點(diǎn)N2充電的復(fù)位動(dòng)作。但是，該場(chǎng)合，復(fù)位用的信號(hào)線必須另外設(shè)置。
這里，關(guān)于上述升壓量ΔV進(jìn)行說(shuō)明。如上所述，為了使移位寄存器電路SR能對(duì)柵極線進(jìn)行高速充電，有必要使升壓量ΔV變得更大。在圖3所示的電路中，如果設(shè)輸入到第1時(shí)鐘端子A的時(shí)鐘信號(hào)的振幅為Ac、升壓電容C的電容值為C0、晶體管Q1的柵極電容為C1、節(jié)點(diǎn)N1的寄生電容(除去晶體管Q1的柵極電容)為Cp，則升壓量ΔV由式(1)求出，ΔV＝Ac×(C0+C1)/(C0+C1+Cp) ………(1)在圖3所示的電路的情況下，寄生電容Cp相當(dāng)于晶體管Q7的柵極電容C7和作為節(jié)點(diǎn)N1的布線中附著的電容(布線電容)CL之和。從式(1)可知，如果能將Cp的值變小，則就能使升壓量ΔV變大。
如上所述，構(gòu)成柵極線驅(qū)動(dòng)電路30的單位移位寄存器電路SR有必要通過(guò)輸出信號(hào)Gn對(duì)柵極線進(jìn)行高速充電并激活，為此，要求晶體管Q1要有大的驅(qū)動(dòng)能力。另外，如果能使升壓量ΔV變大，則就能使晶體管Q1的驅(qū)動(dòng)能力變大，并能對(duì)柵極線進(jìn)行更高速地充電。下面，就以可實(shí)現(xiàn)上述效果的本發(fā)明的移位寄存器電路加以說(shuō)明。
圖7是實(shí)施例1的單位移位寄存器電路SR的構(gòu)成電路圖。如圖所示，該單位移位寄存器電路SR的輸出級(jí)也由連接在輸出端子OUT和第1時(shí)鐘端子A之間的晶體管Q1(第1晶體管)、連接在輸出端子OUT和第1電源端子s1之間的晶體管Q2(第2晶體管)構(gòu)成。另外，在晶體管Q1的柵極·源極之間即節(jié)點(diǎn)N1和輸出端子OUT之間設(shè)有升壓電容C。在節(jié)點(diǎn)N1和第2電源端子s2之間連接有柵極與輸入端子IN連接的晶體管Q3，在節(jié)點(diǎn)N1和第1電源端子s1之間連接有柵極與第2時(shí)鐘端子B連接的晶體管Q4、柵極與節(jié)點(diǎn)N2連接的晶體管Q5。在節(jié)點(diǎn)N2和第3電源端子s3之間連接有二極管連接的晶體管Q6，在節(jié)點(diǎn)N2和第1電源端子s1之間連接有晶體管Q7。以上的構(gòu)成與圖3所示的現(xiàn)有的單位移位寄存器電路SR相同。
但是，本實(shí)施例中晶體管Q7的柵極(控制電極)與節(jié)點(diǎn)N1不是直接連接，而是通過(guò)由晶體管Q8和晶體管Q9構(gòu)成的隔離電路來(lái)連接。即，本實(shí)施例中的晶體管Q7是通過(guò)隔離電路與節(jié)點(diǎn)N1連接的晶體管(第3晶體管)。這里，將晶體管Q7的柵極節(jié)點(diǎn)定義為節(jié)點(diǎn)N3(第3節(jié)點(diǎn))。
晶體管Q8連接在節(jié)點(diǎn)N1和節(jié)點(diǎn)N3之間，并且其柵極與漏極(節(jié)點(diǎn)N3)連接。即晶體管Q8為二極管連接，其作為將從節(jié)點(diǎn)N3到節(jié)點(diǎn)N1的方向作為導(dǎo)通方向的單方向的開關(guān)元件起作用(即，節(jié)點(diǎn)N3側(cè)為陽(yáng)極，節(jié)點(diǎn)N1側(cè)為陰極)。晶體管Q9連接在節(jié)點(diǎn)N3和輸入端子IN之間，并且其柵極與輸入端子IN連接。因此，在圖7的電路中，若輸入端子IN變?yōu)镠電平，則晶體管Q3導(dǎo)通，不僅給節(jié)點(diǎn)N1充電而且同時(shí)晶體管Q9也導(dǎo)通且給節(jié)點(diǎn)N3也充電。總之，晶體管Q9作為節(jié)點(diǎn)N1充電時(shí)給節(jié)點(diǎn)N3充電的充電元件而起作用。
以下說(shuō)明本實(shí)施例中的單位移位寄存器電路SR的動(dòng)作。這里示出了該單位移位寄存器電路SR如圖5所示進(jìn)行連接構(gòu)成柵極線驅(qū)動(dòng)電路30的情況時(shí)的動(dòng)作。在此僅代表性地說(shuō)明構(gòu)成柵極線驅(qū)動(dòng)電路30的多個(gè)單位移位寄存器電路SR中的一個(gè)的動(dòng)作。另外，假定單位移位寄存器電路SR的第1時(shí)鐘端子A中輸入時(shí)鐘信號(hào)CLK，將該單位移位寄存器電路SR的輸出信號(hào)定義為Gn，將其前級(jí)以及次級(jí)的單位移位寄存器電路SR的輸出信號(hào)分別定義為Gn-1以及Gn+1。
首先作為初始狀態(tài)，假定節(jié)點(diǎn)N1為L(zhǎng)電平(VSS)，節(jié)點(diǎn)N2為H電平(VDD2-Vth)的復(fù)位狀態(tài)。另外，設(shè)定第1時(shí)鐘端子A(時(shí)鐘信號(hào)CLK)、第2時(shí)鐘端子B(次級(jí)的輸出信號(hào)Gn+1)、輸入端子IN(前級(jí)的輸出信號(hào)Gn-1)都為L(zhǎng)電平。
從該狀態(tài)開始，若前級(jí)的單位移位寄存器電路SR的輸出信號(hào)Gn-1變?yōu)镠電平，則晶體管Q3以及晶體管Q9就變?yōu)閷?dǎo)通。此時(shí)，由于節(jié)點(diǎn)N2為L(zhǎng)電平，所以晶體管Q5也導(dǎo)通，但是，晶體管Q3的驅(qū)動(dòng)能力設(shè)計(jì)得比晶體管Q5的驅(qū)動(dòng)能力足夠大，晶體管Q3的導(dǎo)通阻抗足夠低于晶體管Q5的導(dǎo)通阻抗，所以節(jié)點(diǎn)N1的電平上升。
晶體管Q8為二極管連接，以使從節(jié)點(diǎn)N3到節(jié)點(diǎn)N1的方向?yàn)閷?dǎo)通方向，從節(jié)點(diǎn)N1不會(huì)向節(jié)點(diǎn)N3供給電荷，但是從晶體管9會(huì)供給電荷(即晶體管Q8容許從節(jié)點(diǎn)N3到節(jié)點(diǎn)N1方向的充電，但阻止從節(jié)點(diǎn)N1到節(jié)點(diǎn)N3方向的充電)。由此，若節(jié)點(diǎn)N3的電平上升，則晶體管Q7開始導(dǎo)通，節(jié)點(diǎn)N2的電平下降。如果這樣，晶體管Q5的阻抗變高，節(jié)點(diǎn)N1的電平急速地上升。與此對(duì)應(yīng)，節(jié)點(diǎn)N3的電平也上升為H電平，晶體管Q7就完全導(dǎo)通。
其結(jié)果，節(jié)點(diǎn)N2變?yōu)長(zhǎng)電平(VSS)，晶體管Q5截止，節(jié)點(diǎn)N1變?yōu)镠電平(VDD1-Vth)。即，變?yōu)榫w管Q1導(dǎo)通，晶體管Q2截止的狀態(tài)。但是，即使前級(jí)的輸出信號(hào)Gn-1返回到L電平，由于節(jié)點(diǎn)N1及節(jié)點(diǎn)N3為前級(jí)狀態(tài)，所以在其后可維持該設(shè)置狀態(tài)。
進(jìn)而，當(dāng)?shù)?時(shí)鐘端子A的時(shí)鐘信號(hào)CLK變?yōu)镠電平時(shí)，輸出端子OUT的電平就上升。通過(guò)這時(shí)的升壓電容C以及晶體管Q1的柵極·溝道之間的電容形成的電容耦合，節(jié)點(diǎn)N1的電平只升壓升壓量ΔV。當(dāng)節(jié)點(diǎn)N1升壓時(shí)，輸出信號(hào)Gn的電平隨著第1時(shí)鐘端子A的電平而變化，時(shí)鐘信號(hào)CLK為H電平的期間，輸出信號(hào)Gn也變?yōu)镠電平而激活柵極線。之后，當(dāng)時(shí)鐘信號(hào)CLK返回到L電平時(shí)，輸出信號(hào)Gn也變?yōu)長(zhǎng)電平。
這里，在本發(fā)明實(shí)施例的移位寄存器電路SR中，由于從節(jié)點(diǎn)N1到節(jié)點(diǎn)N3為非導(dǎo)通，所以節(jié)點(diǎn)N1升壓且比節(jié)點(diǎn)N3電位高時(shí)，即節(jié)點(diǎn)N1的電位的絕對(duì)值變得比節(jié)點(diǎn)N3的電位的絕對(duì)值大時(shí)，節(jié)點(diǎn)N1與節(jié)點(diǎn)N3之間變?yōu)殡姼綦x狀態(tài)。其結(jié)果，在節(jié)點(diǎn)N1升壓時(shí)晶體管Q7的柵極電容C7變得對(duì)該節(jié)點(diǎn)N1的寄生電容Cp沒(méi)有貢獻(xiàn)，從而寄生電容Cp變小。從式(1)可知，如果寄生電容Cp變小，則升壓量ΔV就變大。結(jié)果，節(jié)點(diǎn)N1升壓時(shí)的晶體管Q1的驅(qū)動(dòng)能力變大。因此，該移位寄存器電路SR能對(duì)柵極線進(jìn)行高速充電，所以能實(shí)現(xiàn)由該移位寄存器電路SR構(gòu)成的柵極線驅(qū)動(dòng)電路30的動(dòng)作的高速化，進(jìn)而對(duì)液晶顯示裝置10的高清晰度做出貢獻(xiàn)。
之后，當(dāng)基于次級(jí)的輸出信號(hào)Gn+1第2時(shí)鐘端子B變?yōu)镠電平時(shí)，晶體管Q4變?yōu)閷?dǎo)通，節(jié)點(diǎn)N1就變?yōu)長(zhǎng)電平。由于從節(jié)點(diǎn)N3到節(jié)點(diǎn)N1的方向?yàn)閷?dǎo)通方向，所以當(dāng)節(jié)點(diǎn)N1變得比節(jié)點(diǎn)N3的電位低時(shí)，節(jié)點(diǎn)N3的電荷經(jīng)晶體管Q8流向節(jié)點(diǎn)N1側(cè)而放電，由此使節(jié)點(diǎn)N3的電位與節(jié)點(diǎn)N1的電位一起下降。該下降后的節(jié)點(diǎn)N3的電平就是晶體管Q8的閾值電壓(Vth)，雖然晶體管Q7在弱反轉(zhuǎn)區(qū)域進(jìn)行動(dòng)作，可由于流過(guò)的電流很少，所以作為由晶體管Q6以及晶體管Q7構(gòu)成的反相器(下拉驅(qū)動(dòng)電路)的輸出即節(jié)點(diǎn)N2變?yōu)镠電平。即，返回到晶體管Q1為截止，晶體管Q2為導(dǎo)通的復(fù)位狀態(tài)。
還有，之后，直到前級(jí)的輸出信號(hào)Gn-1變?yōu)镠電平，節(jié)點(diǎn)N3中也不會(huì)供給電荷，因此，節(jié)點(diǎn)N3的電位隨基于晶體管Q8的泄漏電流的時(shí)間從Vth開始下降，流過(guò)晶體管Q7的電流變得更小。由此，由晶體管Q6以及晶體管Q7構(gòu)成的反相器變?yōu)楦灰追崔D(zhuǎn)且更穩(wěn)定的狀態(tài)。
這樣，本實(shí)施例中的單位移位寄存器電路SR可與圖3所示的現(xiàn)有的電路同樣的進(jìn)行動(dòng)作。另外，如上所述，在節(jié)點(diǎn)N1升壓時(shí)，由于晶體管Q7的柵極電容C7不對(duì)該節(jié)點(diǎn)N1的寄生電容Cp做貢獻(xiàn)，因此寄生電容Cp變小。結(jié)果，節(jié)點(diǎn)N1升壓時(shí)的晶體管Q1的驅(qū)動(dòng)能力變大，進(jìn)而對(duì)柵極線能進(jìn)行高速充電。
如上所述，這時(shí)在作為決定升壓量ΔV的因子即節(jié)點(diǎn)N1的寄生電容Cp中，節(jié)點(diǎn)N1的布線電容CL也有貢獻(xiàn)。因此，如果能使節(jié)點(diǎn)N1的布線電容CL變得更小，則可使升壓量ΔV變得更大。由于布線電容CL依存于構(gòu)成節(jié)點(diǎn)N1的布線的長(zhǎng)度，所以也可縮短其長(zhǎng)度。即，在對(duì)構(gòu)成單位移位寄存器電路SR的各元件進(jìn)行布局的時(shí)候，如果盡可能地將晶體管Q1和升壓電容C以及晶體管Q8(isolationcircuit隔離電路)近接配置，就能使節(jié)點(diǎn)N1的布線電容CL變小。另外，在本實(shí)施例中的單位移位寄存器電路SR中，由于在節(jié)點(diǎn)N1升壓時(shí)節(jié)點(diǎn)N3從節(jié)點(diǎn)N1被電隔離，所以節(jié)點(diǎn)N3的布線電容對(duì)升壓量ΔV不產(chǎn)生影響。因此，即使構(gòu)成節(jié)點(diǎn)N3的布線變得少長(zhǎng)一點(diǎn)，也不會(huì)由此使升壓量ΔV變小。因此，在布線的布局設(shè)計(jì)時(shí)，最好使晶體管Q1的柵極與晶體管Q8的源極之間的布線長(zhǎng)度以及升壓電容C與晶體管Q8的源極之間的布線長(zhǎng)度中的至少一個(gè)(理想的是兩個(gè))比晶體管Q7的柵極與晶體管Q8的漏極之間的布線長(zhǎng)度短。
另外，在現(xiàn)有的單位移位寄存器電路SR中(圖3)，為了使節(jié)點(diǎn)N1的布線電容CL變小，有必要盡量使晶體管Q1以及升壓電容C和晶體管Q7近接配置。但是，晶體管Q7不僅要與晶體管Q6共同構(gòu)成比例反相器，而且與晶體管6相比要具有更大的驅(qū)動(dòng)能力，所以必須使其尺寸(柵極寬度)大于一定值以上。因此，在晶體管Q7的布局設(shè)計(jì)中有許多限制，使晶體管Q7接近晶體管Q1以及升壓電容C來(lái)進(jìn)行布局設(shè)計(jì)就變得很困難。
與此相對(duì)，在本實(shí)施例的單位移位寄存器電路SR中，為了使節(jié)點(diǎn)N1的布線電容CL變小，可使晶體管Q1以及升壓電容C和晶體管Q8(隔離電路)近接配置。由于晶體管Q8可作為將充電至節(jié)點(diǎn)N3的電荷進(jìn)行放電的二極管而動(dòng)作，所以驅(qū)動(dòng)能力可較小，尺寸也可較小。因此，在晶體管Q8的布局設(shè)計(jì)中自由度很高。基于本發(fā)明，可得到如下效果，即使晶體管Q8接近晶體管Q1以及升壓電容C來(lái)進(jìn)行配置就變得容易，且能容易地使節(jié)點(diǎn)N1的布線電容CL變小。
在上述說(shuō)明中，雖然只說(shuō)明了本實(shí)施例的單位移位寄存器電路SR如圖5那樣連接的情況下的動(dòng)作，但是其也適用于如圖2那樣連接的情況。
實(shí)施例2圖8表示本發(fā)明實(shí)施例2中的單位移位寄存器電路SR的構(gòu)成的電路圖，在本實(shí)施例中，晶體管Q3的漏極并不與電源連接而是與輸入動(dòng)作IN連接。由此，可削減用于供給電源的布線的占有面積。但是，由于在輸入動(dòng)作IN要連接其前級(jí)的輸出動(dòng)作OUT，所以施加給各單位移位寄存器電路SR的輸出級(jí)的負(fù)載增大，因而必須注意電路動(dòng)作的速度的減緩。
實(shí)施例3包含TFT的場(chǎng)效應(yīng)晶體管為導(dǎo)通元件，其在柵極施加了閾值電壓以上的電壓時(shí)，通過(guò)經(jīng)柵極絕緣膜的柵極電極的正下方形成的導(dǎo)電性溝道，使漏極·源極之間電連接而導(dǎo)通。因此，導(dǎo)通狀態(tài)的場(chǎng)效應(yīng)晶體管也能具有將柵極和溝道作為兩電極，并將柵極絕緣膜作為電介質(zhì)層的電容元件(柵極電容)的功能圖9表示實(shí)施例3中的單位移位寄存器電路SR的構(gòu)成的電路圖。在實(shí)施例1中，晶體管Q1的漏極·源極之間設(shè)有升壓電容C，但是在本實(shí)施例中將其替換為晶體管Q1的柵極電容。這種情況下，如圖9所示，在電路中無(wú)需升壓電容C。
通常，成為半導(dǎo)體集成電路內(nèi)形成的電容元件的電介質(zhì)層的絕緣膜的厚度與晶體管的柵極絕緣膜的厚度相同，所以在將電容元件用晶體管的柵極電容替換時(shí)，可由與該電容元件同一面積的晶體管來(lái)代替。即，通過(guò)將圖9中的晶體管Q1的柵極寬度按所需加寬，能實(shí)現(xiàn)與本發(fā)明實(shí)施例中圖7所示的電路同等的升壓動(dòng)作。另外還具有下述優(yōu)點(diǎn)，即通過(guò)將晶體管Q1的柵極寬度加寬，其驅(qū)動(dòng)能力增大，其結(jié)果，輸出信號(hào)的上升及下降速度變快，能實(shí)現(xiàn)動(dòng)作的高速化。
實(shí)施例4
圖10表示實(shí)施例4中的單位移位寄存器電路SR的構(gòu)成的電路圖。在該單位移位寄存器電路SR中，相對(duì)于實(shí)施例1中圖7的電路，在節(jié)點(diǎn)N3和第1電源端子s1(低電位側(cè)電源電位VSS)之間連接有晶體管Q10。晶體管Q10的柵極與第2時(shí)鐘端子B連接。
如上所述，在圖7的電路中，由于第2時(shí)鐘端子B變?yōu)镠電平，所以節(jié)點(diǎn)N1的電平下降，與之相隨，在節(jié)點(diǎn)N 3的電平下降之后不久，節(jié)點(diǎn)N3變?yōu)榫w管Q8的閾值電壓(Vth)的電平，但不會(huì)下降到低電位側(cè)電源電位VSS。即使在這種情況，由于流過(guò)晶體管Q7的電流很少，所以通常對(duì)動(dòng)作不會(huì)造成妨礙。但是，晶體管的閾值電壓有離散，在晶體管Q8的閾值電壓高的情況，或晶體管Q7的閾值電壓低的情況下，晶體管Q7沒(méi)有完全截止，而導(dǎo)致單位移位寄存器電路SR的誤動(dòng)作。
與此相對(duì)，在本實(shí)施例中圖10的單位移位寄存器電路SR中，當(dāng)?shù)?時(shí)鐘端子B變?yōu)镠電平時(shí)，晶體管Q10截止，因而節(jié)點(diǎn)N3的電平下降到低電位側(cè)電源電位VSS。即，能確切地使由晶體管Q6以及晶體管Q7構(gòu)成的反相器(下拉驅(qū)動(dòng)電路)的輸入為L(zhǎng)電平，所以，即使晶體管的閾值電壓有離散，也能使晶體管Q7完全截止。因此，能防止由晶體管閾值電壓的離散引起的單位移位寄存器電路SR的誤動(dòng)作，從而提高動(dòng)作的可靠性。
另外，雖然省略了圖示，但是在本實(shí)施例中如實(shí)施例2那樣也可以將晶體管Q3的漏極與輸入動(dòng)作IN連接。另外，如實(shí)施例3那樣也可以是使晶體管Q1的面積增大，并以晶體管Q1的柵極電容替換升壓電容C的結(jié)構(gòu)。
實(shí)施例5圖11表示了例如上述專利文獻(xiàn)2的圖14公開的現(xiàn)有的單位移位寄存器電路的構(gòu)成的電路圖。該單位移位寄存器電路的結(jié)構(gòu)中，并不是將由晶體管Q6以及晶體管Q7構(gòu)成的比例反相器(下拉驅(qū)動(dòng)電路)的輸出直接施加給節(jié)點(diǎn)N2，而是經(jīng)由晶體管Q11以及晶體管Q12構(gòu)成的緩沖器來(lái)施加。
這種情況下，節(jié)點(diǎn)N1的寄生電容Cp相當(dāng)于晶體管Q7的柵極電容C7、晶體管Q12的柵極電容C12、和作為節(jié)點(diǎn)N1的布線中附著的電容(布線電容)CL之和。即，與圖3的電路相比，在圖11的電路中，節(jié)點(diǎn)N1的寄生電容Cp增大晶體管Q12的柵極電容C12的量，由式(1)得到的升壓量ΔV變小。
在本實(shí)施例中，本發(fā)明適用于如圖11所示下拉驅(qū)動(dòng)電路的輸出經(jīng)緩沖器施加到節(jié)點(diǎn)N2型的單位移位寄存器電路SR。該電路表示在圖12中。構(gòu)成緩沖器的晶體管Q12的柵極與節(jié)點(diǎn)N3連接。即，本實(shí)施例的單位移位寄存器電路SR具有兩個(gè)經(jīng)由隔離電路連接到節(jié)點(diǎn)N1的晶體管(第3晶體管)、例如晶體管Q7以及晶體管Q12。
如上所述，在本發(fā)明的單位移位寄存器電路SR中，由于在節(jié)點(diǎn)N1升壓時(shí)節(jié)點(diǎn)N3從節(jié)點(diǎn)N1被電隔離，所以與節(jié)點(diǎn)N3連接的晶體管Q7以及晶體管Q2的柵極電容都沒(méi)有給節(jié)點(diǎn)N1的寄生電容Cp做貢獻(xiàn)。也就是說(shuō)，圖12的電路中，節(jié)點(diǎn)N1的寄生電容Cp變得與實(shí)施例1(圖7)一樣。由此，升壓量ΔV變大，節(jié)點(diǎn)N1升壓時(shí)的晶體管Q1的驅(qū)動(dòng)能力變大。因此，該單位移位寄存器電路SR變?yōu)槟軐?duì)柵極線進(jìn)行高速充電。
進(jìn)一步，將實(shí)施例5適用在圖12的電路中，如圖13所示在節(jié)點(diǎn)N3和第1電源端子s1(低電位側(cè)電源電位VSS)之間，也可設(shè)置柵極與第2時(shí)鐘端子B連接的晶體管10。由此與實(shí)施例5相同，基于第2時(shí)鐘端子B的信號(hào)使晶體管Q7完全截止，能防止由晶體管閾值電壓的離散引起的單位移位寄存器電路SR的誤動(dòng)作，從而提高動(dòng)作的可靠性。
另外，雖然省略了圖示，但是在本實(shí)施例中如實(shí)施例2那樣也可以將晶體管Q3的漏極與輸入端子IN連接。另外，如實(shí)施例3那樣也可以是使晶體管Q1的面積增大，并以晶體管Q1的柵極電容替換升壓電容C的結(jié)構(gòu)。
權(quán)利要求
1.一種移位寄存器電路，其特征在于，包括將輸入到時(shí)鐘端子的時(shí)鐘信號(hào)供給輸出端子的第1晶體管；以及將上述輸出端子進(jìn)行放電的第2晶體管，將連接上述第1晶體管的控制電極的節(jié)點(diǎn)作為第1節(jié)點(diǎn)，將連接上述第2晶體管的控制電極的節(jié)點(diǎn)作為第2節(jié)點(diǎn)，該控制電極還包含至少一個(gè)經(jīng)由預(yù)定的隔離電路而與上述第1節(jié)點(diǎn)連接的第3晶體管，將連接上述第3晶體管的控制電極的節(jié)點(diǎn)作為第3節(jié)點(diǎn)，當(dāng)上述第1節(jié)點(diǎn)的電位的絕對(duì)值變得比上述第3節(jié)點(diǎn)的電位的絕對(duì)值大時(shí)，上述隔離電路對(duì)上述第3節(jié)點(diǎn)和上述第1節(jié)點(diǎn)之間進(jìn)行電隔離。
2.權(quán)利要求
1所述的移位寄存器電路，其特征在于，上述至少一個(gè)第3晶體管包括在上述第2節(jié)點(diǎn)和電源端子之間連接的晶體管。
3.權(quán)利要求
1所述的移位寄存器電路，其特征在于，上述隔離電路包括在上述第1節(jié)點(diǎn)充電時(shí)對(duì)上述第3節(jié)點(diǎn)充電的充電元件；以及容許從第3節(jié)點(diǎn)到第1節(jié)點(diǎn)方向的充電，阻止從第1節(jié)點(diǎn)到第3節(jié)點(diǎn)方向的充電的單方向的開關(guān)元件。
4.權(quán)利要求
1所述的移位寄存器電路，其特征在于，連接上述第1晶體管的控制電極和上述隔離電路的布線長(zhǎng)度比連接上述隔離電路和上述第3晶體管的布線長(zhǎng)度短。
5.權(quán)利要求
1的移位寄存器電路，其特征在于，還包括在上述第1節(jié)點(diǎn)和上述輸出端子之間連接的電容元件。
6.權(quán)利要求
5所述的移位寄存器電路，其特征在于，連接上述電容元件和上述隔離電路的布線長(zhǎng)度比連接上述隔離電路和上述第3晶體管的布線長(zhǎng)度短。
7.一種移位寄存器電路，其特征在于，由級(jí)聯(lián)連接多個(gè)權(quán)利要求
1～6中任一個(gè)所述的移位寄存器電路而構(gòu)成。
8.一種圖像顯示裝置，具有級(jí)聯(lián)連接多個(gè)移位寄存器電路而構(gòu)成的柵極線驅(qū)動(dòng)電路，其特征在于，上述移位寄存器電路包括將輸入到時(shí)鐘端子的時(shí)鐘信號(hào)供給輸出端子的第1晶體管；以及將上述輸出端子進(jìn)行放電的第2晶體管，將連接第1晶體管的控制電極的節(jié)點(diǎn)作為第1節(jié)點(diǎn)，將連接第2晶體管的控制電極的節(jié)點(diǎn)作為第2節(jié)點(diǎn)，該控制電極還包含至少一個(gè)經(jīng)由預(yù)定的隔離電路而與上述第1節(jié)點(diǎn)連接的第3晶體管，將連接第3晶體管的控制電極的節(jié)點(diǎn)作為第3節(jié)點(diǎn)，當(dāng)上述第1節(jié)點(diǎn)的電位的絕對(duì)值變得比上述第3節(jié)點(diǎn)的電位的絕對(duì)值大時(shí)，上述隔離電路對(duì)上述第3節(jié)點(diǎn)和上述第1節(jié)點(diǎn)之間進(jìn)行電隔離。
專利摘要
本發(fā)明提供一種移位寄存器電路，其目的是為了提高移位寄存器電路的驅(qū)動(dòng)能力。該移位寄存器電路在輸出級(jí)包括輸出端子OUT和第1時(shí)鐘端子A之間的晶體管Q1；以及輸出端子OUT和第1電源端子s1之間的晶體管Q2。晶體管Q6、Q7構(gòu)成反相器，將晶體管Q2的柵極的電平進(jìn)行反轉(zhuǎn)，輸出到就晶體管Q1的柵極。在晶體管Q1的柵極和晶體管Q7的柵極之間設(shè)置有由晶體管Q8、Q9構(gòu)成的隔離電路。晶體管Q8為二極管連接，當(dāng)晶體管Q1的柵極與晶體管Q7的柵極相比變?yōu)楦唠娢粫r(shí)，兩者之間被電隔離。
文檔編號(hào)G09G3/36GK1992086SQ200610156262
公開日2007年7月4日 申請(qǐng)日期2006年12月28日
發(fā)明者飛田洋一, 村井博之 申請(qǐng)人:三菱電機(jī)株式會(huì)社導(dǎo)出引文BiBTeX, EndNote, RefMan