本公開概括而言涉及存儲器接口電路，更具體而言涉及其驅(qū)動器級，尤其是關于雙數(shù)據(jù)速率第5代(double?data?rate?5-th?generation，ddr5)同步動態(tài)隨機訪問存儲器(synchronous?dynamic?random?access?memory，sdram)和低功耗ddr5(low?power?ddr5，lpddr5)或其后繼者的。

背景技術：

1、聯(lián)合電子器件工程委員會(joint?electron?device?engineering?council，jedec)于2020年7月發(fā)布了ddr5?sdram的jesd79-5標準。ddr5允許了包括dq和dqs在內(nèi)的引腳的片上端接(on-die?termination，odt)特征，以及環(huán)回(loopback，lb)模式。odt特征被設計來通過允許存儲器控制器獨立改變?nèi)魏位蛩写鎯ζ髌骷亩私与娮鑱硖岣叽鎯ζ魍ǖ赖男盘柾旰眯?signal?integrity，si)。lb模式可被ddr5?mem?phy用來驗證發(fā)送器/接收器性能，而無需對存儲器陣列的實際寫入/讀取操作。

技術實現(xiàn)思路

1、在一個方面，一種存儲器接口電路包括驅(qū)動器級和邏輯電路。驅(qū)動器級具有多條支路，每條支路包括：上拉(pu)晶體管，其具有與電源節(jié)點耦合的第一源極/漏級端子，與中間節(jié)點耦合的第二源極/漏級端子，以及被耦合以接收pu控制代碼的比特的柵極；下拉(pd)晶體管，其具有與中間節(jié)點耦合的第一源極/漏級端子，與地節(jié)點耦合的第二源極/漏級端子，以及被耦合以接收pd控制代碼的比特的柵極；以及電阻器，其具有與所述中間節(jié)點耦合的第一端和與存儲器接口電路的引腳耦合的第二端。邏輯電路用于向驅(qū)動器級提供pu控制代碼和pd控制代碼。

2、在另一方面，一種用于計算系統(tǒng)的裝置包括：處理器；與處理器以可通信方式耦合的存儲器控制器；以及與存儲器控制器耦合的上述存儲器接口電路。

3、在另一方面，一種非暫態(tài)存儲介質(zhì)上存儲有指令或數(shù)據(jù)，用以使得包括上述存儲器接口電路的裝置被制造。

技術特征：

1.一種存儲器接口電路，包括：

2.如權利要求1所述的存儲器接口電路，其中，所述邏輯電路被配置為提供所述pu控制代碼和所述pd控制代碼，使得在環(huán)回模式的第一時段中：

3.如權利要求2所述的存儲器接口電路，其中，所述邏輯電路還被配置為提供所述pu控制代碼和所述pd控制代碼，使得在所述環(huán)回模式的第二時段中，所述支路中的一個或多個中的每一者的pu晶體管被接通，并且所有支路的pd晶體管被關斷。

4.如權利要求3所述的存儲器接口電路，其中，所述驅(qū)動器級還包括附加支路，該附加支路包括：

5.如權利要求3所述的存儲器接口電路，其中，所述邏輯電路被耦合以從硬件寄存器取回用于所述第二時段的pu控制代碼，并且基于所述存儲器接口電路中的查找表(lut)為所述第一時段設置所述pu控制代碼和所述pd控制代碼。

6.如權利要求5所述的存儲器接口電路，其中，所述支路的數(shù)目是6，并且對于所述第一時段，所述pu控制代碼被設置為20并且所述pd控制代碼被設置為32。

7.如權利要求1-6中的任一項所述的存儲器接口電路，其中，在所述第一時段中，所述引腳展現(xiàn)出符合聯(lián)合電子器件工程委員會(jedec)ddr標準的低電平電壓(vol)，并且在所述第二時段中，所述引腳展現(xiàn)出符合所述jedec?ddr標準的高電平電壓(voh)。

8.如權利要求1所述的存儲器接口電路，其中，所述邏輯電路被配置為提供所述pu控制代碼和所述pd控制代碼，使得在環(huán)回模式的第一時段中：

9.如權利要求8所述的存儲器接口電路，其中，所述邏輯電路還被配置為提供所述pu控制代碼和所述pd控制代碼，使得在所述環(huán)回模式的第二時段中，所述支路中的一個或多個中的每一者的pd晶體管被接通，并且所有支路的pu晶體管被關斷。

10.如權利要求9所述的存儲器接口電路，其中，所述驅(qū)動器級還包括附加支路，該附加支路包括：

11.如權利要求9所述的存儲器接口電路，其中，所述邏輯電路被耦合以從硬件寄存器取回用于所述第二時段的pd控制代碼，并且基于所述存儲器接口電路中的查找表(lut)為所述第一時段設置所述pd控制代碼和所述pu控制代碼。

12.如權利要求11所述的存儲器接口電路，其中，所述支路的數(shù)目是6，并且對于所述第一時段，所述pd控制代碼被設置為20并且所述pu控制代碼被設置為32。

13.如權利要求8-12中的任一項所述的存儲器接口電路，其中，在所述第一時段中，所述引腳展現(xiàn)出符合聯(lián)合電子器件工程委員會(jedec)低功耗ddr(lpddr)標準的高電平電壓(voh)，并且在所述第二時段中，所述引腳展現(xiàn)出符合所述jedec?lpddr標準的低電平電壓(vol)。

14.如權利要求1-13中的任一項所述的存儲器接口電路，其中，所述支路的每一者還包括與所述pu晶體管并聯(lián)耦合的第二pu晶體管，所述第二pu晶體管在所述第一時段和所述第二時段中都被關斷。

15.如權利要求1-14中的任一項所述的存儲器接口電路，其中，從所述pu控制代碼的最高有效比特(msb)到最低有效比特(lsb)，所述支路的pu晶體管和pd晶體管的大小被設定成使得：與該比特相對應的支路的pu晶體管的導通電阻是下一支路的pu晶體管的導通電阻的一半，與該比特相對應的支路的pd晶體管的導通電阻是下一支路的pd晶體管的導通電阻的一半，并且與該比特相對應的支路的電阻器的電阻是下一支路的電阻器的電阻的一半。

16.如權利要求4或10所述的存儲器接口電路，其中，所述附加支路的pu晶體管的導通電阻是與所述pu控制代碼的最低有效比特相對應的支路的pu晶體管的導通電阻的一半，所述附加支路的pd晶體管的導通電阻是與所述pd控制代碼的最低有效比特相對應的支路的pd晶體管的導通電阻的一半，并且所述附加支路的電阻器的電阻是與所述pu控制代碼的最低有效比特相對應的支路的電阻器的電阻的一半。

17.如權利要求6所述的存儲器接口電路，其中，取回的pu控制代碼在26到45的范圍內(nèi)。

18.如權利要求12所述的存儲器接口電路，其中，取回的pd控制代碼在35到57的范圍內(nèi)。

19.一種用于計算系統(tǒng)的裝置，包括：

20.一種非暫態(tài)存儲介質(zhì)，其上存儲有指令或數(shù)據(jù)，用以使得包括如權利要求1-18中的任一項所述的存儲器接口電路的裝置被制造。

技術總結(jié)
一種存儲器接口電路，包括驅(qū)動器級和向驅(qū)動器級提供控制代碼的邏輯電路。驅(qū)動器級具有多條支路，每條支路包括上拉(PU)晶體管、下拉(PD)晶體管和電阻器。PU晶體管具有與電源節(jié)點耦合的第一源極/漏級端子，與中間節(jié)點耦合的第二源極/漏級端子，以及柵極，所述柵極被耦合以接收PU控制代碼的比特。PD晶體管具有與所述中間節(jié)點耦合的第一源極/漏級端子，與地節(jié)點耦合的第二源極/漏級端子，以及柵極，所述柵極被耦合以接收PD控制代碼的比特。電阻器具有與所述中間節(jié)點耦合的第一端和與所述存儲器接口電路的引腳耦合的第二端。

技術研發(fā)人員：劉佳豪,鄭恭豪
受保護的技術使用者：英特爾公司
技術研發(fā)日：
技術公布日：2024/12/26