分案申請的相關(guān)信息本案是分案申請。本案的母案是申請日為2012年5月15日、申請?zhí)枮?01280026184.8、發(fā)明名稱為“包含啟用電路的裝置及系統(tǒng)”的發(fā)明專利申請案。本發(fā)明的實(shí)施例大體來說涉及半導(dǎo)體存儲器，且更特定來說，描述用于雙供應(yīng)電壓存儲器的接口電路的實(shí)例。
背景技術(shù)：
：隨著電子裝置(例如膝上型計(jì)算機(jī)、便攜式數(shù)字助理、數(shù)碼相機(jī)、移動電話、數(shù)字音頻播放器、視頻游戲控制臺等)的日益流行，對非易失性存儲器的需求也在上升。非易失性存儲器以各種類型出現(xiàn)，包含快閃存儲器。當(dāng)今，快閃存儲器廣泛地用于電子裝置(例如上文所提及的那些電子裝置)中的快速信息存儲裝置。一般通過將電荷存儲于浮動?xùn)艠O上來編程快閃存儲器單元。此后，甚至在已從快閃存儲器裝置移除電力之后，電荷也可在柵極上保持達(dá)無限周期。因此，快閃存儲器裝置為非易失性的。通過將適當(dāng)電壓施加到控制柵極及漏極或源極而將電荷存儲于浮動?xùn)艠O上。舉例來說，可通過將源極接地同時(shí)將充足大的正電壓施加到控制柵極以吸引電子(所述電子從溝道區(qū)隧穿柵極氧化物而到達(dá)浮動?xùn)艠O)而將負(fù)電荷置于浮動?xùn)艠O上?？赏ㄟ^將相對于源極為正的電壓施加到控制柵極來讀取快閃存儲器單元。存儲于快閃存儲器單元上的電荷的量確定為允許快閃存儲器單元在源極與漏極之間傳導(dǎo)電流而必須施加到控制柵極的電壓的量值。隨著將負(fù)電荷施加到浮動?xùn)艠O，快閃存儲器單元的閾值電壓增加，因此增加為允許快閃存儲器單元傳導(dǎo)電流而必須施加到控制柵極的電壓的量值。在讀取操作期間，將讀取電壓施加到控制柵極，所述讀取電壓大到足以在不充足電荷存儲于浮動?xùn)艠O上的情況下使單元變?yōu)閷?dǎo)通，但并不大到足以在充足電荷存儲于浮動?xùn)艠O上的情況下使單元變?yōu)閷?dǎo)通。在讀取操作期間，用作單元的輸出端子的漏極被預(yù)充電到正電壓，且源極耦合到接地。因此，如果快閃存儲器單元的浮動?xùn)艠O被充足充電，那么漏極將保持處于正電壓。如果快閃存儲器單元的浮動?xùn)艠O未被充足充電，那么單元將使漏極接地。在快閃存儲器單元可被編程之前，可通過從浮動?xùn)艠O移除電荷來擦除所述單元?？赏ㄟ^將具有與用于編程的電壓相反的極性的柵極到源極電壓施加到單元來擦除所述單元。舉例來說，可使控制柵極接地，且將大的正電壓施加到源極以致使電子隧穿柵極氧化物并從浮動?xùn)艠O耗盡電荷。在另一方法中，將相對大的負(fù)電壓施加到控制柵極，且將正電壓(例如供應(yīng)電壓)施加到源極區(qū)。典型的快閃存儲器裝置包含含有布置成若干行及列的大量快閃存儲器單元的存儲器陣列。兩種常見類型的快閃存儲器陣列架構(gòu)為“nand”及“nor”架構(gòu)，如此稱謂是因?yàn)椴贾妹恳徽叩幕究扉W存儲器單元配置的邏輯形式。典型的快閃存儲器陣列可包含劃分成若干個(gè)塊的大量快閃存儲器單元。每一塊可包含若干個(gè)行，其中同一行中的單元使其控制柵極耦合到共同字線。同一列中的單元可使其源極及漏極彼此串聯(lián)連接。因此，每一塊的同一列中的所有存儲器單元通常彼此串聯(lián)連接。塊中的上部快閃存儲器單元的漏極通過選擇柵極晶體管耦合到位線。所述位線中的每一者輸出指示存儲于陣列的相應(yīng)列中的數(shù)據(jù)位的相應(yīng)位線信號bl1-bln。所述位線可穿過多個(gè)塊延伸到相應(yīng)讀出放大器?？赏ㄟ^在每一快閃存儲器單元中存儲多個(gè)數(shù)據(jù)位來增加快閃存儲器陣列的存儲容量。此可通過在每一單元的浮動?xùn)艠O上存儲多個(gè)電荷電平來實(shí)現(xiàn)。這些存儲器裝置通常稱為多位或多電平快閃存儲器單元(稱作“mlc存儲器單元”)。在mlc單元中，將對應(yīng)于在相應(yīng)電壓范圍內(nèi)定義的不同閾值電壓電平的多個(gè)二進(jìn)制數(shù)據(jù)位存儲于單個(gè)單元內(nèi)。每一不同閾值電壓電平對應(yīng)于數(shù)據(jù)位的相應(yīng)組合。具體來說，數(shù)目為n的位需要2n個(gè)不同閾值電壓電平。舉例來說，為使快閃存儲器單元存儲2個(gè)數(shù)據(jù)位，需要對應(yīng)于位狀態(tài)00、01、10及11的4個(gè)不同閾值電壓電平。當(dāng)讀取存儲器單元的狀態(tài)時(shí)，存儲器單元傳導(dǎo)電流的閾值電壓電平對應(yīng)于表示編程到所述單元中的數(shù)據(jù)的位的組合。存儲于每一快閃存儲器單元中的兩個(gè)或兩個(gè)以上位可為同一數(shù)據(jù)頁中的鄰近位。然而，更經(jīng)常地，將一個(gè)位視為一個(gè)數(shù)據(jù)頁中的位，且將另一位視為鄰近數(shù)據(jù)頁中的對應(yīng)位。對于陣列中的所有存儲器單元行，指派給相應(yīng)電荷電平的位狀態(tài)通常為相同的。指派給陣列中的快閃存儲器單元的位狀態(tài)通常在硬件中實(shí)施且因此在快閃存儲器裝置的操作期間無法改變。存儲器裝置可利用相對高的電壓來進(jìn)行讀取及編程操作。在一個(gè)實(shí)例中，5v可用于讀取操作且20v用于編程操作?？稍诖鎯ζ餮b置上由外部供應(yīng)的電壓在內(nèi)部產(chǎn)生這些電壓。在一個(gè)實(shí)例中，外部供應(yīng)的電壓可為3v。用于讀取及編程操作的線驅(qū)動器及讀出放大器可使用基于此外部供應(yīng)的電壓而產(chǎn)生的經(jīng)升壓電壓來操作。存儲器裝置上的輸入及輸出緩沖器電路一般可需要驅(qū)動耦合到所述存儲器裝置的輸入/輸出總線。由于總線可具有與其相關(guān)聯(lián)的顯著電容，因此用于驅(qū)動所述總線的電壓一般應(yīng)為低的。在一些實(shí)例中，用于為讀取及編程操作產(chǎn)生經(jīng)升壓電壓的外部供應(yīng)的電壓可能太高以致對于由輸入/輸出緩沖器使用來說并不合意。因此，存儲器裝置可具有雙電力供應(yīng)?？墒褂靡话惴Q為vcc_io的一個(gè)外部供應(yīng)的電壓來操作電力輸入/輸出電路并驅(qū)動輸入/輸出總線。在一個(gè)實(shí)例中，vcc_io可為1.8v?？墒褂靡话惴Q為vcc_peri的第二外部供應(yīng)的電壓來為外圍電路(例如在存儲器裝置的讀取及編程操作中使用的線驅(qū)動器及放大器)供電。圖1是根據(jù)現(xiàn)有技術(shù)的雙電力供應(yīng)存儲器裝置的示意性圖解說明。存儲器裝置100可包含存儲器陣列110，其可包含任何數(shù)目個(gè)存儲器單元。外圍電路115可耦合到存儲器陣列110且經(jīng)配置以從存儲器陣列110讀取數(shù)據(jù)并將數(shù)據(jù)編程到存儲器陣列110中。外圍電路115經(jīng)配置以接收外部供應(yīng)的電壓vcc_peri。如上文所提及，外圍電路115可包含一個(gè)或一個(gè)以上電壓升壓電路，其可將電壓vcc_peri升壓到用于讀取或編程存儲器陣列110的電壓。i/o電路120可耦合到外圍電路115及i/o總線125。i/o電路125可包含從總線125接收數(shù)據(jù)或?qū)?shù)據(jù)驅(qū)動到總線125上的緩沖器電路。所述i/o電路經(jīng)配置以接收第二外部供應(yīng)的電壓vcc_io。vcc_io電壓可不同于vcc_peri電壓。特定來說，如上文所提及，vcc_io電壓可低于vcc_peri電壓。i/o總線125耦合到存儲器控制器130。技術(shù)實(shí)現(xiàn)要素：附圖說明圖1是根據(jù)現(xiàn)有技術(shù)的雙電力供應(yīng)存儲器裝置的示意性圖解說明。圖2是根據(jù)本發(fā)明的實(shí)施例的存儲器系統(tǒng)的示意性圖解說明。圖3是根據(jù)本發(fā)明的實(shí)施例的存儲器裝置的組件的示意性圖解說明。圖4是根據(jù)本發(fā)明的實(shí)施例的接口電路的示意性圖解說明。圖5是根據(jù)本發(fā)明的實(shí)例的輸出緩沖器的示意性圖解說明。圖6是根據(jù)本發(fā)明的實(shí)例的輸入緩沖器的示意性圖解說明。圖7是根據(jù)本發(fā)明的實(shí)例的電壓檢測器的示意性圖解說明。圖8是根據(jù)本發(fā)明的實(shí)施例的波形的示意性圖解說明。圖9是根據(jù)本發(fā)明的實(shí)施例的存儲器裝置的組件的示意性圖解說明。圖10是根據(jù)本發(fā)明的實(shí)施例的啟用電路的示意性圖解說明。圖11是圖解說明根據(jù)本發(fā)明的實(shí)施例的圖10的啟用電路930的操作的時(shí)序圖。圖12是根據(jù)本發(fā)明的實(shí)施例的電平移位器的示意性圖解說明。圖13是根據(jù)本發(fā)明的實(shí)施例的單觸發(fā)脈沖產(chǎn)生器的示意性圖解說明。圖14是根據(jù)本發(fā)明的實(shí)施例的延遲元件的示意性圖解說明。具體實(shí)施方式如上文所描述，存儲器裝置可利用多個(gè)外部供應(yīng)的電壓供應(yīng)。如本文中將進(jìn)一步描述，可在存儲器裝置的操作期間停用(例如，切斷連接、切斷、關(guān)斷或以其它方式變得不可用)那些外部供應(yīng)的電壓中的一者。在一些實(shí)例中，此可節(jié)省電力。本發(fā)明的實(shí)施例可減少或消除在停用電壓供應(yīng)時(shí)原本可能產(chǎn)生的泄漏電流。盡管本發(fā)明的一些實(shí)施例可提供此優(yōu)點(diǎn)或解決前述問題，所述優(yōu)點(diǎn)及問題是為易于圖解說明而提供的，且應(yīng)理解，本發(fā)明的一些實(shí)例可并不提供本文中所描述的益處中的任一者或全部或者解決此項(xiàng)技術(shù)中所識別的缺點(diǎn)中的任一者或全部。本發(fā)明的實(shí)施例包含若干系統(tǒng)。如本文中所使用，系統(tǒng)可指代存儲器系統(tǒng)或其它系統(tǒng)。根據(jù)所描述實(shí)例的系統(tǒng)可包含若干裝置。如本文中所使用，裝置可指代存儲器裝置或其它裝置。下文陳述某些細(xì)節(jié)以提供對本發(fā)明的實(shí)施例的充分理解。然而，所屬領(lǐng)域的技術(shù)人員將清楚，可在沒有這些特定細(xì)節(jié)中的各者的情況下實(shí)踐本發(fā)明的實(shí)施例。在一些實(shí)例中，未詳細(xì)展示眾所周知的電路、控制信號、時(shí)序協(xié)議及軟件操作以便避免不必要地使本發(fā)明的所描述實(shí)施例模糊。圖2是根據(jù)本發(fā)明的實(shí)施例的存儲器系統(tǒng)的示意性圖解說明。存儲器系統(tǒng)200包含經(jīng)由共同i/o總線212耦合到存儲器控制器210的多個(gè)存儲器裝置201、202、203。所述共同i/o總線可(舉例來說)使用穿硅通孔(tsv)或在使用堆疊式存儲器系統(tǒng)的實(shí)施例中使用其它穿襯底連接而連接到存儲器裝置201、202、203中的每一者。在其它實(shí)例中，可使用其它互連來共享輸入/輸出總線212。盡管在圖2中展示了三個(gè)存儲器裝置201、202、203，但一般可使用任何數(shù)目個(gè)裝置。存儲器裝置201、202、203中的每一者可包含相應(yīng)存儲器陣列。在圖2中展示存儲器裝置201的存儲器陣列215。一般來說，存儲器陣列215可包含以任何方式布置的任何數(shù)目個(gè)存儲器單元。通常，存儲器陣列215的存儲器單元可布置成若干行及列。外圍電路220耦合到存儲器陣列215。外圍電路220可經(jīng)配置以從存儲器陣列215讀取數(shù)據(jù)及/或?qū)?shù)據(jù)編程到存儲器陣列215。外圍電路220可包含但不限于放大器、驅(qū)動器、解碼器或其組合。外圍電路220可經(jīng)配置以接收外部供應(yīng)的電壓vcc_peri。如上文所提及，在一些實(shí)例中，外圍電路220可包含可對電壓vcc_peri進(jìn)行升壓的一個(gè)或一個(gè)以上電壓升壓電路。i/o電路225耦合到外圍電路220及i/o總線212。舉例來說，所述i/o電路可包含輸入及/或輸出緩沖器，其可從i/o總線212接收數(shù)據(jù)、命令及/或地址信號并將數(shù)據(jù)、命令及/或地址信號提供到i/o電路225以及其它存儲器裝置202及203的i/o電路。i/o電路225又可將命令、地址及/或數(shù)據(jù)信號提供到外圍電路220以供在讀取及/或編程存儲器陣列215中使用。類似地，可通過i/o電路225將從存儲器陣列讀取的數(shù)據(jù)驅(qū)動到i/o總線212上。i/o電路225經(jīng)配置以接收外部供應(yīng)的電壓vcc_io。如上文所提及，vcc_io可為不同于vcc_peri的電壓。在本發(fā)明的實(shí)例中，vcc_io可低于vcc_peri。在一個(gè)實(shí)例中，vcc_io可為1.8v，而vcc_peri可為3v。可經(jīng)由共享電力供應(yīng)總線將外部供應(yīng)的電壓vcc_io提供到存儲器系統(tǒng)中的多個(gè)存儲器裝置。舉例來說，在存儲器系統(tǒng)200中，經(jīng)由電力供應(yīng)總線230將vcc_io提供到存儲器裝置201、202及203。另一方面，可將vcc_peri個(gè)別地提供到系統(tǒng)的存儲器裝置或提供到少于vcc_peri被提供到的所有存儲器裝置的存儲器裝置。在圖2的實(shí)例中，通過存儲器裝置201特有的電連接235將vcc_peri提供到存儲器裝置201?？蔀榇鎯ζ餮b置202及203提供單獨(dú)電連接以接收電壓vcc_peri。因此，在一些實(shí)例中，假如vcc_io被停用，那么多個(gè)存儲器裝置可能接收不到vcc_io。然而，可針對個(gè)別存儲器裝置或存儲器裝置群組或一般少于系統(tǒng)的所有存儲器裝置停用vcc_peri。隨著在系統(tǒng)中使用的存儲器裝置的數(shù)目已增加，所消耗的備用電力量也已增加。為了減少備用電力，可停用vcc_peri。在一些系統(tǒng)中，可通過針對一個(gè)存儲器裝置或選定存儲器裝置停用vcc_peri而vcc_io保持啟用來節(jié)省電力。然而，如果停用vcc_peri而vcc_io保持啟用，那么可能發(fā)生一問題。所述問題是，可存在從vcc_io穿過i/o電路到接地的泄漏路徑。因此，從vcc_io到接地的直流可流動，從而促成裝置的電力消耗。本發(fā)明的實(shí)例包含可在停用vcc_peri時(shí)停用存儲器裝置的i/o電路的啟用電路。參考圖2，啟用電路250耦合到i/o電路225。啟用電路250經(jīng)配置以提供(例如，產(chǎn)生)控制信號(例如，啟用信號io_en)。響應(yīng)于啟用信號io_en的第一狀態(tài)，i/o電路經(jīng)配置以被啟用且可將信號耦合到i/o總線212及/或從i/o總線212耦合信號。然而，響應(yīng)于啟用信號io_en的第二狀態(tài)，i/o電路經(jīng)配置以被停用以便將其與外部供應(yīng)的電壓供應(yīng)vcc_io及/或接地隔離，使得不穿過i/o電路225形成dc電流路徑。如下文將進(jìn)一步描述，在一些實(shí)例中，啟用電路250可耦合到外部供應(yīng)的電壓供應(yīng)vcc_io及vcc_peri。在一些實(shí)例中，啟用電路250可耦合到外圍電路220。雖然圖2中僅展示存儲器裝置201的啟用電路250，但應(yīng)理解存儲器裝置201、202及203中的每一者可包含用以啟用及/或停用其相應(yīng)i/o電路的相應(yīng)啟用電路。在本發(fā)明的一些實(shí)例中，啟用電路250可包含經(jīng)配置以檢測是否已停用vcc_io及/或vcc_peri的電路。圖3中展示一個(gè)此種實(shí)施方案。圖3是根據(jù)本發(fā)明的實(shí)施例的存儲器裝置的組件的示意性圖解說明。存儲器裝置300包含用與圖2中所展示的組件相似的參考編號標(biāo)示的數(shù)個(gè)組件。外圍電路220經(jīng)配置以接收vcc_peri且耦合到i/o電路225。存儲器陣列215在圖3中未展示，但可耦合到外圍電路220。圖3圖解說明可從外圍電路220提供到i/o電路225的i/o緩沖器控制信號310?？蓮耐鈬娐?20將out_data312提供到i/o電路。out_data312可表示從存儲器陣列檢索的數(shù)據(jù)?？蓮膇/o電路225將in_data314提供到外圍電路220。in_data314可表示待寫入到存儲器陣列的數(shù)據(jù)。如上文大體所論述，可給i/o電路225提供vcc_io且i/o電路225可驅(qū)動i/o總線。i/o電路225可連接到一個(gè)或一個(gè)以上外部可接達(dá)端子，例如圖3中所展示的i/o墊316。i/o墊316可連接到圖2的i/o總線212。所述外部可接達(dá)端子(例如i/o墊316)可提供用于將i/o總線連接到存儲器裝置300的接口且一般可采取任何適合形式，例如但不限于接合墊、引腳或其它互連件。如上文大體所描述，本發(fā)明的實(shí)施例提供可啟用及/或停用存儲器裝置的i/o電路的控制信號。在圖3中，展示啟用電路250的實(shí)施方案。啟用電路250經(jīng)配置以提供控制信號io_en。啟用電路250可包含兩個(gè)電壓檢測器352、354及接口電路356。電壓檢測器352可連接到電壓供應(yīng)vcc_peri。電壓檢測器352可提供信號lowvcc_，其中l(wèi)owvcc_信號的狀態(tài)指示電壓vcc_peri是否低于閾值電壓。也就是說，電壓檢測器352可將在vcc_peri輸入處接收的電壓與閾值進(jìn)行比較。在vcc_peri電壓降到低于閾值的情況下，例如當(dāng)停用vcc_peri電壓供應(yīng)時(shí)，lowvcc_信號將如此指示。在一個(gè)實(shí)例中，當(dāng)在vcc_peri輸入處接收的電壓處于對于電路操作足夠高的電壓時(shí)，lowvcc_信號具有高或邏輯‘1’狀態(tài)。在一個(gè)實(shí)例中，所述電壓可為3v或更高。當(dāng)在vcc_peri輸入處接收的電壓低于閾值(在一個(gè)實(shí)例中，為3v)時(shí)，lowvcc_信號可轉(zhuǎn)變?yōu)榈突蜻壿嫛?’狀態(tài)。以類似方式，電壓檢測器354可連接到電壓供應(yīng)vcc_io。電壓檢測器354可提供信號lowvccq_，其中l(wèi)owvccq_信號的狀態(tài)指示電壓vcc_io是否低于閾值電壓。也就是說，電壓檢測器354可將在vcc_io輸入處接收的電壓與閾值進(jìn)行比較。在vcc_io電壓降到低于閾值的情況下，例如當(dāng)停用vcc_io電壓供應(yīng)時(shí)，lowvccq_信號將如此指示。在一個(gè)實(shí)例中，當(dāng)在vcc_io輸入處接收的電壓處于對于電路操作足夠高的電壓時(shí)，lowvccq_信號具有高或邏輯‘1’狀態(tài)。在一個(gè)實(shí)例中，所述電壓可為1.8v或更高。當(dāng)在vcc_io輸入處接收的電壓低于閾值(在一個(gè)實(shí)例中，為1.8v)時(shí)，lowvccq_信號可轉(zhuǎn)變?yōu)榈突蜻壿嫛?’狀態(tài)?？墒褂萌魏芜m合電壓檢測器來實(shí)施電壓檢測器352及354。在一些實(shí)例中，電壓檢測器352、354可各自包含帶隙參考及用于分別將vcc_peri及vcc_io電壓與參考電壓進(jìn)行比較的比較電路。接口電路356經(jīng)配置以接收lowvcc_及l(fā)owvccq_信號并提供io_en信號。如圖3中所展示，接口電路356還可耦合到vcc_peri及vcc_io供應(yīng)電壓。一般來說，io_en信號將指示vcc_peri及vcc_io供應(yīng)電壓兩者是否被啟用及處于對于電路操作充足的電壓。如果所述供應(yīng)電壓中的任一者已被停用，那么io_en信號將如此指示且停用i/o電路225(例如，將所述電路與一個(gè)或一個(gè)以上外部可接達(dá)端子解耦)，以便避免穿過i/o電路形成dc電流路徑，如上文大體所描述。因此，接口電路356可一般根據(jù)下表來提供io_en信號：情況1234vcc_peri高(例如，1.3v)低(例如，＜3v)高(例如，3v)低(例如，＜3v)vcc_io高(例如，1.8v)高(例如，1.8v)低(例如，＜1.8v)低(例如，＜1.8v)io_en高(例如，1.8v)低(例如，0v)低(例如，0v)不適用情況1對應(yīng)于其中存儲器裝置可用于讀取及編程操作的正常偏置狀況。情況2及3為其中停用兩個(gè)電力供應(yīng)電壓中的一者的狀況。在這些情況中，低io_en信號可停用外部可接達(dá)端子與i/o電路之間的互連。情況2包含其中vcc_peri等于0v(此可指示vcc_peri被停用)的情形。在情況2中，返回參考圖3，外圍電路220可不消耗任何電力，因?yàn)殡娏?yīng)被停用。因此，io緩沖器控制信號310及out_data312的電壓可為未知的。然而，io_en信號可能已停用i/o電路225使得無dc電流可流動穿過i/o電路225。如下文將進(jìn)一步描述，i/o電路225中所包含的電路可包含io_en輸入以確保當(dāng)io_en信號為低時(shí)無dc電流在電路中流動。情況3包含其中vcc_io＝0v(指示vcc_io電壓供應(yīng)可能已被停用)的情況。在此情形中，返回參考圖3，i/o電路225可不消耗任何電力，因?yàn)槠湮唇邮针妷汗?yīng)。因此，圖3的in_data314的電壓電平可為未知的。外圍電路220也可具有io_en輸入以確保無dc電流可流動穿過外圍電路220。如將了解，可使用多種電路來實(shí)施接口電路356以根據(jù)上表起作用。圖4中展示接口電路的實(shí)施方案的一個(gè)實(shí)例。圖4是根據(jù)本發(fā)明的實(shí)施例的接口電路的示意性圖解說明。接口電路400可用于實(shí)施圖3的接口電路356。接口電路400包含五個(gè)子電路411-415。子電路411經(jīng)配置以在lowvcc_及l(fā)owvccq_兩者均為高時(shí)將io_en信號上拉到vcc_io。也就是說，子電路411可用于實(shí)施上表中的情況1。如上文參考圖3所描述，回想起高lowvcc_信號指示vcc_peri處于對于裝置操作充足的電壓且高lowvccq_信號指示vcc_io處于對于裝置操作充足的電壓。當(dāng)lowvcc_及l(fā)owvccq_兩者均為高時(shí)，n-fet晶體管422、423兩者可被接通，從而將節(jié)點(diǎn)425連接到接地。由vcc_peri供電的反相器426可將高lowvcc_信號反相為低，且n-fet晶體管427可被關(guān)斷。在節(jié)點(diǎn)425耦合到接地的情況下，p-fet晶體管428的柵極可處于接地，從而接通p-fet晶體管428且將輸出節(jié)點(diǎn)430耦合到vcc_io。節(jié)點(diǎn)430處于vcc_io可關(guān)斷p_fet晶體管429。子電路413及415可用于實(shí)施上表中的情況2，其中vcc_peri可為低的。因此，lowvcc_信號可為低的，而lowvccq_信號可為高的。子電路413包含由vcc_io供電的反相器432。所述反相器可將lowvcc_信號反相為高信號，從而接通n-fet晶體管434。接通n-fet晶體管434可將節(jié)點(diǎn)430(例如，io_en信號)下拉到接地。子電路415包含由vcc_peri供電的反相器436。所述反相器可將lowvcc_信號反相為高信號，從而接通n-fet晶體管438。接通n-fet晶體管438可將節(jié)點(diǎn)430(例如，io_en信號)下拉到接地。子電路413及415為類似的，除反相器432由vcc_io供電且反相器436由vcc_peri供電之外。因此，兩個(gè)子電路413及415在一個(gè)或另一個(gè)電力供應(yīng)電壓變?yōu)楸煌Ｓ没虿环€(wěn)定的情況下提供某一冗余度。子電路412及414可用于實(shí)施上表中的情況3，其中vcc_io可為低的。因此，lowvccq_信號可為低的，而lowvcc_信號可為高的。子電路412包含由vcc_io供電的反相器440。所述反相器可將lowvccq_信號反相為高信號，從而接通n-fet晶體管442。接通n-fet晶體管442可將節(jié)點(diǎn)430(例如，io_en信號)下拉到接地。子電路414包含反相器450及下拉n-fet晶體管452。然而，回想起lowvccq_信號是基于vcc_io信號而提供使得高lowvccq_信號可具有等于vcc_io電力供應(yīng)的量值(例如，1.8v)。因此，lowvccq_信號可并不直接提供到由vcc_peri供電的反相器450，因?yàn)樘幱趘cc_io的高lowvccq_信號可并不高到足以由反相器450反相。因此，提供電平轉(zhuǎn)換器電路454。將lowvccq_信號提供到n-fet晶體管456的柵極。當(dāng)lowvccq_信號為低時(shí)，n-fet晶體管456可被接通，從而將低電壓提供到反相器458。反相器458可接著將高信號提供到反相器450，反相器450又將低信號提供到晶體管452的柵極，所述低信號不足以接通n-fet晶體管452。當(dāng)lowvccq_信號為低時(shí)，n-fet晶體管456可不被接通。p-fet晶體管460由施加到其柵極的接地電壓接通且因此將基于vcc_peri的高電壓提供到反相器458的輸入。由vcc_per供電的反相器458因此將低電壓提供到反相器450的輸入，反相器450又將高電壓提供到晶體管452的柵極。晶體管452可接著接通，從而將節(jié)點(diǎn)430(例如，io_en信號)拉到接地。因此，當(dāng)lowvccq_信號為低時(shí)，子電路414可將io_en信號拉為低。雖然圖4中展示電平轉(zhuǎn)換器電路454的一個(gè)實(shí)施方案，但在其它實(shí)例中可使用電平轉(zhuǎn)換器電路的其它實(shí)施方案。因此，已描述接口電路的實(shí)例，包含圖4的接口電路400。接口電路400可用于實(shí)施圖3的接口電路356。雖然展示接口電路400具有多個(gè)子電路，但在一些實(shí)施例中可不需要所述子電路中的一些子電路，例如子電路412?；叵肫鹚鼋涌陔娐酚糜谔峁┛捎糜趩⒂没蛲Ｓ胕/o電路(例如圖3的i/o電路225)的io_en信號。因此，現(xiàn)在將描述經(jīng)配置以響應(yīng)于io_en信號而被啟用或停用的i/o電路的實(shí)例。圖5是根據(jù)本發(fā)明的實(shí)例的輸出緩沖器的示意性圖解說明。輸出緩沖器500可包含在(舉例來說)圖3的i/o電路225中，且可耦合到i/o總線212。輸出緩沖器500包含p-fet晶體管505及n-fet晶體管510。p-fet晶體管505耦合于vcc_io與輸出節(jié)點(diǎn)507之間。n-fet晶體管510耦合于接地與輸出節(jié)點(diǎn)507之間。以此方式，當(dāng)n-fet晶體管510接通時(shí)，可將節(jié)點(diǎn)507下拉到接地，而當(dāng)p-fet晶體管505接通時(shí)，可將節(jié)點(diǎn)507上拉到vcc_io。邏輯電路515基于輸出數(shù)據(jù)信號517與io_en信號520的組合而提供用于晶體管505及510的柵極的控制信號。舉例來說，輸出數(shù)據(jù)信號517可為圖3中所展示的out_data信號312。再次參考圖5，邏輯電路515包含具有耦合到晶體管505的柵極的輸出的nand門522。所述nand門在nand門522的相應(yīng)輸入處接收io_en信號520及輸出數(shù)據(jù)信號517。當(dāng)io_en信號520為低時(shí)，不管輸出數(shù)據(jù)信號517的狀態(tài)如何，nand門522的輸出均可為高的。因此，當(dāng)io_en信號520為低時(shí)，可阻止晶體管505接通。然而，當(dāng)io_en信號520為高時(shí)，由nand門522提供到晶體管505的信號可基于輸出數(shù)據(jù)信號517的值。邏輯電路515進(jìn)一步包含耦合到晶體管510的柵極的nor門525。io_en信號520由反相器527提供到nor門525的一個(gè)輸入。當(dāng)io_en信號520為低時(shí)，反相器527可將高信號提供到nor門525的一個(gè)輸入，nor門525又可將低信號提供到晶體管510的柵極，此可阻止晶體管510接通。以此方式，輸出緩沖器500可由低io_en信號停用。然而，當(dāng)io_en信號520為高時(shí)，nor門525的輸出可處于由輸出數(shù)據(jù)信號517的值確定的狀態(tài)。因此，高io_en信號可啟用輸出緩沖器500。圖6是根據(jù)本發(fā)明的實(shí)例的輸入緩沖器的示意性圖解說明。舉例來說，輸入緩沖器600可包含在圖3的i/o電路225中。輸入緩沖器600包含可提供in_data信號610的反相器605。舉例來說，in_data信號610可對應(yīng)于圖3的in_data信號314。輸入緩沖器600進(jìn)一步包含nand門615。nand門615可在一個(gè)輸入處接收io_en信號520且在另一輸入處接收來自i/o總線的數(shù)據(jù)信號。舉例來說，可從如圖3中所展示的i/o總線212接收數(shù)據(jù)信號。再次參考圖6，如果io_en520信號為低的，那么不管來自i/o總線的數(shù)據(jù)信號的狀態(tài)如何，nand門的輸出均可為高的?？蓪and門615的高輸出提供到反相器605，反相器605又可提供低in_data信號610。以此方式，低io_en信號520可停用輸入緩沖器600。當(dāng)io_en信號520為高時(shí)，nand門的輸出可取決于從i/o總線接收的數(shù)據(jù)信號的狀態(tài)，且因此反相器605的輸出也可對應(yīng)于從i/o總線接收的數(shù)據(jù)信號的狀態(tài)。以此方式，可響應(yīng)于高io_en信號而啟用輸入緩沖器600。因此，上文已描述可基于vcc_io及/或vcc_peri是否已被停用的確定而提供io_enable信號的接口電路的實(shí)例。圖7是根據(jù)本發(fā)明的實(shí)例的電壓檢測器的示意性圖解說明。電壓檢測器700可用于實(shí)施圖3的電壓檢測器352。類似電壓檢測器電路可用于實(shí)施圖3的電壓檢測器354。再次參考圖7，電壓檢測器700可包含電阻器701-703。雖然展示了電阻器，但可使用具有電阻的任何電路元件。電阻器701具有值r1且耦合于節(jié)點(diǎn)710與接地之間。電阻器702具有值r2且耦合于vcc_peri與節(jié)點(diǎn)710之間。節(jié)點(diǎn)710耦合到p-fet晶體管712的柵極。p-fet晶體管712的源極耦合到vcc_peri且p-fet晶體管712的漏極耦合到輸出節(jié)點(diǎn)714。電阻器703具有值r3且耦合于節(jié)點(diǎn)714與接地之間。當(dāng)vcc_peri充足低時(shí)，晶體管712可關(guān)斷且電阻器703可將節(jié)點(diǎn)714下拉到接地，因此電壓檢測器700可提供低lowvcc_信號。當(dāng)vcc_peri高于如由電路組件設(shè)定的所確定電壓時(shí)，晶體管712可接通，從而上拉lowvcc_信號。圖8是根據(jù)本發(fā)明的實(shí)施例的波形的示意性圖解說明。展示vcc_peri波形810，也展示lowvcc_波形812。如圖8中所展示，vcc_peri電壓源已經(jīng)停用，使得vcc_peri信號為低的且lowvcc_信號因此也為低的。在時(shí)間t1處，vcc_peri電壓源開始轉(zhuǎn)變?yōu)楦唠娖健Ｈ欢?，lowvcc_信號保持為低的。在時(shí)間t2處，vcc_peri信號達(dá)到電壓vdet。一旦達(dá)到vdet，lowvcc_信號便轉(zhuǎn)變。到時(shí)間t3，vcc_peri及l(fā)owvcc_信號兩者均已轉(zhuǎn)變?yōu)楦??；趫D7的電壓檢測器700的電路參數(shù)而設(shè)定電壓vdet。如果晶體管712的閾值電壓為vt，那么可寫出以下等式：r2/(r1+r2)vdet＝|vt|；可將其寫為：vdet＝|vt|×(1+r1/r2)。以此方式，可通過選擇r1、r2及vt的值來設(shè)定電壓vdet。雖然上文已描述其中使用高io_en信號來啟用i/o電路且使用低io_en信號來停用i/o電路的實(shí)例，但在其它實(shí)施方案中，可使用相反狀—低io_en信號可啟用i/o電路而高io_en信號可停用i/o電路。可相應(yīng)地修改接口電路及/或i/o電路。返回參考圖2，上文已描述可包含電壓檢測器或指示電力供應(yīng)的電壓電平的信號的啟用電路250的實(shí)例。舉例來說，圖3中所展示的啟用電路包含兩個(gè)電壓檢測器及一接口電路。在本發(fā)明的其它實(shí)例中，控制器可提供指示電力供應(yīng)電壓被停用的停用命令信號?，F(xiàn)在將描述可接收此停用命令的啟用電路的實(shí)例。圖9是根據(jù)本發(fā)明的實(shí)施例的存儲器裝置的組件的示意性圖解說明。存儲器裝置900包含許多與圖2及3中所展示的那些類似、用相似參考編號標(biāo)示的組件。i/o電路225由vcc_io供電且耦合到i/o墊，其中圖9中展示了i/o墊316。外圍電路902可由vcc_peri供電。外圍電路920可將i/o控制信號922提供到i/o電路225以用于驅(qū)動i/o總線212?？稍谕鈬娐?20與i/o電路225之間提供數(shù)據(jù)信號924。如圖9中所展示，外圍電路920可將信號(停用命令信號shtdwn_cmd932及低vcc_peri信號lowvcc_peri934)提供到啟用電路930?？身憫?yīng)于由控制器(例如圖2的存儲器控制器210)提供的停用命令而提供停用命令信號932。所述停用命令可由存儲器控制器在vcc_peri電壓源被停用之前提供。所述停用命令可為存儲器系統(tǒng)上的特定存儲器裝置特有的。因此，舉例來說，參考圖2，存儲器控制器210可在針對存儲器裝置201停用vcc_peri之前提供停用命令。返回參考圖9，可在i/o總線212上將停用命令提供到i/o電路225及外圍電路920。外圍電路920可接著提供shtdwn_cmd932。lowvcc_peri934信號可指示vcc_peri電壓供應(yīng)的電壓電平且可以與上文所描述的lowvcc信號相同或類似的方式提供。舉例來說，圖7的電壓檢測器700可用于提供lowvcc_peri信號934。啟用電路930可接收shtdwn_cmd信號932及l(fā)owvcc_peri信號934。啟用電路930提供io_en信號。特定來說，當(dāng)shtdwn_cmd信號932為高(指示vcc_peri被停用或可能即將被停用)時(shí)，啟用電路930可提供低io_en信號。此后，當(dāng)lowvcc_peri信號934指示vcc_peri電壓已被啟用(例如，恢復(fù))時(shí)，啟用電路930可將io_en信號轉(zhuǎn)變回到高狀態(tài)。圖10是根據(jù)本發(fā)明的實(shí)施例的啟用電路的示意性圖解說明。如上文所描述的啟用電路930接收shtdwn_cmd信號932及l(fā)owvcc_peri信號934。shtdwn_cmd信號932由電平移位器1005接收。shtdwn_cmd信號932可如上文所描述由外圍電路920提供且因此可在vcc_peri電力域中提供。電平移位器1005可將shtdwn_cmd信號932的電壓電平移位到vcc_io電力域。在圖10中將所得信號展示為s1。lowvcc_peri信號934可由另一電平移位器1010接收。電平移位器1010可類似地將lowvcc_peri信號934的電壓電平從vcc_peri電平移位到vcc_io電平。電平移位器1010的輸出耦合到單觸發(fā)脈沖產(chǎn)生器1015的輸入。單觸發(fā)脈沖產(chǎn)生器1015可響應(yīng)于從電平移位器1010接收到高電平信號而產(chǎn)生脈沖。在圖10中將所得信號展示為r1。將s1信號作為輸入提供到鎖存器1020?；叵肫餾1信號為shtdwn_cmd信號932的經(jīng)移位版本。s1信號可因此設(shè)定鎖存器1020以提供高shtdwn_vcc_io信號1022?？蓪htdwn_vcc_io信號1022提供到反相器1024以提供低io_en信號。以此方式，可響應(yīng)于接收到對應(yīng)于高shtdwn_cmd信號932的停用命令信號而提供低io_en信號。鎖存器1020可使io_en信號保持高直到鎖存器被復(fù)位為止。如圖10中所展示，r1信號可對鎖存器進(jìn)行復(fù)位?；叵肫餽1信號可為響應(yīng)于高lowvcc_peri信號934而產(chǎn)生的脈沖。以此方式，一旦lowvcc_peri信號934指示vcc_peri已返回到充足電壓，便可對鎖存器1020進(jìn)行復(fù)位。因此，shtdwn_vcc_io信號1022可轉(zhuǎn)變?yōu)榈?，且io_en信號又可轉(zhuǎn)變?yōu)楦?。以此方式，可響?yīng)于來自存儲器控制器的停用命令而設(shè)定鎖存器1020，從而提供高io_en信號以停用i/o電路?？身憫?yīng)于vcc_peri電壓已被啟用的指示而對鎖存器1020進(jìn)行復(fù)位，從而提供低io_en信號以啟用i/o電路。圖11是圖解說明根據(jù)本發(fā)明的實(shí)施例的圖10的啟用電路930的操作的時(shí)序圖。展示shtdwn_vcc_io信號1022在時(shí)間to處轉(zhuǎn)變?yōu)楦?。shtdwn_vcc_io信號1022響應(yīng)于可通過外圍電路從存儲器控制器接收的停用命令而轉(zhuǎn)變?yōu)楦?。可在vcc_peri電壓轉(zhuǎn)變?yōu)榈椭鞍l(fā)送停用命令。在圖11中，vcc_peri信號在稍后時(shí)間t1處開始轉(zhuǎn)變?yōu)榈汀Ｔ趘cc_peri信號轉(zhuǎn)變?yōu)榈蜁r(shí)，lowvcc_peri信號也轉(zhuǎn)變?yōu)榈汀Ｓ捎阪i存器1020被設(shè)定，因此shtdwn_vcc_io信號保持為高。在時(shí)間t2處，啟用vcc_peri電壓。一旦vcc_peri電壓已達(dá)到所確定電壓，如上文大體所描述，lowvcc_peri信號934便可在圖11中的時(shí)間t3處開始轉(zhuǎn)變?yōu)楦?。同樣，鎖存器1020保持被設(shè)定，因此shtdwn_vcc_io信號1022保持為高且io_en信號保持為低。在lowvcc_peri信號934轉(zhuǎn)變?yōu)楦邥r(shí)，其可觸發(fā)單觸發(fā)電路1015以在圖11中的時(shí)間t4處產(chǎn)生脈沖r1。r1脈沖對鎖存器1020進(jìn)行復(fù)位，因此在圖11的時(shí)間t5處shtdwn_vcc_io信號轉(zhuǎn)變?yōu)榈颓襥o_en信號轉(zhuǎn)變?yōu)楦?。圖12是根據(jù)本發(fā)明的實(shí)施例的電平移位器的示意性圖解說明。舉例來說，電平移位器1005在圖10的啟用電路中使用。圖12中所展示的電平移位器還可用于實(shí)施圖10的電平移位器1010，及/或上文參考圖4所描述的電平轉(zhuǎn)換器。在其它實(shí)例中，可使用其它電平移位電路。圖12的電平移位器1005可在晶體管1205的柵極處接收輸入信號，例如shtdwn_cmd信號932。晶體管1205的柵極處的高信號可接通晶體管1205，從而將晶體管1205的漏極拉到接地。晶體管1205的漏極耦合到p-fet晶體管1210的柵極。p-fet晶體管1210的柵極上的低電壓可接通p-fet晶體管1210，從而將輸出節(jié)點(diǎn)1215上拉到電壓vcc_io。以此方式，可將處于vcc_peri電平的高輸入信號移位到處于vcc_io電平的高輸出信號。高輸出節(jié)點(diǎn)1215可關(guān)斷p-fet晶體管1217。還將輸入信號提供到反相器1220。反相器1220的輸出耦合到n-fet晶體管1225的柵極。當(dāng)輸入信號為低時(shí)，晶體管1225的柵極上的信號為高，從而關(guān)斷晶體管1225。當(dāng)輸入信號為低時(shí)，晶體管1225的柵極上的信號為高，從而接通晶體管1225且將輸出拉到接地。圖13是根據(jù)本發(fā)明的實(shí)施例的單觸發(fā)脈沖產(chǎn)生器的示意性圖解說明。脈沖產(chǎn)生器1015可形成圖10的啟用電路的一部分。在其它實(shí)例中，可使用其它單觸發(fā)脈沖產(chǎn)生器電路。單觸發(fā)脈沖產(chǎn)生器1015包含延遲元件1305及“與”門1310?？蓪⑤斎胄盘?例如圖10的lowvcc_peri信號的經(jīng)電平移位版本)提供到延遲元件1305的輸入及“與”門1310的一個(gè)輸入。延遲元件1305可使上升沿信號在再次轉(zhuǎn)變?yōu)榈椭氨３诌_(dá)延遲時(shí)間。將延遲元件1305的輸出提供到“與”門1310的另一輸入。因此，“與”門1310可提供具有對應(yīng)于輸入信號及經(jīng)延遲上升沿信號兩者均為高的時(shí)間的寬度的脈沖信號。圖14是根據(jù)本發(fā)明的實(shí)施例的延遲元件的示意性圖解說明。延遲元件1305可形成圖13的單觸發(fā)電路1015的一部分。將可為lowvcc_peri信號934的經(jīng)電平移位版本的輸入信號提供到p-fet晶體管1405及n-fet晶體管1407兩者的柵極。當(dāng)輸入信號為低時(shí)，p-fet晶體管1405可接通，從而將節(jié)點(diǎn)1410置于高電壓下且對電容器1412進(jìn)行充電。節(jié)點(diǎn)1410耦合到反相器1414的輸入，反相器1414又可提供低信號。反相器1414的輸出耦合到反相器1416的輸入，反相器1416又可提供高信號。因此，到延遲元件1305的低輸入信號可提供高輸出信號且對電容器1412進(jìn)行充電。當(dāng)輸入信號轉(zhuǎn)變?yōu)楦邥r(shí)，n-fet晶體管1407可接通，從而將電阻器1420連接于節(jié)點(diǎn)1410與接地之間。可關(guān)斷p-fet晶體管1405。因此，電容器1412可通過電阻器1420放電到接地。以此方式，在輸入信號的低到高轉(zhuǎn)變之后存在節(jié)點(diǎn)1410保持為高且輸出信號也將保持為高的時(shí)間周期。在所述時(shí)間周期之后，電容器1412可被耗盡，且節(jié)點(diǎn)1410及輸出信號可轉(zhuǎn)變?yōu)榈?。返回參考圖13，當(dāng)輸入信號及延遲元件1305的輸出兩者均為高時(shí)，“與”門1310可提供高輸出信號。在輸入信號的低到高轉(zhuǎn)變之后，在電容器1412正放電時(shí)，此狀況將發(fā)生達(dá)所述時(shí)間周期。以此方式，可產(chǎn)生上文所描述的復(fù)位脈沖r1。因此，上文已描述了可提供控制信號的啟用電路的實(shí)例?？蓪⒖刂菩盘柼峁┑絠/o電路。所述控制信號可具有對應(yīng)于vcc_peri電壓處于對于操作充足的電平的一個(gè)狀態(tài)及對應(yīng)于vcc_peri電壓處于對于電路操作不充足的電平的另一狀態(tài)。響應(yīng)于控制信號指示vcc_peri對于電路操作不充足，可停用i/o電路以減少或消除穿過i/o電路的電流路徑。在多裝置存儲器系統(tǒng)中，可在每裝置的基礎(chǔ)上啟用或停用i/o電路。以此方式，可針對存儲器裝置中的特定者停用vcc_peri，且還可停用那些特定存儲器裝置的i/o電路。以此方式，可針對存儲器系統(tǒng)中的一個(gè)或一個(gè)以上存儲器裝置停用vcc_peri，而vcc_io保持接通。圖2中所展示的存儲器系統(tǒng)可在采用處理器及存儲器的多種產(chǎn)品中的任一者中實(shí)施，舉例來說，包含相機(jī)、電話、無線裝置、顯示器、芯片組、機(jī)頂盒、游戲系統(tǒng)、車輛及電器。采用存儲器系統(tǒng)的所得裝置可從上文所描述的啟用電路的實(shí)施例獲益來執(zhí)行其最終用戶功能。根據(jù)前文將了解，雖然本文中已出于圖解說明的目的描述了本發(fā)明的特定實(shí)施例，但可在不背離本發(fā)明的精神及范圍的情況下做出各種修改。當(dāng)前第1頁12