本發(fā)明涉及一種DRAM的偵測電路，具體為一種DRAM錘壓偵測電路及方法。

背景技術(shù)：

DRAM(Dynamic Random Access Memory，動態(tài)隨機(jī)存取存儲器)是應(yīng)用最為廣泛的系統(tǒng)存儲元件。為了更高的集成度以及更低廉的制造成本，DRAM制造工藝特征尺寸(Feature Size)持續(xù)縮小。然而，持續(xù)縮小的器件尺寸會造成DRAM中存儲單元物理結(jié)構(gòu)更加靠近，這會增加相鄰存儲單元的串?dāng)_(Coupling)和電荷泄露(Leakage)，從而造成存儲數(shù)據(jù)的可靠性問題。

錘壓(Hammer Stress)是對DRAM內(nèi)存中某一特定存儲單元進(jìn)行頻繁多次的激活(Active)操作，從而加劇相鄰存儲單元的串?dāng)_和電荷泄露，嚴(yán)重時會造成存儲數(shù)據(jù)的錯誤，而這正是DRAM伴隨著工藝尺寸縮小而愈發(fā)嚴(yán)重的可靠性問題。因此，通過在芯片中增加錘壓偵測電路來保證DRAM數(shù)據(jù)存儲的可靠性。

技術(shù)實(shí)現(xiàn)要素：

針對現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供一種DRAM錘壓偵測電路，提供可物理實(shí)現(xiàn)的偵測方案，電路結(jié)構(gòu)簡單，實(shí)際電路的設(shè)計成本低，保證DRAM數(shù)據(jù)存儲的可靠性。

本發(fā)明是通過以下技術(shù)方案來實(shí)現(xiàn)：

一種DRAM錘壓偵測電路，包括，

串聯(lián)移位寄存器鏈，用來移位鎖存DRAM芯片內(nèi)部激活指令的行地址A_i；

輸出地址鎖存器，連接在串聯(lián)移位寄存器鏈末端，用來鎖存輸出被錘壓到的行地址A_o；

匹配邏輯電路，輸入端分別與輸出地址鎖存器和每一級移位寄存器輸出連接，用于串聯(lián)移位寄存器鏈的輸出行地址與輸出地址鎖存器的行地址進(jìn)行匹配比較；

偵測邏輯電路，輸入端與匹配邏輯電路的輸出連接；偵測邏輯電路輸出偵測信號，同時輸出反饋信號控制移位寄存器和輸出地址鎖存器。

優(yōu)選的，所述的偵測邏輯電路包括，

偵測邏輯電路輸入端以及時鐘信號與第一D觸發(fā)器時鐘輸入相連；第一D觸發(fā)器的輸出端與第一反相器相連作為第一D觸發(fā)器的輸入，第一D觸發(fā)器的輸出端同時與多輸入或非門的輸入端相連；

多輸入或非門的輸出端作為二輸入與門的一個輸入端，二輸入與門的輸出端與第二D觸發(fā)器的時鐘輸入相連，第二D觸發(fā)器的輸出作為偵測邏輯電路的輸出端，經(jīng)過第二反相器的輸出freeze與串聯(lián)移位寄存器鏈的復(fù)位端相連；偵測邏輯電路的復(fù)位信號Reset_i與第二D觸發(fā)器的復(fù)位端相連；

二輸入與門的另一個輸入端與第三D觸發(fā)器的輸出相連，第三D觸發(fā)器的輸入時鐘與偵測邏輯電路的輸出端相連；第三D觸發(fā)器的輸出與第一D觸發(fā)器的置位端相連，同時也作為偵測邏輯電路輸出的反饋信號端。

進(jìn)一步，偵測邏輯電路輸出的反饋信號端連接到一個多路選擇器的控制端，作為控制移位寄存器和輸出地址鎖存器的反饋信號。

優(yōu)選的，所述的匹配邏輯電路包括多個異或門，異或門的輸出端連接多輸入同或門，多輸入同或門的輸出端輸出比較結(jié)果；

異或門的輸出分別連接串聯(lián)移位寄存器鏈的輸出行地址和輸出地址鎖存器的行地址上對應(yīng)的地址信號。

優(yōu)選的，串聯(lián)移位寄存器鏈、輸出地址鎖存器和偵測邏輯電路共用DRAM內(nèi)部時鐘信號。

一種DRAM錘壓偵測方法，包括如下步驟，

步驟1，在n+1個連續(xù)的激活指令中，通過輸出地址鎖存器鎖存其中的第一激活指令訪問的行地址，通過串聯(lián)移位寄存器鏈依次鎖存最近n次激活指令訪問的行地址；

步驟2，通過匹配邏輯電路對串聯(lián)移位鎖存器鏈依次鎖存的最近n次激活指令訪問的行地址與輸出地址鎖存器鎖存的行地址進(jìn)行匹配比較，并輸出比較結(jié)果；輸出地址鎖存器鎖存的行地址作為可能存在錘壓錯誤的行地址；

步驟3，偵測邏輯電路根據(jù)輸出的比較結(jié)果，進(jìn)行如下的統(tǒng)計判斷；

3.1在n+1個連續(xù)的激活指令中，如果可能存在錘壓錯誤的行地址被多次訪問，且訪問次數(shù)小于n，則進(jìn)行4.2的判斷；否則重復(fù)步驟1；

3.2如果可能存在錘壓錯誤的行地址在接下來的2ⁿ次激活指令中有超過2ⁿ/n次以上的訪問記錄；并且可能存在錘壓錯誤的行地址在相鄰的兩次激活指令之間，其他地址訪問次數(shù)不超過n-1次，則發(fā)出偵測信號Detect_o，給出一個高電平；否則給出一個低電平；

偵測邏輯電路發(fā)出偵測信號Detect_o同時發(fā)出一個反饋信號hold，并通過Reset_i重置偵測邏輯電路；

步驟4，輸出地址鎖存器接收到偵測信號Detect_o給出的高電平后，輸出地址鎖存器鎖定當(dāng)前行地址并輸出；同時反饋信號控制串聯(lián)移位寄存器復(fù)位，控制輸出地址鎖存器輸出后復(fù)位，重復(fù)步驟1；

輸出地址鎖存器接收到偵測信號Detect_o給出的低電平后，輸出地址鎖存器輸入端開放給移位寄存器，用以存儲第n+1個激活的行地址；同時反饋信號控制串聯(lián)移位寄存器和輸出地址鎖存器繼續(xù)進(jìn)行下一輪偵測，重復(fù)步驟1。

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果：

本發(fā)明通過設(shè)置的串聯(lián)移位寄存器鏈對激活指令的行地址進(jìn)行逐一存儲，從而能夠利用匹配邏輯電路對輸出地址鎖存器中的行地址與前面串聯(lián)移位寄存器鏈中的行地址進(jìn)行匹配對比，對激活指令的行地址在偵測邏輯電路實(shí)現(xiàn)逐一判斷，并且利用偵測邏輯電路對串聯(lián)移位寄存器鏈和輸出地址鎖存器進(jìn)行反饋控制，從而能夠?qū)﹀N壓實(shí)現(xiàn)偵測和輸出。

附圖說明

圖1是本發(fā)明實(shí)例中所述偵測電路的結(jié)構(gòu)原理框圖。

圖2是本發(fā)明實(shí)例中所述的偵測方案示意圖。

圖3是本發(fā)明實(shí)例中所述的偵測電路結(jié)構(gòu)示意圖。

圖4是本發(fā)明實(shí)例中所述的偵測電路中匹配邏輯電路示意圖。

圖5是本發(fā)明實(shí)例中所述的偵測電路中偵測邏輯電路示意圖。

具體實(shí)施方式

下面結(jié)合具體的實(shí)施例對本發(fā)明做進(jìn)一步的詳細(xì)說明，所述是對本發(fā)明的解釋而不是限定。

本發(fā)明的一種DRAM錘壓偵測電路，包括：串聯(lián)移位寄存器鏈，移位寄存器鏈末端連接的輸出地址鎖存器；輸出地址鎖存器和每一級移位寄存器輸出作為匹配邏輯電路的輸入，匹配邏輯電路的輸出與偵測邏輯模塊相連，同時控制串聯(lián)移位寄存器和輸出地址鎖存器。

本發(fā)明提供一種DRAM錘壓偵測方法，具體為當(dāng)一個行地址的訪問有以下特征時，就可以判定DRAM存在錘壓風(fēng)險：

在n+1個連續(xù)的激活指令中，某一個特定行地址被多次訪問，訪問次數(shù)小于n；

該行地址在接下來的2ⁿ次激活指令中有超過2ⁿ/n次以上的訪問記錄；并且該行地址在相鄰的兩次激活指令之間，其他地址訪問次數(shù)不超過n-1次。

根據(jù)具體的，如圖1所示，本發(fā)明實(shí)施例所述的DRAM錘壓偵測電路100包括：在DRAM芯片內(nèi)部用來移位鎖存激活指令的行地址A_i 10的串聯(lián)移位寄存器鏈110(Serial Shift Register，SSR)；與串聯(lián)移位寄存器110相連接的輸出地址鎖存器120(Output Address Latch，OAL)用來鎖存輸出被錘壓偵測到的行地址A_o 20；串聯(lián)移位寄存器100與輸出地址鎖存器120共用芯片內(nèi)部時鐘信號ACT_i 40；匹配邏輯電路130(Match Logic，ML)作為串聯(lián)移位寄存器110輸出行地址與輸出地址鎖存器120行地址進(jìn)行匹配比較，并將比較結(jié)果輸出到偵測邏輯電路140(Detect Logic，DL)用來判別該地址是否存在錘壓風(fēng)險并將判定結(jié)果輸出為偵測信號Detect_o 30。當(dāng)沒有偵測到風(fēng)險時，偵測邏輯電路140通過反饋信號60控制串聯(lián)移位寄存器110和輸出地址鎖存器120繼續(xù)進(jìn)行下一輪偵測，并通過Reset_i 50重置偵測邏輯電路140；當(dāng)偵測到風(fēng)險時，偵測邏輯電路140會通過反饋信號60給控制串聯(lián)移位寄存器110和輸出地址鎖存器120進(jìn)行復(fù)位操作并鎖定該地址，整個電路會重新開始工作。

為了進(jìn)一步說明偵測電路的工作過程，并根據(jù)本發(fā)明提供的一種物理可實(shí)現(xiàn)的偵測方法，選擇n＝8時的偵測電路實(shí)施例來進(jìn)行具體說明。即在9個連續(xù)的激活指令中，某一個行地址被多次訪問；該行地址在接下來的256次激活指令中有超過32次以上的訪問記錄；該行地址相鄰的兩個激活指令之間，最多有不超過7個以上其他地址訪問。此時可以判定該行地址存在錘壓風(fēng)險。偵測電路的工作過程可以參考偵測方案示意圖2進(jìn)行說明，當(dāng)Reset_i為高電平時，電路開始工作。偵測電路可以最多記錄最近9次激活指令訪問的行地址，通過匹配邏輯電路進(jìn)行比較和判斷，如果一個行地址在規(guī)定的訪問次數(shù)內(nèi)被多次訪問，如4次被訪問，并滿足接下來256次激活指令中有超過32次以上被訪問記錄，并且該行地址在相鄰的兩個激活指令之間最多有不超過7個以上地址訪問，那么此時偵測邏輯電路輸出的偵測信號Detect_o會給出一個高電平，即警示DRAM當(dāng)前有錘壓風(fēng)險，同時在輸出A_o端上給出被偵測到的行地址。當(dāng)Detect_o被Reset_i復(fù)位后，電路又會重新開始工作。

對于上述的偵測電路工作過程，可以實(shí)現(xiàn)如圖3所示的偵測電路結(jié)構(gòu)示意圖。其中，移位寄存器(SR0～SR7)串聯(lián)組成一組長度為8的串聯(lián)移位寄存器鏈，用來依次移位鎖存最近8次激活指令訪問的行地址；移位寄存器的末端與輸出地址鎖存器(OAL)相連，對可能存在錘壓風(fēng)險的行地址進(jìn)行鎖存輸出；匹配邏輯電路(ML0～ML7)通過比較串聯(lián)移位鎖存器鏈鎖存的最近8次激活指令訪問的行地址與輸出地址鎖存器鎖存的可能存在錘壓風(fēng)險的行地址進(jìn)行匹配比較，并將比較結(jié)果輸出到偵測邏輯電路(DL)；偵測邏輯電路對比較結(jié)果按照上述偵測方法進(jìn)行判別，同時偵測邏輯電路可以根據(jù)判斷結(jié)果來控制串聯(lián)移位寄存器鏈和輸出地址鎖存器的工作狀態(tài)。當(dāng)偵測邏輯電路沒有偵測到存在錘壓風(fēng)險的行地址時，偵測邏輯電路的反饋信號hold為低電平，末端的輸出地址鎖存器輸入端開放給移位寄存器，用以存儲第9個激活指令訪問的行地址；當(dāng)偵測邏輯電路偵測到有錘壓風(fēng)險的行地址時，偵測邏輯電路的反饋信號hold為高電平，末端的輸出地址鎖存器鎖定當(dāng)前地址并輸出。這里的偵測邏輯電路可以通過config_i<1:0>進(jìn)行配置來確定n+1次連續(xù)激活指令中，特定地址被訪問的次數(shù)，用以區(qū)別該電路對于錘壓風(fēng)險的容忍強(qiáng)度。

錘壓偵測電路中匹配邏輯電路實(shí)現(xiàn)示意圖參考圖4所示，匹配邏輯電路負(fù)責(zé)判定兩個地址總線上的值是否相似。該邏輯電路既可以進(jìn)行地址的精確匹配，也可以進(jìn)行地址的模糊匹配。本發(fā)明根據(jù)DRAM陣列結(jié)構(gòu)，選擇高位地址A13、B13、A12、B12、A11、B11與低位地址A2、B2、A1、B1、A0、B0進(jìn)行模糊匹配。其設(shè)計目的在于更為簡單的邏輯電路設(shè)計，同時由于已經(jīng)可以判定部分地址相似，已足以說明當(dāng)前行地址在物理位置上相隔不遠(yuǎn)。其中，高位地址A13、B13、A12、B12、A11、B11與低位地址A2、B2、A1、B1、A0、B0兩兩組合作為六個異或門的輸入，而六個異或門的輸出連接到一個六輸入的或非門，其輸出就是匹配邏輯電路比較的結(jié)果。

錘壓偵測電路中的偵測邏輯電路實(shí)現(xiàn)結(jié)構(gòu)示意圖參考圖5所示，偵測邏輯電路用來實(shí)現(xiàn)偵測方案中對錘壓風(fēng)險的偵測判定：即在9個連續(xù)激活指令中，某一個行地址被多次訪問，例如訪問4、5或6次能夠通過config_i可配置；該行地址在接下來256次激活指令中有超過32次以上訪問記錄；該行地址相鄰兩次激活指令之間，最多有不超過7個以上其他行地址訪問。當(dāng)判定該行地址存在錘壓風(fēng)險時，通過detect輸出并通過Reset_i復(fù)位偵測邏輯電路，對該地址進(jìn)行判定后偵測邏輯電路還需要對串行移位寄存器以及輸出地址鎖存器進(jìn)行復(fù)位操作以及安排下一次新的地址輸入。這些操作通過hold信號以及freeze信號完成。

其中，偵測邏輯電路輸入端以及時鐘信號Clk與第一D觸發(fā)器時鐘輸入相連；第一D觸發(fā)器的輸出端與第一反相器相連作為第一D觸發(fā)器的輸入，第一D觸發(fā)器的輸出端同時與多輸入或非門的輸入端相連；多輸入或非門的輸出端作為二輸入與門的一個輸入端，二輸入與門的輸出端與第二D觸發(fā)器的時鐘輸入相連，第二D觸發(fā)器的輸出作為偵測邏輯電路的輸出端detect，經(jīng)過第二反相器的輸出freeze與串聯(lián)移位寄存器鏈的RS端相連；偵測邏輯電路的復(fù)位信號Reset_i輸入與第二D觸發(fā)器的R端相連；二輸入與門的另一個輸入端與第三D觸發(fā)器的輸出相連，第三D觸發(fā)器的輸入時鐘與偵測邏輯電路的輸出端detect相連；第三D觸發(fā)器的輸出與第一D觸發(fā)器的S端相連，同時也作為偵測邏輯電路輸出的hold信號端。