本公開總體上涉及隨機存取存儲器(ram)和閃存存儲器技術，并且更具體而言涉及具有慢速存儲器存取時間的存儲器存儲裝置。

背景技術：

新的存儲器技術(例如自旋轉移矩磁阻隨機存取存儲器(stt-mram)、電阻式ram、相變ram和垂直層閘流晶體管(vlt)ram)的存取速度可能與現(xiàn)有的存儲器技術(例如動態(tài)隨機存取存儲器(dram)、靜態(tài)隨機存取存儲器(sram)和閃存技術)的產(chǎn)品規(guī)格不兼容。需要額外的電路和控制來將這些新的存儲器技術與現(xiàn)有的外圍邏輯集成。

技術實現(xiàn)要素：

提供了系統(tǒng)和方法以用于與交叉點存儲器陣列接口連接以便減輕與陣列的存儲器單元相關聯(lián)的慢速存取時間的效應。讀取操作可以在名義上被分成具有相關聯(lián)的行存取時間的行存取操作以及具有相關聯(lián)的列存取時間的列存取操作。在本公開的一些實施例中，在行存取操作期間執(zhí)行列存取操作的部分。例如，可以在名義上的行存取操作期間預先獲取來自列的數(shù)據(jù)并將其存儲在存取時間短于交叉點存儲器陣列的存儲器單元的存儲器器件(例如，該存儲器器件比交叉點存儲器陣列的存儲器單元更快)中。在后續(xù)的名義上的列存取操作期間，從存儲器器件讀取預先獲取的數(shù)據(jù)而不是直接從交叉點存儲器陣列讀取數(shù)據(jù)。因此，與存取交叉點存儲器陣列的存儲器單元相關聯(lián)的慢速存取時間被在列存取操作期間存儲器器件的較短(例如，較快)的存取時間所掩蓋。

在一些實施例中，存儲器塊可以包括存儲器陣列片、解碼器、復用器和/或至少一個存儲器器件。存儲器陣列片可以包括交叉點存儲器陣列，交叉點存儲器陣列具有多個字線、多個位線、以及多個字線和多個位線的一個或多個交點處的多個存儲器單元。可以通過可以被細分成行地址和列地址的存儲器地址來存取存儲器陣列片的存儲器單元。行地址的第一部分可以用于使用解碼器選擇多個字線的子集(例如，一個或多個)。行地址的第二部分可以用于使用復用器選擇多個位線的子集。列地址可以用于存取耦合到復用器的輸出(例如，多個位線的子集)的至少一個存儲器器件。解碼器可以包括對應于行地址第一部分的第一多個輸入，以及耦合到多個字線的至少一部分的第一多個輸出。復用器可以包括對應于行地址第二部分的第二多個輸入、耦合到多個位線的至少一部分的第三多個輸入、以及至少一個復用器輸出(例如，來自第一多個輸入的一個或多個選定位線)。至少一個存儲器器件可以耦合到至少一個復用器輸出，并且至少一個存儲器器件可以包括基于列地址的至少一部分的存儲器器件輸入。至少一個存儲器器件的讀取存取時間可以短于(例如，存儲器陣列片的)交叉點存儲器陣列的存儲器單元的讀取存取時間。

在一些方面中，存儲器塊的耦合到復用器的至少一個輸出的至少一個存儲器器件可以是sram寄存器、dram或其他適當?shù)目稍賹懭氪鎯ζ?。在一些方面中，存儲器陣列片包括或者可以被細分成多個位線段。多個位線段的第一位線段可以包括(例如，交叉點存儲器陣列的)多個位線的至少一部分、包括對應于行地址的第二部分的第二多個輸入的復用器、耦合到多個位線的至少一部分和至少一個復用器輸出的第二多個輸出、以及耦合到至少一個復用器輸出的至少一個存儲器器件，其中至少一個存儲器器件包括基于列地址的部分的存儲器器件輸入。多個位線段中的每者可以通過(例如，交叉點存儲器陣列的)多個字線耦合到(例如，一行位線段中的)另一個相鄰或不相鄰的位線段。多個位線段中的每者可以包括(例如，交叉點存儲器陣列的)多個位線的相應子集、相應復用器和耦合到相應復用器輸出的至少一個相應存儲器器件。相應復用器可以包括對應于行地址的第二部分的第二多個輸入、耦合到(例如，交叉點存儲器陣列的)多個位線的至少一部分的第二多個輸入、以及至少一個相應的復用器輸出。

在一些方面中，可能有存儲器塊的一個解碼器耦合到存儲器塊的所有位線段的字線。在一些方面中，每個位線段可以具有耦合到相應的位線段的字線的相應部分的獨立的相應解碼器。在一些方面中，每個位線段的每個相應復用器將至少8個輸入復用到輸出。在一些方面中，每個相應的復用器可以將至少4個輸入的倍數(shù)復用到至少一個或多個輸出。在一些方面中，存儲器塊的總面積被(例如，交叉點存儲器陣列的)多個存儲器單元占據(jù)的百分比超過70％。如本文所述，存儲器單元可以被理解為指代存儲器陣列內的被存儲器的功能單元占據(jù)的面積。存儲器單元的示例包括dram單元、閘流晶體管單元、rram單元或任何其他適當?shù)拇鎯ζ鲉卧４鎯ζ鲏K的總面積可以包括被存儲器單元和額外器件占據(jù)的面積，額外器件例如是驅動器電路、感測放大器電路、解碼器電路、控制器電路(例如，用于實現(xiàn)有限狀態(tài)機)、電源電路和其他電路。在一些方面中，(例如，交叉點存儲器陣列的)多個存儲器單元中的每者是閘流晶體管存儲器單元。

在一些實施例中，存儲器塊可以包括存儲器陣列片、解碼器、復用器和/或至少一個存儲器器件。存儲器陣列片可以包括交叉點存儲器陣列，交叉點存儲器陣列具有多個字線、多個位線、以及多個字線和多個位線的一個或多個交點處的多個存儲器單元?？梢酝ㄟ^可以被細分成行地址和列地址的存儲器地址來存取存儲器陣列片的存儲器單元。行地址的第一部分可以用于使用解碼器選擇多個字線的子集(例如，一個或多個)。行地址的第二部分可以用于使用復用器選擇多個位線的子集。列地址可以用于存取耦合到復用器的輸出(例如，多個位線的子集)的至少一個存儲器器件。解碼器可以被配置為接收行地址的第一部分，并基于接收到行地址的第一部分而選擇多個字線的字線。復用器可以被配置為接收行地址的第二部分，并選擇多個位線的至少一個位線作為至少一個復用器輸出。至少一個存儲器器件可以耦合到至少一個復用器輸出，并且至少一個存儲器器件可以被配置為基于列地址的一部分接收輸入。

在一些方面中，存儲器塊的耦合到復用器的至少一個輸出的至少一個存儲器器件可以是寄存器、sram寄存器、dram或其他適當?shù)目稍賹懭氪鎯ζ?。在一些方面中，存儲器陣列片包括或者可以被細分成多個位線段。多個位線段的第一位線段可以包括(例如，交叉點存儲器陣列的)多個位線的至少一部分，被配置為接收行地址的第二部分的復用器、以及耦合到復用器的至少一個輸出的至少一個存儲器器件。多個位線段中的每者可以通過(例如，交叉點存儲器陣列的)多個字線耦合到(例如，一行位線段中的)另一個相鄰或不相鄰的位線段。多個位線段中的每者可以包括(例如，交叉點存儲器陣列的)多個位線的相應子集、相應復用器和耦合到至少一個相應復用器輸出的至少一個相應存儲器器件。相應復用器可以被配置為接收行地址的第二部分，并選擇多個位線的相應子集的至少一個位線作為至少一個相應復用器輸出。至少一個相應的存儲器器件可以被配置為基于列地址的一部分接收輸入。

在一些方面中，可能有存儲器塊的一個解碼器耦合到存儲器塊的所有位線段的字線。在一些方面中，每個位線段可以具有耦合到相應位線段的字線的相應部分的獨立的相應解碼器。在一些方面中，每個位線段的每個相應復用器將至少8個輸入復用到輸出。在一些方面中，每個相應的復用器可以將至少4個輸入的倍數(shù)復用到至少一個或多個輸出。在一些方面中，存儲器塊的總面積被(例如，交叉點存儲器陣列的)多個存儲器單元占據(jù)的百分比超過70％。在一些方面中，(例如，交叉點存儲器陣列的)多個存儲器單元中的每者是閘流晶體管存儲器單元。

在一些實施例中，存儲體(memorybank)可以包括多個存儲器塊、選擇器件(例如，bl-rw選擇[bs]器件)和存儲器器件。多個存儲器塊可以被分成(例如，存儲器塊網(wǎng)格中的)多行存儲器塊和多列存儲器塊。(例如，多列存儲器塊的)每個相應的列可以包括耦合到相應列的每個存儲器塊的相應的多個第一輸入線，以及耦合到相應列的每個存儲器塊的相應的多個第一輸出線。選擇器件可以通過對應于相應列的相應的第二多個輸入線(例如，用于選擇相應列的一個或多個存儲器塊)耦合到存儲器塊的每個列。選擇器件可以被配置為基于行地址的至少一部分接收第一輸入，并被配置為基于接收到第一輸入(例如，基于行地址的至少一部分)而產(chǎn)生信號以用于存取多個存儲器塊的至少一個存儲器塊。存儲器器件可以通過對應于相應列的相應的多個輸出線耦合到存儲器塊的每個列。存儲器器件可以被配置為基于列地址的至少一部分接收第二輸入，并且可以被配置為基于接收到第二輸入而存儲來自被存取的至少一個存儲器塊的數(shù)據(jù)。存儲器器件的讀取存取時間可以短于交叉點存儲器陣列的存儲器單元的讀取存取時間。

在一些方面中，存儲器器件可以是sram存儲器器件(例如，sram頁寄存器)、dram存儲器器件或其他適合的存儲器器件。在一些方面中，多個存儲器塊中的每個存儲器塊可以包括存儲器陣列片、解碼器和復用器。存儲器陣列片可以包括交叉點存儲器陣列，交叉點存儲器陣列具有多個字線、多個位線、以及多個字線和多個位線的一個或多個交點處的多個存儲器單元。解碼器可以包括對應于行地址的第一部分的第三多個輸入、以及耦合到多個字線的至少一部分的第三多個輸出。復用器可以包括對應于行地址的第二部分的第四多個輸入、以及耦合到多個位線的至少一部分的第五多個輸入、以及至少一個復用器輸出。在一些方面中，多個存儲器塊中的每個存儲器塊不包括sram存儲器器件(例如，sram寄存器或sram頁寄存器)。在這些方面中，可以有一個存儲器器件(例如，sram頁寄存器)以便存儲體的存儲器塊中的每者共享。在一些方面中，(例如，每個存儲器塊的交叉點存儲器陣列的)多個存儲器單元中的每者是閘流晶體管存儲器單元。在一些方面中，每個存儲器塊的總面積被相應的多個存儲器單元占據(jù)的百分比超過70％。

附圖說明

在結合附圖考慮以下具體實施方式時，本公開的進一步的特征、其性質和各種優(yōu)點將顯而易見，在附圖中，類似的附圖標記在所有圖中指代類似的部分，并且在附圖中：

圖1描繪了根據(jù)例示性實施方式的具有位線讀取/寫入(bl-rw)和sram頁寄存器的單位存儲器陣列片(mat)的框圖；

圖2描繪了根據(jù)例示性實施方式的具有sram頁寄存器的8-1bl復用器(mux)；

圖3描繪了根據(jù)例示性實施方式的單個2048x4096或8mbmat輸入/輸出(io)配置；

圖4描繪了根據(jù)例示性實施方式的一塊具有2048個全局io位的256mb存儲體的框圖；

圖5描繪了根據(jù)例示性實施方式的在具有在位線段外部的頁寄存器的存儲器陣列中使用的替代的8-1blmux；以及

圖6描繪了根據(jù)例示性實施方式的具有在mat外部的頁寄存器的塊存儲體。

具體實施方式

存儲器速度每一代都變得越來越快。最先進的低壓擺動雙數(shù)據(jù)速率存儲器能夠以快達每管腳每秒4.2g位的速率傳輸數(shù)據(jù)。在該情況下，內部時鐘頻率是2133mhz，或者0.46875ns的時鐘周期。新存儲器技術的最近的進步具有可能允許交叉點架構設計的性質；(例如，交叉點陣列中的存儲器位可以無需使用dram或sram器件所需要的每存儲器單元一個或多個選擇晶體管而被唯一地選定)。它們之中是導電橋接ram(cbram)、憶阻器ram和垂直層閘流晶體管ram(vlt-ram)。

vlt存儲器單元包括垂直pnpn層閘流晶體管，其具有兩個鎢柵極p-pmos寫入輔助側壁晶體管。閘流晶體管的優(yōu)點包括能夠通過調諧每個閘流晶體管單元的組成層的幾何形態(tài)和成分來精確調諧工作特性(例如，開關速度、靜態(tài)功耗、動態(tài)功耗等)?？梢詫lt布置為最少4個f²單元的陣列，由此使單元面積最小化并降低制造成本。也可以將vlt布置成堆疊構造，以進一步增大交叉點陣列中存儲器單元的密度。

可以在沒有一個或多個選擇晶體管的情況下唯一地存取vlt存儲器單元。可以通過針對讀取和寫入操作適當切換位線(bl)和字線(wl)來在交叉點架構中選擇它們?？梢詫⒔徊纥c架構實現(xiàn)為存儲器單元的交叉點陣列。交叉點架構的最大尺寸(例如，由對應于若干wl的若干行和對應于若干bl的若干列確定)受到交叉點陣列中進出vlt單元的wl段和bl段上的電阻下降量的限制。電阻下降減小了被存取的vlt的讀取裕量。因此，可以從交叉點架構中心的第一vlt感測到的第一電流裕量可以低于可以從位于交叉點架構外部附近的第二vlt感測到的電流裕量?？梢酝ㄟ^降低對應wl或對應bl的電阻來減小來自wl段和bl段的電阻下降。用于降低wl或bl的電阻的技術包括由具有較高電導率的材料(例如，諸如銅、鎢、鈦、11族金屬、6族金屬、4族金屬、9族金屬、其他過渡金屬等金屬、由上述金屬中任一種形成的金屬硅化物、由上述金屬中任一種形成的摻雜的金屬氧化物、重摻雜硅或其任何組合)制造wl或bl。

vlt-ram相對于dram器件具有若干優(yōu)點。其較小單元尺寸和高存儲器效率設計允許針對相同工藝技術節(jié)點減小超過10％的管芯尺寸。其相對于dram的主要優(yōu)點是其不需要刷新。這對于其改進的系統(tǒng)性能和較低的功耗而言很重要。不過，vlt交叉點存儲器的挑戰(zhàn)是其滯后于關鍵dram構造和操作時序規(guī)格。

為了將vlt-ram用作dram的替代物，可以通過使用本文公開的實施例補償和/或克服其挑戰(zhàn)。在一些實施例中，可以將分段行尋址多至一blmux耦合到第一層bl-rw電路，其可以與第二層寄存器或sram鎖存器耦合。如本文所述，可以將術語“耦合到”理解為指代直接或(例如，通過電連接)間接連接。該結構允許vlt存儲器無縫地接口連接到dram存儲器外圍電路或其他存儲器外圍電路，并允許vlt存儲器與現(xiàn)有系統(tǒng)存儲器控制器兼容。該方式的優(yōu)點不限于僅僅符合各種行業(yè)標準，而是從根本上隱藏了慢速存儲器存取時間并改善了總體的存儲器器件性能。

圖1描繪了根據(jù)例示性實施方式的具有bl-rw和sram頁寄存器的單位mat的框圖。存儲器塊100由單位mat102構成，單位mat102在圖1中被示為2048條字線(2048-wl)乘4096-bl的存儲器陣列?？梢曰诠に嚰夹g或產(chǎn)品設計規(guī)格來改變或重新優(yōu)化單位mat102的陣列尺度。在一些實施例中，單位mat可以包括存儲器單元的交叉點陣列。在一些實施例中，單位mat可以包括存儲器單元的交叉點陣列和額外的電路，例如子wl驅動器電路、bl感測放大器電路和散布于存儲器單元的交叉點陣列內的其他電路。在一些實施例中，單位mat102還可以被細分成較小的存儲器陣列片(未示出)。在被進一步細分成較小的存儲器陣列片時，單位mat可以包括散布于較小的存儲器陣列片之間的電路。例如，單位mat102可以包括位線復用器(“bl-mux”)電路和預充電器電路。例如，mat102可以包括bl感測放大器(blsa)電路和頁緩沖器電路。例如，可以在經(jīng)細分的單位mat(未示出)的較小存儲器陣列片之間放置bl-mux電路、預充電器電路、blsa電路和頁緩沖器電路。單位mat102的4096個bl被饋送到8至1blmux，使得4096個bl在mux塊104處被轉換為512個bl-rw。bl-rw可以是包括bl感測電路(即，感測放大器電路)和驅動器電路(例如，數(shù)據(jù)寫入驅動器電路)的電路。512個bl-rw中的每者具有相關聯(lián)的sram頁寄存器，如在sram頁寄存器塊106處所示。塊106也可以是dram寄存器或任何其他寄存器。存儲器塊100的輸出是108處所示的512條通用i/o(gio)線。512頁sram可以由9位地址來尋址。在一些示例中，9位中的6位可以用于對64條可能的列選擇(cs)線之一解碼。在一些示例中，每條cs線選擇8位，使得總共64條cs線可以存取512位。在一些示例中，剩余的位可以用于雙數(shù)據(jù)速率(ddr)開始突發(fā)地址(startburstaddress)。

改變例如單位mat102的bl尺度或mux塊104中blmux的比例中的任一個，可以改變mux塊104中bl-rw的總數(shù)、sram塊106中的sram數(shù)量或108處輸出gio線的數(shù)量。例如，借助于單位mat102中的4096條bl，4至1blmux會分別在104、106和108處產(chǎn)生1024個bl-rw、sram頁寄存器和gio輸出?？梢愿淖冞@些尺度中任一個以調節(jié)產(chǎn)品設計規(guī)格或工藝技術。在一些實施例中，在使用較高電導率的材料制造bl并由此減小bl的電阻時，可以修改單位mat尺寸以增加wl的數(shù)量(例如，高達或大于2048個wl)。在一些實施例中，在使用較高電導率的材料制造wl時，可以修改單位mat尺寸以增加bl的數(shù)量(例如，高達或大于4096個bl)。在增加單位mat中的bl的數(shù)量時，可以將104中的mux的階數(shù)增大到16-1的mux，和/或可以將bl-rw的數(shù)量從512個bl-rw增加到1024個bl-rw，并可以將512-頁sram的尺寸從512頁增加到1024頁。在一些實施例中，可以減小塊106中的sram頁所消耗的面積來交換塊104中稍大一些的mux以及更長的存取時間。因為減小了sram塊消耗的面積，所以可以增加單位mat中vlt存儲器單元的量。為了減小塊106中的sram頁的尺寸(例如，至256頁)，可以使用較小數(shù)量的bl-rw和較高階的mux(例如，16至1blmux)。減小sram頁尺寸減小了sram占據(jù)的面積，同時增加了mux的面積，并增加了mux的存取時間。

圖2描繪了根據(jù)例示性實施方式的包括8-1blmux和sram頁寄存器214的位線段(blseg)。位線段200包括預充電器202、2048-wl乘8-bl存儲器陣列204、以及bl列206a、206b、206c和206d(統(tǒng)稱為206)，bl列206a、206b、206c和206d均對應于存儲器陣列204的8-bl。位線段還包括sram頁寄存器214和bl-rw212。在一些實施例中，除sram頁寄存器214之外或替代sram頁寄存器214，可以使用存儲器器件(例如，dram、通用存儲器、mram或其他存儲器器件)。頁寄存器214也可以是dram寄存器或任何其他寄存器。在一些實施例中，復用器選擇線(msl)208a、208b、208c和208d(統(tǒng)稱為208)、bl列206和晶體管(例如，210a和210b)以及解碼器(未示出，例如，3位輸入至8線輸出解碼器)可以構成復用器(例如，8-1blmux或其他階的mux)。在一些實施例中，msl208的數(shù)量可以是與bl列206的數(shù)量相同的數(shù)量。諸如晶體管210a和210b的晶體管可以沿著bl列206和msl208陣列的對角線設置，使得每個msl208經(jīng)由晶體管耦合到bl列206中的每一個。wl解碼和驅動器電路(未示出)可以是任何標準的解碼器和驅動器電路。例如，以行地址的第一部分(例如，行地址的11位)作為輸入的解碼器可以在wl中(例如，從存儲器陣列204的2048個wl中)進行選擇。感測和寫入電路(未示出)可以被布置于由bl列206和msl208形成的8-bl間距內。這是一個主要優(yōu)點，因為它允許放寬間距單元(bl感測放大器、寫入驅動器等)的布局并且允許占據(jù)較少空間。

在一些實施例中，使用三個行地址位來選擇msl208之一，并且因此，選擇bl列206之一。由于msl208中的每一個經(jīng)由晶體管(例如，晶體管210a、210b中任一個)耦合到bl列206中的每一個，所以選擇msl208還選擇了bl列206。選定的bl列206存儲在sram頁寄存器214中。于是，利用位線段200中所示的dram地址復用方案允許在存儲器存取周期(例如，dram存取周期)的行存取時間期間選擇bl。這是重要的，因為可以在列存取時間之前對存儲器單元尋址?？梢栽赿ram體激活時間期間讀取選定存儲器位中的數(shù)據(jù)并將其存儲在sram中，這意味著可以由較快的sram頁寄存器讀取時間(例如，在dram存取周期的列存取時間期間)補償較慢的行時間，以允許msl208和列206都在標準工作時間內被讀取。行至列地址延遲典型為15ns到18ns，為存儲器的bl感測提供了充足時間。

預充電器202可以對所有bl206預充電，這意味著可以在從msl208中進行選擇之前對所有bl(例如bl206a、206b、206c、206d)預充電。預充電器202也可以對對應于選定msl208的晶體管預充電，這意味著也可以向預充電器提供3位行地址，以在選定bl被存儲在sram頁寄存器214中之前對一個或多個bl206a、206b、206c、206d預充電。在一些實施例中，預充電器202可以位于2048-wl乘8-bl存儲器陣列204上方，如圖2所示。在一些實施例中，預充電器202可以位于2048-wl乘8-bl存儲器陣列204下方，使其位于2048-wl乘8-bl存儲器陣列204與msl208之間。在一些實施例中，預充電器202還可以包括bl未選擇驅動器電路，以將未選擇的bl驅動到與選定的bl不同的電壓電平。對所有bl206進行預充電可以在實施時更簡單，但需要更多功率和更多時間來對所有bl預充電，而對bl206的子集進行預充電可能需要額外的解碼器但需要較少的功率和較少的時間。

列和存儲器陣列io選擇可以被配置為適應各種數(shù)據(jù)io配置和突發(fā)長度。現(xiàn)今的高速存儲器能夠以超過2.1ghz的時鐘速度工作。在標準的雙倍數(shù)據(jù)速率接口中，這給予了每管腳4.2gbps。為了實現(xiàn)這樣的高數(shù)據(jù)速率，可以預先獲取多個位，以允許芯片上串行器以期望速率輸出數(shù)據(jù)。在現(xiàn)今的高級存儲器中，16位或32位的突發(fā)長度是常見的。這意味著至少16位預先獲取方案是必要的。在16-n預先獲取架構中，需要n次16-位預先獲取以支持n個16-位突發(fā)。例如，可以將突發(fā)操作理解為指代以(例如，16位、32位、64位或任何其他適當突發(fā)長度的)較小段連續(xù)存取的預先獲取的數(shù)據(jù)(例如，512-位)。在一些實施例中，預先獲取數(shù)據(jù)的尺寸可以對應于頁寄存器(例如，圖1中的106、圖6中的610或存儲器塊或存儲體外部的另一頁寄存器)的尺寸。在一些實施例中，預先獲取數(shù)據(jù)的尺寸可以大于或小于頁寄存器(例如，圖1中的106、圖6中的610或存儲器塊或存儲體外部的另一頁寄存器)的尺寸。

例如，突發(fā)讀取操作可以預先獲取突發(fā)讀取周期所需的位。在器件(例如，為印刷電路板(pcb)上的部件的存儲器芯片)具有16個dq(例如，io管腳)且突發(fā)長度被設置為16的突發(fā)讀取操作中，在存儲器芯片內(例如，從一個或多個存儲器塊中)預先獲取16×16位(256位)。例如，在突發(fā)寫入操作中，可以將一組位序列(例如，其中組的尺寸對應于器件上的dq管腳的數(shù)量)轉移到頁寄存器中。然后可以從頁寄存器向交叉點存儲器陣列中寫入位。例如，在16-n預先獲取架構(如上所述)中，突發(fā)讀取操作或突發(fā)寫入操作可以對應于多個預先獲取操作而不是單個預先獲取操作。一些存儲器配置指定16kb(16384位)的頁尺寸。這意味著一旦打開(或激活)頁(或存儲體)，就可以有16k位用于以上述高數(shù)據(jù)率進行讀取或寫入。

圖3描繪了根據(jù)例示性實施方式的單個2048×4096或8mbmatio配置。諸如200a、200b、200c和200d的位線段可以形成如圖1所示的存儲器塊100。總共512個位線段可以組成2048wl×4096bl的存儲器塊100。每個列選擇(cs)解碼線在4096-blmat邊界內選擇64個位線段(每個具有8條位線)。于是可以存取總共512位。盡管可以將512位存儲在sram頁寄存器中，但這些位的子集可以作為突發(fā)操作的一部分被順次存取。例如，可以由cs線順序存取來自每個blseg(例如，200a、200b、200c、200d之一)的64位。例如，作為突發(fā)操作的部分可以同時接通并操作多個cs。matio配置300的區(qū)段102可以對應于圖1的單位mat102。matio配置300的區(qū)段104可以對應于圖1的mux塊104。matio配置300的區(qū)段106可以對應于圖1的512頁寄存器sram106。matio配置300的區(qū)段108可以對應于圖1的108處所示的512條通用i/o(gio)線。對于特定的地址和io配置，可以設計適當?shù)拇鎯ζ鲏K尺寸以優(yōu)化功率、性能和管芯面積。行業(yè)標準高密度存儲器器件典型包括多個存儲體。一些具有8個存儲體，而其他具有16或更多個存儲體。

圖4描繪了根據(jù)例示性實施方式的具有2048個全局io位的256mb存儲體的塊。存儲體400可以由四個64mb段420a、420b、420c和420d(統(tǒng)稱為420)構成。每個64mb段420還可以包括八個2048wl×4096bl(8mb)存儲器塊，例如段420a內的存儲器塊402a、402b、402c和402d(統(tǒng)稱為402)。存儲器塊402a、402b、402c和402d可以是如圖1所示的存儲器塊100，并且因此可以均包含具有512個差分輸出對的相關聯(lián)的sram頁寄存器106。存儲體400的每個段420內的每個存儲器塊402中的512個sram差分輸出對連接到對應的差分gio對(gio和giob)，如圖2的214處所示。

在64mb段420中，由唯一的cs線組(例如，在段420a中所示的cs線404、406、410和412)來選擇每個存儲器塊402。例如，cs0<0:7>404選擇存儲器塊402a中的srams，cs1<0:7>406選擇存儲器塊402b中的srams，cs410選擇存儲器塊402c中的srams，并且cs7<0:7>412選擇段420a內最后的存儲器塊402d中的srams。如存儲體400中所示，在64mb段420內總共有64條cs線(例如cs線422a、422b、422c和422d)、512條gio線和512條giob線；然而，可以調節(jié)這些值以針對產(chǎn)品規(guī)格進行優(yōu)化?？梢哉{節(jié)cs線的數(shù)量以存取由本文所述任何示例的存儲器配置所定義的適當數(shù)量的位。每個存儲器塊(例如，塊402a、402b、402c、402d)檢索512位并將其存儲在每個存儲器塊相應的sram頁寄存器(例如頁寄存器106)中，如408所示?？梢酝瑫r接通多個存儲器塊以存取更多位。對于16kb的頁面尺寸，應當選擇32個mat(512×32)。

取決于地址配置，總共可以將512個gio對復用到64條數(shù)據(jù)讀取/寫入(drw)線或128條drw線(未示出)。例如，如果使用15位對行(32k行)尋址，則來自每128mb(兩個64mb段)的gio位將被復用以給出1024位的最大io寬度。如果使用14位對行(16k行)尋址，則最大io寬度可以是2048位。很多高密度存儲器器件被配置有x8、x16或x32dq。在x16的情況下，16-n預先獲取架構需要256線(16×16)的最小數(shù)據(jù)總線寬度。在圖3中，全部512個gio差分對被復用到64個讀取-寫入電路(iorw)中，例如讀取-寫入電路424a、424b、424c和424d，它們往返于drw線(未示出)驅動并接收數(shù)據(jù)。在一些實施例中，從存儲器塊402a、402b、402c和402d之一選擇一組64個blseg(例如，200a、200b、200c、200d中任一個)作為至相應段(例如，420a)中的相應讀取-寫入電路(例如，424a)的輸出。可以將drw總線上的數(shù)據(jù)發(fā)送到數(shù)據(jù)重新排序/并行至串行電路并發(fā)送到輸出緩沖器(未示出)?？偣?56條drw線能夠支持x16dq配置。

圖5描繪了根據(jù)例示性實施方式的在具有位于位線段外部的頁寄存器的存儲器陣列中使用的替代的8-1blmux。在該情況下，頁寄存器放置在整個存儲器陣列外部而不是本地耦合在mat內。位線段500包括2048-wl乘8-bl存儲器陣列504、以及bl列506a、506b、506c和506d(統(tǒng)稱為506)，bl列506a、506b、506c和506d均對應于存儲器陣列504的8-bl之一。msl508a、508b、508c和508d(統(tǒng)稱為508)對應于wl，其中msl508的數(shù)量與bl列506的數(shù)量相同。諸如晶體管510a和510b的晶體管沿著bl列506和wl行508陣列的對角線設置，使得每個wl行508經(jīng)由晶體管耦合到bl列506中的每一個。wl解碼和驅動器電路(未示出)可以是任何標準解碼器和驅動器電路。感測和寫入電路(未示出)可以布置在由bl列506和msl508形成的8-bl間距內。這是一個優(yōu)點，因為它允許放寬間距單元(bl感測放大器、寫入驅動器等)的布局并允許占據(jù)更少空間。

在一些實施例中，使用三個行地址位選擇msl508之一，并且因此選擇bl列506之一。由于bl列506中的每一個經(jīng)由晶體管(例如510a、510b)耦合到msl508中的每一個，所以選擇wl行508還選擇了bl列506。選定的bl列(例如，列506之一)被存儲在位線段500外部，并可以由blrw512輸出。bl512到gio通過514的輸出可以存儲在外部sram頁寄存器(未示出)中，例如圖2中的sram頁寄存器214、或下文進一步論述的圖6的sram頁寄存器610。因此，利用位線段500中所示的dram地址復用方案允許在行時間選擇bl。這是重要的，因為可以在列地址時間之前對存儲器單元尋址?？梢栽赿ram存儲體激活時間期間讀取選定存儲器位中的數(shù)據(jù)并將其存儲在sram中，這意味著可以由較快的sram頁寄存器讀取時間補償較慢的行時間，以允許行508和列506都在標準工作時間內被讀取。行至列地址延遲典型為15ns到18ns，為存儲器的bl感測提供了充足時間。

圖6描繪了根據(jù)例示性實施方式的具有在mat外部的頁寄存器的塊存儲體。外部頁寄存器存儲體600可以由諸如602a、602b、602c和602d(統(tǒng)稱為602)的存儲器塊構成?？梢詢?yōu)化存儲器塊602的數(shù)量以及存儲器塊602a和602b、存儲器塊602a和602c之間的尺度的比例，以滿足空間和時序產(chǎn)品規(guī)格。由在608產(chǎn)生blrw選擇(bs)的行地址位選擇blrw電路(未示出)，同時頁寄存器繼續(xù)由cs位來選擇，并通過諸如604的頁寄存器線存儲在外部頁寄存器610。頁寄存器610可以是sram頁寄存器、dram頁寄存器或任何其他寄存器。blrw電路的輸出可以耦合到柵極連接到bs608的傳輸晶體管(未示出)。每個存儲器塊602具有唯一的bs信號線，例如，如606處所示。類似于先前的架構，gio差分對線(例如如圖1所示的gio線108)連接到所有列存儲器塊602，并均由來自bs608的唯一bs解碼信號來選擇。外部頁寄存器存儲體600中所示架構的優(yōu)點是，用于每個存儲器塊602的頁寄存器610是全局的而非局部的，這樣節(jié)省了面積，但頁尺寸受到存儲器塊602的物理布置的限制。在圖6中，bs608和外部頁寄存器610被示為在存儲器塊602的最后一行之外；然而，它們可以位于存儲器塊602的陣列內?？梢哉{節(jié)存儲器塊602的陣列內的在頁寄存器610上方和下方的存儲器塊的比例以優(yōu)化產(chǎn)品速度和面積規(guī)格。在一些實施例中，每個存儲器塊的陣列尺寸(例如，被測量為存儲器塊的交叉點存儲器陣列中的wl和bl的數(shù)量和/或交叉點存儲器陣列中的存儲器單元的數(shù)量)與sram頁寄存器的陣列尺寸的比例可以變化。例如，該比例可以是8行乘8列(2048wl乘4096bl)(例如，512m位)與512m位sram頁寄存器之比(例如，1:1比例)。例如，該比例可以是2:1、4:1、8:1、16:1、32:1、64:1或更高的比例。隨著比例增大，與sram單元相比有更大數(shù)量的交叉點存儲器陣列單元，并且對交叉點存儲器陣列單元的較小子集進行高速緩存以快速存取。然而，隨著比例增大，存儲體的效率(例如，由交叉點存儲器陣列單元消耗的器件面積占存儲體的總器件面積的百分比或分數(shù)來測量)也增大。

已經(jīng)出于例示的目的給出了本說明書。它并非意在窮舉或將本發(fā)明限制到描述的精確形式，并且根據(jù)以上教導，很多修改和變化都是可能的。附圖并非按比例繪制并且是用于例示的目的。選擇并描述了實施例以便最好地解釋本發(fā)明的原理及其實際應用。本描述將使得本領域的其它技術人員能夠最好地利用并實踐各實施例中的發(fā)明并且利用適于特定用途的各種修改。本發(fā)明的范圍由以下權利要求限定。