本申請要求于2015年11月27日提交的申請?zhí)枮?0-2015-0167748的韓國專利申請的優(yōu)先權(quán)，其全部公開內(nèi)容通過引用整體合并于此。

技術(shù)領(lǐng)域

本發(fā)明的各種實(shí)施例總體而言涉及一種電子器件，更具體地，涉及一種半導(dǎo)體存儲(chǔ)器件。

背景技術(shù)：

半導(dǎo)體存儲(chǔ)器件可以分為易失性存儲(chǔ)器件和非易失性存儲(chǔ)器件。

雖然非易失性存儲(chǔ)器件以比易失性存儲(chǔ)器件相對低的寫入速度和讀取速度操作，但是他們無論上電/斷電條件如何都保持他們儲(chǔ)存的數(shù)據(jù)。因此，非易失性存儲(chǔ)器件用來儲(chǔ)存即便在沒有電源的情況下仍需要維持的數(shù)據(jù)。非易失性存儲(chǔ)器的示例包括只讀存儲(chǔ)器(ROM)、掩模ROM(MROM)、可編程ROM(PROM)、可擦除可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃存儲(chǔ)器、相變隨機(jī)存取存儲(chǔ)器(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)和鐵電RAM(FRAM)?？扉W存儲(chǔ)器被廣泛使用，且可以分為NOR型存儲(chǔ)器或NAND型存儲(chǔ)器。

快閃存儲(chǔ)器享有RAM器件和ROM器件的優(yōu)點(diǎn)。例如，與RAM類似地，可以對快閃存儲(chǔ)器自由地進(jìn)行編程和擦除。此外，類似于ROM，快閃存儲(chǔ)器即便在它們未被供電時(shí)仍可以保持儲(chǔ)存的數(shù)據(jù)。快閃存儲(chǔ)器已經(jīng)廣泛用作便攜式電子設(shè)備(諸如移動(dòng)電話、數(shù)字相機(jī)、個(gè)人數(shù)字助理(PDA)以及MP3播放器)的儲(chǔ)存介質(zhì)。

技術(shù)實(shí)現(xiàn)要素：

各個(gè)實(shí)施針對一種能夠降低數(shù)據(jù)輸出操作期間的功耗的半導(dǎo)體存儲(chǔ)器件。

根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體存儲(chǔ)器件可以包括：第一存儲(chǔ)體和第二存儲(chǔ)體；地址計(jì)數(shù)器單元，包括第一地址計(jì)數(shù)器和第二地址計(jì)數(shù)器，第一地址計(jì)數(shù)器適用于輸出與第一存儲(chǔ)體相對應(yīng)的第一計(jì)數(shù)地址信號，第二地址計(jì)數(shù)器適用于輸出與第二存儲(chǔ)體相對應(yīng)的第二計(jì)數(shù)地址信號；第一輸出控制單元，適用于在數(shù)據(jù)輸入操作期間響應(yīng)于第一計(jì)數(shù)地址信號而產(chǎn)生第一列地址信號，以及在數(shù)據(jù)輸出操作期間響應(yīng)于第二計(jì)數(shù)地址信號而 產(chǎn)生第一列地址信號；以及第二輸出控制單元，在數(shù)據(jù)輸入操作和數(shù)據(jù)輸出操作期間響應(yīng)于第二計(jì)數(shù)地址信號而產(chǎn)生第二列地址信號。

根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體存儲(chǔ)器件可以包括：存儲(chǔ)單元陣列，包括第一存儲(chǔ)體和第二存儲(chǔ)體；頁緩沖器電路，適用于讀取儲(chǔ)存在第一存儲(chǔ)體和第二存儲(chǔ)體中的數(shù)據(jù)并暫時(shí)儲(chǔ)存所述數(shù)據(jù)，以及響應(yīng)于列選擇信號而將所述數(shù)據(jù)傳送給數(shù)據(jù)線；數(shù)據(jù)輸出電路，感測傳送給數(shù)據(jù)線的數(shù)據(jù)并儲(chǔ)存所述數(shù)據(jù)，以及響應(yīng)于管道鎖存器輸出信號而將所述數(shù)據(jù)傳送給輸入/輸出線；以及邏輯電路，包括分別與第一存儲(chǔ)體和第二存儲(chǔ)體相對應(yīng)的第一地址計(jì)數(shù)器和第二地址計(jì)數(shù)器，并且適用于在數(shù)據(jù)輸出操作期間基于從第二地址計(jì)數(shù)器接收到的信號而產(chǎn)生列選擇信號。

附圖說明

圖1是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的框圖。

圖2是圖示圖1中所示的半導(dǎo)體存儲(chǔ)器件的第一頁緩沖器單元的示例性配置的電路圖。

圖3是圖示圖1中所示的半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸出電路的示例性配置的框圖。

圖4是圖示圖1中所示的半導(dǎo)體存儲(chǔ)器件的邏輯電路的示例性配置的框圖。

圖5是圖示圖4中所示的邏輯電路的數(shù)據(jù)路徑邏輯單元的示例性配置的框圖。

圖6是圖示圖4中所示的邏輯電路的第一輸出控制單元的示例性配置的框圖。

圖7是圖示圖4中所示的邏輯電路的管道鎖存器控制電路的示例性配置的框圖。

圖8是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸出方法的信號波形圖。

圖9是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸出方法的信號波形圖。

圖10是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的包括圖1中所示半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)系統(tǒng)的框圖。

圖11是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的、圖10中所示的存儲(chǔ)系統(tǒng)的應(yīng)用的框圖。

圖12是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的包括圖11中所示的存儲(chǔ)系統(tǒng)的計(jì)算系統(tǒng)的 框圖。

具體實(shí)施方式

在下文中，將參照附圖詳細(xì)描述本發(fā)明的各個(gè)示例性的實(shí)施例。在附圖中，可能為了圖示的方便而夸大了組件的尺寸。在下面的描述中，為了簡單和簡潔，可以省略對眾所周知的和/或相關(guān)的功能、結(jié)構(gòu)和組成的詳細(xì)說明。相同的附圖標(biāo)記在說明書和附圖中始終指代相同的元件。

還要注意的是，在此說明書中，“連接/耦接”不僅指一個(gè)組件直接耦接另一組件，還指一個(gè)組件經(jīng)由中間組件間接耦接另一組件。此外，說明書中使用的“包括/包含”或“包括有/包含有”表示存在或添加了一個(gè)或多個(gè)組件、步驟、操作和元件。

現(xiàn)在，參見圖1，提供了圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件100的框圖。

根據(jù)圖1，半導(dǎo)體存儲(chǔ)器件100可以包括存儲(chǔ)單元陣列110、頁緩沖器電路120、數(shù)據(jù)輸出電路130、輸入/輸出IO焊盤單元140、外圍電路150和邏輯電路160。

存儲(chǔ)單元陣列110可以包括第一存儲(chǔ)體B0和第二存儲(chǔ)體B1。包括第一存儲(chǔ)體B0和第二存儲(chǔ)體B1的存儲(chǔ)單元陣列110可以被認(rèn)定為單個(gè)存儲(chǔ)平面PLANE。

第一存儲(chǔ)體B0和第二存儲(chǔ)體B1中的每個(gè)可以包括多個(gè)存儲(chǔ)塊(未示出)。多個(gè)存儲(chǔ)塊中的每個(gè)可以包括多個(gè)頁，每個(gè)頁經(jīng)由字線WL耦接至外圍電路150。因此，外圍電路150可以經(jīng)由多個(gè)字線電耦接至存儲(chǔ)單元陣列110的各個(gè)頁。此外，多個(gè)存儲(chǔ)塊可以經(jīng)由各個(gè)位線BL耦接至緩沖器電路120。多個(gè)存儲(chǔ)塊中的每個(gè)可以包括多個(gè)存儲(chǔ)串。多個(gè)存儲(chǔ)串中的每個(gè)可以包括串聯(lián)耦接在位線與源極線之間的漏極選擇晶體管、多個(gè)存儲(chǔ)單元以及源極選擇晶體管。根據(jù)一個(gè)實(shí)施例，多個(gè)存儲(chǔ)單元可以是非易失性存儲(chǔ)單元，諸如快閃存儲(chǔ)單元。多個(gè)存儲(chǔ)單元可以是電荷俘獲存儲(chǔ)單元。

頁緩沖器電路120可以包括第一頁緩沖器單元121和第二頁緩沖器單元122。第一頁緩沖器單元121可以對應(yīng)于第一存儲(chǔ)體B0，而第二頁緩沖器單元122可以對應(yīng)于第二存儲(chǔ)體B1。

第一頁緩沖器單元121和第二頁緩沖器單元122中的每個(gè)可以包括多個(gè)頁緩沖器(未示出)。多個(gè)頁緩沖器中的每個(gè)可以耦接至存儲(chǔ)單元陣列110的多個(gè)位線BL中的各個(gè)位線。

多個(gè)頁緩沖器可以暫時(shí)地儲(chǔ)存要儲(chǔ)存在選中的存儲(chǔ)單元中的數(shù)據(jù)。多個(gè)頁緩沖器也可以讀取儲(chǔ)存在選中存儲(chǔ)單元中的數(shù)據(jù)，并暫時(shí)的儲(chǔ)存所讀取的數(shù)據(jù)。

多個(gè)頁緩沖器中的每個(gè)可以在數(shù)據(jù)輸出操作期間響應(yīng)于列選擇信號CS而將暫時(shí)儲(chǔ)存在其中的數(shù)據(jù)輸出給從多個(gè)數(shù)據(jù)線DL之中選擇的各個(gè)數(shù)據(jù)線。

數(shù)據(jù)輸出電路130可以執(zhí)行在頁緩沖器電路120與IO焊盤單元140之間的數(shù)據(jù)輸出操作。數(shù)據(jù)輸出電路130可以包括用于感測從頁緩沖器電路120接收到的數(shù)據(jù)的感測電路，并且將感測到的數(shù)據(jù)傳送給IO焊盤單元140。數(shù)據(jù)輸出電路130還可以包括管道鎖存器電路，管道鎖存器電路用于暫時(shí)儲(chǔ)存通過感測電路而感測到的數(shù)據(jù)。數(shù)據(jù)輸出電路130也可以輸出暫時(shí)儲(chǔ)存在管道鎖存器中的數(shù)據(jù)。下面將更詳細(xì)地進(jìn)一步描述感測電路和管道鎖存器電路。

IO焊盤單元140可以包括耦接至半導(dǎo)體存儲(chǔ)器件100的外部的一個(gè)或多個(gè)焊盤PAD?？梢允褂萌魏魏线m的IO焊盤。

外圍電路150可以包括在從存儲(chǔ)單元讀取數(shù)據(jù)或?qū)?shù)據(jù)儲(chǔ)存在存儲(chǔ)單元中時(shí)與頁緩沖器電路120協(xié)同操作的任何合適的電路。例如，外圍電路150可以包括電壓發(fā)生器和行解碼器。電壓發(fā)生器可以在包括例如編程操作和讀取操作的常規(guī)操作期間產(chǎn)生要施加給存儲(chǔ)單元的操作電壓。行解碼器可以基于從外部設(shè)備接收到的行地址而將通過電壓發(fā)生器而產(chǎn)生的操作電壓傳送給存儲(chǔ)單元。

邏輯電路160可以輸出控制信號CS來控制頁緩沖器電路120的操作。邏輯電路160也可以輸出控制信號P_OUT來控制數(shù)據(jù)輸出電路130，以執(zhí)行數(shù)據(jù)輸出操作。

圖2提供了用于圖1的第一頁緩沖器單元121的示例性電路圖。

圖1中所示的第一頁緩沖器單元121和第二頁緩沖器單元122可以具有相同的配置。

第一頁緩沖器單元121可以包括多個(gè)頁緩沖器PB0至PBi。

頁緩沖器PB0至PBi中的每個(gè)可以耦接至多個(gè)位線BL0至BLi中的各個(gè)位線，并響應(yīng)于多個(gè)第一列選擇信號CS_B0<i:0>中的對應(yīng)的第一列選擇信號而將在讀取操作中感測到的讀取數(shù)據(jù)輸出給各個(gè)數(shù)據(jù)線對(DL和DLb)。第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>可以分別對應(yīng)于第一存儲(chǔ)體B0和第二存儲(chǔ)體B1。

多個(gè)頁緩沖器PB0至PBi中的每個(gè)可以包括儲(chǔ)存讀取數(shù)據(jù)的鎖存器LAT以及將儲(chǔ)存在鎖存器LAT中的數(shù)據(jù)傳送給數(shù)據(jù)線對(DL和DLb)的數(shù)據(jù)輸出單元(例如，N1 或N2)。

現(xiàn)在，參見圖3，提供了圖示圖1中所示的數(shù)據(jù)輸出電路130的示例性配置的框圖。

數(shù)據(jù)輸出電路130可以包括感測電路131和管道鎖存器電路132。

感測電路131可以耦接至數(shù)據(jù)線DL，數(shù)據(jù)線DL耦接至圖1中所示的頁緩沖器電路120。感測電路131可以響應(yīng)于第一選通信號IOSTB_B0和第二選通信號IOSTB_B1而感測數(shù)據(jù)線DL的電勢電平，并接收數(shù)據(jù)。第一選通信號IOSTB_B0和第二選通信號IOSTB_B1可以分別對應(yīng)于第一存儲(chǔ)體B0和第二存儲(chǔ)體B1。

感測電路131可以包括與第一存儲(chǔ)體B0相對應(yīng)的第一感測組131_B0和與第二存儲(chǔ)體B1相對應(yīng)的第二感測組131_B1。第一感測組131_B0和第二感測組131_B1中的每個(gè)可以包括多個(gè)感測單元SA<i:0>。

多個(gè)感測單元SA<i:0>可以耦接在數(shù)據(jù)線DL與全局?jǐn)?shù)據(jù)線GDL之間。多個(gè)感測單元SA<i:0>可以響應(yīng)于第一選通信號IOSTB_B0和第二選通信號IOSTB_B1而感測數(shù)據(jù)線DL的電勢電平以鎖存所感測的數(shù)據(jù)。多個(gè)感測單元SA<i:0>可以將所感測的數(shù)據(jù)傳送給全局?jǐn)?shù)據(jù)線GDL。第一選通信號IOSTB_B0和第二選通信號IOSTB_B1可以分別對應(yīng)于第一存儲(chǔ)體B0和第二存儲(chǔ)體B1。

管道鎖存器電路132可以經(jīng)由全局?jǐn)?shù)據(jù)線GDL耦接至感測電路131，并且可以響應(yīng)于第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>而將儲(chǔ)存在管道鎖存器電路132中的數(shù)據(jù)輸出給輸入/輸出線IO。第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>可以分別對應(yīng)于第一存儲(chǔ)體B0和第二存儲(chǔ)體B1。

管道鎖存器電路132可以包括與第一存儲(chǔ)體B0相對應(yīng)的第一管道鎖存器組132_B0和與第二存儲(chǔ)體B1相對應(yīng)的第二管道鎖存器組132_B1。第一管道鎖存器組132_B0和第二管道鎖存器組132_B1中的每個(gè)可以包括多個(gè)管道鎖存器LAT<i:0>。

從第一存儲(chǔ)體B0讀取的數(shù)據(jù)可以暫時(shí)儲(chǔ)存在第一管道鎖存器組132_B0所包括的多個(gè)管道鎖存器LAT<i:0>中。第二管道鎖存器組132_B1所包括的多個(gè)管道鎖存器LAT<i:0>可以暫時(shí)儲(chǔ)存從第二存儲(chǔ)體B1讀取的數(shù)據(jù)。

第一管道鎖存器組132_B0所包括的多個(gè)管道鎖存器LAT<i:0>可以響應(yīng)于管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>而將暫時(shí)儲(chǔ)存的數(shù)據(jù)輸出給輸入/輸出線IO。第二管道鎖存器組132_B1所包括的多個(gè)管道鎖存器LAT<i:0>可以響應(yīng)于管道數(shù)據(jù)輸出信號 P_OUT_B1<i:0>而將暫時(shí)儲(chǔ)存的數(shù)據(jù)輸出給輸入/輸出線IO。

圖4是圖示圖1中所示的邏輯電路160的示例性配置的框圖。

參見圖4，邏輯電路160可以包括頁緩沖器控制電路161和管道鎖存器控制電路162。

頁緩沖器控制電路161可以在數(shù)據(jù)輸出操作期間產(chǎn)生和輸出第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>以及第一選通信號ISOTB_B0和第二選通信號IOSTB_B1，以將儲(chǔ)存在頁緩沖器電路120中的數(shù)據(jù)傳送給感測電路131。

頁緩沖器控制電路161可以包括數(shù)據(jù)路徑邏輯單元161A、地址計(jì)數(shù)器單元161B、第一輸出控制單元161C和第二輸出控制單元161D以及列選擇信號發(fā)生單元161E。

數(shù)據(jù)路徑邏輯單元161A可以在數(shù)據(jù)輸出操作期間響應(yīng)于數(shù)據(jù)路徑使能信號RE_N_DP而產(chǎn)生源時(shí)鐘CKCOL_B1。源時(shí)鐘CKCOL_B1可以對應(yīng)于第二存儲(chǔ)體B1。

數(shù)據(jù)路徑邏輯單元161A可以產(chǎn)生與第一存儲(chǔ)體B0相對應(yīng)的第一源時(shí)鐘CKCPL_B0。數(shù)據(jù)路徑邏輯單元161A可以在數(shù)據(jù)輸入操作期間產(chǎn)生與第二存儲(chǔ)體B1相對應(yīng)的第二源時(shí)鐘CKCOL_B1。

數(shù)據(jù)路徑邏輯單元161A可以在數(shù)據(jù)輸出操作期間產(chǎn)生單個(gè)源時(shí)鐘，例如，第二源時(shí)鐘CKCOL_B1。下面將對此進(jìn)行描述。第一源時(shí)鐘CKCOL_B0和第二源時(shí)鐘CKCOL_B1可以在數(shù)據(jù)輸出操作之前的數(shù)據(jù)預(yù)取操作期間切換預(yù)定次數(shù)，從而在數(shù)據(jù)預(yù)取操作期間可以產(chǎn)生與所述預(yù)定次數(shù)一樣多的列地址，這允許半導(dǎo)體存儲(chǔ)器件100高速地執(zhí)行數(shù)據(jù)輸出操作。

地址計(jì)數(shù)器單元161B可以包括與第一存儲(chǔ)體B0相對應(yīng)的第一地址計(jì)數(shù)器161B_1和與第二存儲(chǔ)體B1相對應(yīng)的第二地址計(jì)數(shù)器161B_2。

第一地址計(jì)數(shù)器161B_1可以在數(shù)據(jù)輸入操作期間響應(yīng)于從數(shù)據(jù)路徑邏輯單元161A接收到的第一源時(shí)鐘CKCPL_B0而產(chǎn)生與第一存儲(chǔ)體B0相對應(yīng)的第一計(jì)數(shù)地址AX_B0<i:0>。在數(shù)據(jù)輸出操作期間，第一地址計(jì)數(shù)器161B_1可以停止執(zhí)行計(jì)數(shù)操作并被禁止。

第二地址計(jì)數(shù)器161B_2可以在數(shù)據(jù)輸入操作和數(shù)據(jù)輸出操作期間響應(yīng)于從數(shù)據(jù)路徑邏輯單元161A接收到的第二源時(shí)鐘CKCOL_B1而輸出與第二存儲(chǔ)體B1相對應(yīng)的第二計(jì)數(shù)地址AX_B1<i:0>。

第一輸出控制單元161C可以在數(shù)據(jù)輸入操作期間響應(yīng)于從第一地址計(jì)數(shù)器161B_1 接收到的計(jì)數(shù)地址而產(chǎn)生第一列地址信號AX_B0_P<i:0>。

第一輸出控制單元161C可以在數(shù)據(jù)輸出操作期間響應(yīng)于從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1<i:0>而產(chǎn)生第一列地址信號AX_B0_P<i:0>和第一選通信號IOSTB_B0。第一輸出控制單元161C可以通過使從第一地址計(jì)數(shù)器161B_1接收到的計(jì)數(shù)地址和從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1<i:0>與第一地址同步信號ADD_SYNC_B0同步來產(chǎn)生第一列地址信號AX_B0_P<i:0>。

第二輸出控制單元161D可以在數(shù)據(jù)輸入操作和數(shù)據(jù)輸出操作期間響應(yīng)于從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1<i:0>而產(chǎn)生第二列地址信號AX_B1_P<i:0>和第二選通信號IOSTB_B1。第二輸出控制單元161D可以通過使從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1<i:0>與第二地址同步信號ADD_SYNC_B1同步來產(chǎn)生第二列地址信號AX_B1_P<i:0>。

列選擇信號發(fā)生單元161E可以響應(yīng)于從第一輸出控制單元161C和第二輸出控制單元161D接收到的第一列地址信號AX_B0_P<i:0>和第二列地址信號AX_B1_P<i:0>而產(chǎn)生第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>，并且將第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>輸出給頁緩沖器。

管道鎖存器控制電路162可以在數(shù)據(jù)輸出操作期間產(chǎn)生和輸出第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>，以將儲(chǔ)存在管道鎖存器電路132中的數(shù)據(jù)輸出給輸入/輸出線IO。

圖5是圖示圖4中所示的數(shù)據(jù)路徑邏輯單元161A的示例性配置的框圖。

參見圖5，數(shù)據(jù)路徑邏輯單元161A可以在數(shù)據(jù)輸入操作期間響應(yīng)于數(shù)據(jù)路徑使能信號RE_N_DP而產(chǎn)生與第一存儲(chǔ)體B0相對應(yīng)的第一源時(shí)鐘CKCOL_B<0>和與第二存儲(chǔ)體B1相對應(yīng)的第二源時(shí)鐘CKCOL_B<1>。

此外，數(shù)據(jù)路徑邏輯單元161A可以在數(shù)據(jù)輸出操作期間響應(yīng)于數(shù)據(jù)路徑使能信號RE_N_DP而產(chǎn)生與第二存儲(chǔ)體B1相對應(yīng)的第二源時(shí)鐘CKCOL_B<1>。

數(shù)據(jù)路徑邏輯單元161A可以包括時(shí)鐘發(fā)生器161A_1、第一輸出緩沖器161A_2和第二輸出緩沖器BF。

時(shí)鐘發(fā)生器161A_1可以響應(yīng)于數(shù)據(jù)路徑使能信號RE_N_DP而產(chǎn)生具有預(yù)定周期的時(shí)鐘信號。

第一輸出緩沖器161A_2可以響應(yīng)于從時(shí)鐘發(fā)生器161A_1接收到的時(shí)鐘信號而產(chǎn)生源時(shí)鐘CKCOL_B<0>，以及可以響應(yīng)于在數(shù)據(jù)輸出操作期間使能的數(shù)據(jù)輸出使能信號DOUT_EN而被禁止。因此，時(shí)鐘發(fā)生器161A_1響應(yīng)于數(shù)據(jù)輸出操作期間的數(shù)據(jù)輸出使能信號DOUT_EN而不產(chǎn)生第一源時(shí)鐘CKCOL_B<0>。

第一輸出緩沖器161A_2可以包括反相器IV和NAND門。反相器IV可以接收、反相并輸出數(shù)據(jù)輸出使能信號DOUT_EN。NAND門可以對來自反相器IV的輸出信號以及從時(shí)鐘發(fā)生器161A_1接收到的時(shí)鐘信號執(zhí)行邏輯運(yùn)算，以產(chǎn)生第一源時(shí)鐘CKCOL_B<0>。第一輸出緩沖器161A_2可以在數(shù)據(jù)輸出操作期間響應(yīng)于數(shù)據(jù)輸出使能信號DOUT_EN而將第一源時(shí)鐘CKCOL_B<0>維持為邏輯高電平。

第二輸出緩沖器BF可以在數(shù)據(jù)輸入操作和數(shù)據(jù)輸出操作期間緩沖從時(shí)鐘發(fā)生器161A_1接收到的時(shí)鐘信號并輸出第二源時(shí)鐘CKCOL_B<1>。

圖6是圖示圖4中所示的第一輸出控制單元161C的示例性配置的框圖。

參見圖6，第一輸出控制單元161C可以在數(shù)據(jù)輸入操作期間響應(yīng)于與第一存儲(chǔ)體B0相對應(yīng)的第一計(jì)數(shù)地址AX_B0<i:0>而產(chǎn)生第一列地址信號AX_B0_P<i:0>。

第一輸出控制單元161C可以在數(shù)據(jù)輸出操作期間響應(yīng)于與第二存儲(chǔ)體B1相對應(yīng)且從第二地址計(jì)數(shù)器161B_2輸出的第二計(jì)數(shù)地址AX_B1<i:0>而產(chǎn)生第一列地址信號AX_B0_P<i:0>和第一選通信號IOSTB_B0。

第一輸出控制單元161C可以包括地址選擇部分161C_1和輸出地址發(fā)生器161C_2。

地址選擇部分161C_1可以響應(yīng)于數(shù)據(jù)輸出使能信號DOUT_EN而將與第一存儲(chǔ)體B0相對應(yīng)的第一計(jì)數(shù)地址AX_B0<i:0>和與第二存儲(chǔ)體B1相對應(yīng)的第二計(jì)數(shù)地址AX_B1<i:0>中的一個(gè)輸出作為內(nèi)部計(jì)數(shù)地址AX_B0_INT<i:0>。例如，地址選擇部分161C_1可以在數(shù)據(jù)輸入操作期間響應(yīng)于被禁止的數(shù)據(jù)輸出使能信號DOUT_EN而將第一計(jì)數(shù)地址AX_B0<i:0>輸出為內(nèi)部計(jì)數(shù)地址AX_B0_INT<i:0>，而地址選擇部分161C_1可以在數(shù)據(jù)輸出操作期間響應(yīng)于被使能的數(shù)據(jù)輸出使能信號DOUT_EN而將第二計(jì)數(shù)地址AX_B1<i:0>輸出為內(nèi)部計(jì)數(shù)地址AX_B0_INT<i:0>。地址選擇部分161C_1可以包括多路復(fù)用器MUX。

輸出地址發(fā)生器161C_2可以在數(shù)據(jù)輸入操作期間響應(yīng)于內(nèi)部計(jì)數(shù)地址AX_B0_INT<i:0>而產(chǎn)生第一列地址信號AX_B0_P<i:0>。輸出地址發(fā)生器161C_2可以在數(shù)據(jù)輸出操作期間響應(yīng)于內(nèi)部計(jì)數(shù)地址AX_B0_INT<i:0>而產(chǎn)生第一列地址信號AX_B0_P<i:0>和第一選通信號IOSTB_B0。輸出地址發(fā)生器161C_2可以通過使內(nèi)部計(jì) 數(shù)地址AX_B0_INT<i:0>與第一地址同步信號ADD_SYNC_B0同步來產(chǎn)生第一列地址信號AX_B0_P<i:0>。

圖7是圖示圖4中所示的管道鎖存器控制電路162的示例性配置的框圖。

參見圖7，管道鎖存器控制電路162可以包括或門OR、與非門ND1、時(shí)鐘發(fā)生器162_A和控制信號發(fā)生器162_B。

或門OR可以響應(yīng)于時(shí)鐘輸入信號CK_IN和預(yù)取信號PREFETCH_PULSE而產(chǎn)生輸出信號SIGNAL1。與非門ND1可以響應(yīng)于延遲重置信號RESET_DELAY和第一存儲(chǔ)體啟動(dòng)信號BANK1_START而產(chǎn)生輸出信號SIGNAL2。預(yù)取信號PREFETCH_PULSE可以允許管道鎖存器電路132根據(jù)第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>來將垃圾數(shù)據(jù)輸出給輸入/輸出線IO，第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>根據(jù)在數(shù)據(jù)輸出操作之前的數(shù)據(jù)預(yù)取操作期間切換的控制時(shí)鐘CLK_8D而產(chǎn)生，將參照圖9來對此進(jìn)行描述。延遲重置信號RESET_DELAY可以通過將重置信號RESET延遲預(yù)定量的時(shí)間來獲得。存儲(chǔ)體啟動(dòng)信號BANK1_START可以確定在數(shù)據(jù)輸出操作期間第一存儲(chǔ)體B0與第二存儲(chǔ)體B1之間的數(shù)據(jù)輸出次序。例如，當(dāng)存儲(chǔ)體啟動(dòng)信號BANK1_START具有低電平時(shí)，可以從第一存儲(chǔ)體B0和第二存儲(chǔ)體B1按照第一存儲(chǔ)體首先啟動(dòng)來交替輸出第一存儲(chǔ)體B0和第二存儲(chǔ)體B1的數(shù)據(jù)。當(dāng)存儲(chǔ)體啟動(dòng)信號BANK1_START具有高電平時(shí)，可以從第二存儲(chǔ)體B1和第一存儲(chǔ)體B0按照第二存儲(chǔ)體B1首先啟動(dòng)來交替輸出第一存儲(chǔ)體B0和第二存儲(chǔ)體B1的數(shù)據(jù)。

時(shí)鐘發(fā)生器162_A可以響應(yīng)于輸出信號SIGNAL1而內(nèi)部地輸出具有預(yù)定周期的控制時(shí)鐘CLK_8D。更具體地，時(shí)鐘發(fā)生器162_A可以包括觸發(fā)器。時(shí)鐘發(fā)生器162_A可以在其時(shí)鐘端子CK處接收輸出信號SIGNAL1，以及在其輸入端子D處接收反相控制時(shí)鐘CLK_8Db。因此，時(shí)鐘發(fā)生器162_A可以產(chǎn)生控制時(shí)鐘CLK_8D。此外，時(shí)鐘發(fā)生器162_A可以響應(yīng)于重置信號RESET而將控制時(shí)鐘CLK_8D初始化為邏輯高電平，以及響應(yīng)于輸出信號SIGNAL2而輸出邏輯低電平的控制時(shí)鐘CLK_8D。

控制信號發(fā)生器162_B可以響應(yīng)于控制時(shí)鐘CLK_8D而產(chǎn)生第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>。

圖8是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸出方法的信號波形圖。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，下面參照圖1至圖8來描述半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸出 操作。

因此，在半導(dǎo)體存儲(chǔ)器件100的數(shù)據(jù)輸出操作期間，可以從第一存儲(chǔ)體B0和第二存儲(chǔ)體B1交替輸出第一存儲(chǔ)體B0的數(shù)據(jù)和第二存儲(chǔ)體B1的數(shù)據(jù)。

可以在數(shù)據(jù)輸出操作“數(shù)據(jù)輸出操作”之前執(zhí)行數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”，從而可以產(chǎn)生預(yù)定數(shù)量的第一列地址信號AX_B0_P<i:0>(0,1,2,3)和第二列地址信號AX_B1_P<i:0>(0,1,2,3)。下面將更詳細(xì)地對此進(jìn)行描述。

在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間，可以響應(yīng)于重置信號RESET而將管道鎖存器控制電路162的時(shí)鐘發(fā)生器162_A初始化，以輸出高電平的控制時(shí)鐘CLK_8D。隨后，時(shí)鐘發(fā)生器162_A可以響應(yīng)于預(yù)取脈沖信號PREFETCH_PULSE而將控制時(shí)鐘CLK_8D從高電平轉(zhuǎn)變?yōu)榈碗娖健?/p>

數(shù)據(jù)路徑邏輯單元161A可以輸出第一源時(shí)鐘CKCOL_B0和第二源時(shí)鐘CKCOL_B1，第一源時(shí)鐘CKCOL_B0和第二源時(shí)鐘CKCOL_B1在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間可以切換預(yù)定次數(shù)。地址計(jì)數(shù)器單元161B可以響應(yīng)于第一源時(shí)鐘CKCOL_B0和第二源時(shí)鐘CKCOL_B1而產(chǎn)生和輸出預(yù)定數(shù)量的第一計(jì)數(shù)地址AX_B0<i:0>(0,1,2,3)和第二計(jì)數(shù)地址AX_B1<i:0>(0,1,2,3)。

第一輸出控制單元161C可以使從第一地址計(jì)數(shù)器161B_1接收到的第一計(jì)數(shù)地址AX_B0<i:0>(0,1,2,3)與第一地址同步信號ADD_SYNC_B0同步，并產(chǎn)生預(yù)定數(shù)量的第一列地址信號AX_B0_P<i:0>(0,1,2,3)。

第二輸出控制單元161D可以使從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1<i:0>(0,1,2,3)與第二地址同步信號ADD_SYNC_B1同步，并將預(yù)定數(shù)量的第二列地址信號AX_B1_P<i:0>(0,1,2,3)產(chǎn)生為預(yù)定數(shù)量。

列選擇信號發(fā)生單元161E可以響應(yīng)于從第一輸出控制單元161C和第二輸出控制單元161D接收到的第一列地址信號AX_B0_P<i:0>(0,1,2,3)和第二列地址信號AX_B1_P<i:0>(0,1,2,3)而產(chǎn)生和輸出第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>給頁緩沖器。

由于在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間產(chǎn)生了預(yù)定數(shù)量的第一列地址信號AX_B0_P<i:0>(0,1,2,3)和第二列地址信號AX_B1_P<i:0>(0,1,2,3)以及第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>，因此從第一存儲(chǔ)體B0和第二存儲(chǔ)體B1讀取且儲(chǔ)存在頁緩沖器中的一些數(shù)據(jù)可以儲(chǔ)存在數(shù)據(jù)輸出電路130中。

在完成數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”之后，可以執(zhí)行數(shù)據(jù)輸出操作“數(shù)據(jù)輸出操作”。

在數(shù)據(jù)輸出操作期間，數(shù)據(jù)路徑邏輯單元161A可以響應(yīng)于數(shù)據(jù)路徑使能信號RE_N_DP而產(chǎn)生與第二存儲(chǔ)體B1相對應(yīng)的第二源時(shí)鐘CKCOL_B<1>。

地址計(jì)數(shù)器單元161B的第一地址計(jì)數(shù)器161B_1可以在數(shù)據(jù)輸出操作期間被禁止以降低功耗。

第二地址計(jì)數(shù)器161B_2可以響應(yīng)于源時(shí)鐘CKCOL_B1而輸出計(jì)數(shù)地址AX_B1<i:0>(4,5,6)。在數(shù)據(jù)輸出操作“數(shù)據(jù)輸出操作”期間產(chǎn)生的第二計(jì)數(shù)地址AX_B1<i:0>可以為在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間產(chǎn)生的第二計(jì)數(shù)地址AX_B1<i:0>(0,1,2,3)的后續(xù)地址。

第一輸出控制單元161C可以響應(yīng)于從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1<i:0>(4,5,6)而產(chǎn)生第一列地址信號AX_B0_P<i:0>(4,5,6)和第一選通信號IOSTB_B0。第一輸出控制單元161C可以使從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1<i:0>(4,5,6)與第一地址同步信號ADD_SYNC_B0同步，以產(chǎn)生第一列地址信號AX_B0_P<i:0>(4,5,6)。

第二輸出控制單元161D可以響應(yīng)于從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1<i:0>(4,5,6)而產(chǎn)生第二列地址信號AX_B1_P<i:0>(4,5,6)和第二選通信號IOSTB_B1。第二輸出控制單元161D可以使第二計(jì)數(shù)地址AX_B1<i:0>(4,5,6)與第二地址同步信號ADD_SYNC_B1同步，以產(chǎn)生第二列地址信號AX_B1_P<i:0>(4,5,6)。

列選擇信號發(fā)生單元161E可以響應(yīng)于從第一輸出控制單元161C和第二輸出控制單元161D接收到的第一列地址信號AX_B0_P<i:0>和第二列地址信號AX_B1_P<i:0>(4,5,6)而產(chǎn)生和輸出第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>給頁緩沖器電路120。

頁緩沖器電路120可以響應(yīng)于第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>而將從第一存儲(chǔ)體B0和第二存儲(chǔ)體B1讀取和儲(chǔ)存的數(shù)據(jù)傳送給數(shù)據(jù)線DL。

數(shù)據(jù)輸出電路130的感測電路131可以感測數(shù)據(jù)線DL的電勢電平，并且響應(yīng)于第一選通信號IOSTB_B0和第二選通信號IOSTB_B1而將所感測的數(shù)據(jù)輸出給管道鎖存器電路132。

管道鎖存器電路132可以儲(chǔ)存從感測電路131傳送來的數(shù)據(jù)，并且響應(yīng)于第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>而將儲(chǔ)存在其中的數(shù)據(jù)輸出給輸入/輸出線IO。

如上所述，通過在數(shù)據(jù)輸出操作“數(shù)據(jù)輸出操作”期間禁止地址計(jì)數(shù)器單元161B的第一地址計(jì)數(shù)器161B_1，可以降低功耗。

圖9是用于圖示根據(jù)一個(gè)實(shí)施例的半導(dǎo)體器件的數(shù)據(jù)輸出方法的信號波形圖。

下面參照圖1至圖7以及圖9來描述根據(jù)一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸出操作。

根據(jù)一個(gè)實(shí)施例，在半導(dǎo)體存儲(chǔ)器件100的數(shù)據(jù)輸出操作期間，可以從第一存儲(chǔ)體B0和第二存儲(chǔ)體B1按照第二存儲(chǔ)體首先啟動(dòng)來交替輸出第一存儲(chǔ)體B0和第二存儲(chǔ)體B1的數(shù)據(jù)。

可以在數(shù)據(jù)輸出操作“數(shù)據(jù)輸出操作”之前執(zhí)行數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”，從而可以產(chǎn)生預(yù)定數(shù)量的第一列地址信號AX_B0_P<i:0>(0,1,2,3)和第二列地址信號AX_B1_P<i:0>(0,1,2,3)。下面將更詳細(xì)地對此進(jìn)行描述。

在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間，管道鎖存器控制電路162的時(shí)鐘發(fā)生器162_A可以響應(yīng)于重置信號RESET而輸出高電平的控制時(shí)鐘CLK_8D?？刂茣r(shí)鐘CLK_8D可以響應(yīng)于延遲重置信號RESET_DELAY(其在重置信號RESET之后的預(yù)定時(shí)間段切換)和高電平的第一存儲(chǔ)體啟動(dòng)信號BANK1_START而從高電平轉(zhuǎn)變?yōu)榈碗娖?。隨后，時(shí)鐘發(fā)生器162_A可以響應(yīng)于預(yù)取脈沖信號PREFETCH_PULSE而將控制時(shí)鐘CLK_8D從低電平轉(zhuǎn)變?yōu)楦唠娖健Ｒ虼?，控制時(shí)鐘CLK_8D可以從高電平切換至低電平，然后在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間切換至高電平。

控制信號發(fā)生器162_B可以響應(yīng)于在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間切換的控制時(shí)鐘CLK_8D而產(chǎn)生第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>(在圖9中用斜線表示)。因此，可以響應(yīng)于在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間產(chǎn)生的第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>之后的第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>而執(zhí)行數(shù)據(jù)輸出操作。根據(jù)在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間產(chǎn)生的第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>而要輸出的數(shù)據(jù)優(yōu)選地是儲(chǔ)存在管道鎖存器電路132中的垃圾數(shù)據(jù)。由于在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間產(chǎn)生的第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù) 輸出信號P_OUT_B1<i:0>的緣故，當(dāng)?shù)诙鎯?chǔ)體B1是起始存儲(chǔ)體時(shí)，首先從第一存儲(chǔ)體B0接收到的數(shù)據(jù)可以為垃圾數(shù)據(jù)，因而在數(shù)據(jù)輸出操作“數(shù)據(jù)輸出操作”期間可以不輸出垃圾數(shù)據(jù)而是跳過垃圾數(shù)據(jù)，將更詳細(xì)地對此進(jìn)行描述。

數(shù)據(jù)路徑邏輯單元161A可以將在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間切換了預(yù)定次數(shù)的第一源時(shí)鐘CKCOL_B0和第二源時(shí)鐘CKCOL_B1輸出。地址計(jì)數(shù)器單元161B可以響應(yīng)于第一源時(shí)鐘CKCOL_B0和第二源時(shí)鐘CKCOL_B1而產(chǎn)生和輸出預(yù)定數(shù)量的第一計(jì)數(shù)地址AX_B0<i:0>和第二計(jì)數(shù)地址AX_B1<i:0>。由于地址計(jì)數(shù)器單元161B使第二存儲(chǔ)體B1先于第一存儲(chǔ)體B0啟動(dòng)數(shù)據(jù)輸出操作，因此第一計(jì)數(shù)地址AX_B0<i:0>可以按“1、2、3和4”的次序產(chǎn)生，而第二計(jì)數(shù)地址AX_B1<i:0>可以按“0、1、2和3”的次序產(chǎn)生，以便跳過第一存儲(chǔ)體B0的第一數(shù)據(jù)輸出操作。

第一輸出控制單元161C可以使從第一地址計(jì)數(shù)器161B_1接收到的第一計(jì)數(shù)地址AX_B0<i:0>(1,2,3,4)與第一地址同步信號ADD_SYNC_B0同步，并且產(chǎn)生預(yù)定數(shù)量的第一列地址信號AX_B0_P<i:0>(0,1,2,3)。

第二輸出控制單元161D可以使從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1_P<i:0>(0,1,2,3)與第二地址同步信號ADD_SYNC_B1同步，并且將預(yù)定數(shù)量的第二列地址信號AX_B1_P<i:0>(0,1,2,3)產(chǎn)生為預(yù)定數(shù)量。

列選擇信號發(fā)生單元161E可以響應(yīng)于從第一輸出控制單元161C和第二輸出控制單元161D接收到的第一列地址信號AX_B0_P<i:0>(0,1,2,3)和第二列地址信號AX_B1_P<i:0>(0,1,2,3)而產(chǎn)生和輸出第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>給頁緩沖器。

由于在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間產(chǎn)生了預(yù)定數(shù)量的第一列地址信號AX_B0_P<i:0>(0,1,2,3)和第二列地址信號AX_B1_P<i:0>(0,1,2,3)以及第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>，因此從第一存儲(chǔ)體B0和第二存儲(chǔ)體B1讀取且儲(chǔ)存在頁緩沖器中的一些數(shù)據(jù)可以儲(chǔ)存在數(shù)據(jù)輸出電路130中。

在完成數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”之后，可以執(zhí)行數(shù)據(jù)輸出操作“數(shù)據(jù)輸出操作”。

在數(shù)據(jù)輸出操作期間，數(shù)據(jù)路徑邏輯單元161A可以響應(yīng)于數(shù)據(jù)路徑使能信號RE_N_DP而產(chǎn)生與第二存儲(chǔ)體B1相對應(yīng)的第二源時(shí)鐘CKCOL_B<1>。

地址計(jì)數(shù)器單元161B的第一地址計(jì)數(shù)器161B_1可以在數(shù)據(jù)輸出操作期間被禁止以降低功耗。

第二地址計(jì)數(shù)器161B_2可以響應(yīng)于源時(shí)鐘CKCOL_B1而輸出計(jì)數(shù)地址AX_B1<i:0>(4,5,6,7)。在數(shù)據(jù)輸出操作“數(shù)據(jù)輸出操作”期間產(chǎn)生的第二計(jì)數(shù)地址AX_B1<i:0>(4,5,6,7)可以為在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間產(chǎn)生的第二計(jì)數(shù)地址AX_B1<i:0>(0,1,2,3)的后續(xù)地址。

第一輸出控制單元161C可以響應(yīng)于從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1<i:0>(4,5,6,7)而產(chǎn)生第一列地址信號AX_B0_P<i:0>(4,5,6)和第一選通信號IOSTB_B0。第一輸出控制單元161C可以使從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1<i:0>(4,5,6,7)與第一地址同步信號ADD_SYNC_B0同步，以產(chǎn)生第一列地址信號AX_B0_P<i:0>(4,5,6)。

第二輸出控制單元161D可以響應(yīng)于從第二地址計(jì)數(shù)器161B_2接收到的第二計(jì)數(shù)地址AX_B1<i:0>(4,5,6,7)而產(chǎn)生第二列地址信號AX_B1_P<i:0>(4,5,6)和第二選通信號IOSTB_B1。第二輸出控制單元161D可以使第二計(jì)數(shù)地址AX_B1<i:0>(4,5,6,7)與第二地址同步信號ADD_SYNC_B1同步，以產(chǎn)生第二列地址信號AX_B1_P<i:0>(4,5,6)。

列選擇信號發(fā)生單元161E可以響應(yīng)于從第一輸出控制單元161C和第二輸出控制單元161D接收到的第一列地址信號AX_B0_P<i:0>(4,5,6)和第二列地址信號AX_B0_P<i:0>(4,5,6)而產(chǎn)生和輸出第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>給頁緩沖器電路120。

頁緩沖器電路120可以響應(yīng)于第一列選擇信號CS_B0<i:0>和第二列選擇信號CS_B1<i:0>而將從第一存儲(chǔ)體B0和第二存儲(chǔ)體B1讀取和儲(chǔ)存的數(shù)據(jù)傳送給數(shù)據(jù)線DL。

數(shù)據(jù)輸出電路130的感測電路131可以感測數(shù)據(jù)線DL的電勢電平，并且響應(yīng)于第一選通信號IOSTB_B0和第二選通信號IOSTB_B1而將所感測的電勢電平輸出給管道鎖存器電路132。

管道鎖存器電路132可以儲(chǔ)存從感測電路131傳送來的數(shù)據(jù)，并且響應(yīng)于第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>而將儲(chǔ)存在其中的數(shù)據(jù)輸出給輸入/輸出線IO。

在數(shù)據(jù)輸出操作“數(shù)據(jù)輸出操作”期間產(chǎn)生的第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>可以繼在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間產(chǎn)生的第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>(在圖9中用斜線表示)之后。如上所述，在數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取 操作”期間產(chǎn)生的第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>可以優(yōu)選地對應(yīng)于垃圾數(shù)據(jù)。管道鎖存器電路132可以通過跳過與數(shù)據(jù)預(yù)取操作“數(shù)據(jù)預(yù)取操作”期間產(chǎn)生的第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>相對應(yīng)的垃圾數(shù)據(jù)，而根據(jù)數(shù)據(jù)輸出操作“數(shù)據(jù)輸出操作”期間的第一管道數(shù)據(jù)輸出信號P_OUT_B0<i:0>和第二管道數(shù)據(jù)輸出信號P_OUT_B1<i:0>來執(zhí)行后續(xù)的數(shù)據(jù)輸出操作。

如上所述，通過在數(shù)據(jù)輸出操作期間禁止地址計(jì)數(shù)器單元161B的第一地址計(jì)數(shù)器161B_1，可以降低功耗。

圖10是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的包括圖1中所示的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)系統(tǒng)1000的框圖。

參見圖10，存儲(chǔ)系統(tǒng)1000可以包括半導(dǎo)體存儲(chǔ)器件100和控制器1100。

半導(dǎo)體存儲(chǔ)器件100可以與以上參照圖1而描述的半導(dǎo)體存儲(chǔ)器件相同。將省略對其的詳細(xì)描述。

控制器1100可以耦接至主機(jī)和半導(dǎo)體存儲(chǔ)器件100。控制器1100可以被配置為在主機(jī)的請求下訪問半導(dǎo)體存儲(chǔ)器件100。例如，控制器1100可以控制半導(dǎo)體存儲(chǔ)器件100的讀取操作、編程操作、擦除操作和/或后臺(tái)操作?？刂破?100可以提供半導(dǎo)體存儲(chǔ)器件100與主機(jī)之間的接口?？刂破?100可以驅(qū)動(dòng)用于控制半導(dǎo)體存儲(chǔ)器件100的固件。

控制器1100可以包括隨機(jī)存取存儲(chǔ)器(RAM)1110、處理單元1120、主機(jī)接口1130、存儲(chǔ)器接口1140以及錯(cuò)誤校正塊1150。RAM 1110可以用作處理單元1120的操作存儲(chǔ)器、半導(dǎo)體存儲(chǔ)器件100與主機(jī)之間的高速緩沖存儲(chǔ)器和/或半導(dǎo)體存儲(chǔ)器件100與主機(jī)之間的緩沖存儲(chǔ)器。處理單元1120可以控制控制器1100的操作。此外，控制器1100可以在寫入操作期間暫時(shí)儲(chǔ)存從主機(jī)提供的程序數(shù)據(jù)。

主機(jī)接口1130可以包括用于在主機(jī)與控制器1100之間交換數(shù)據(jù)的協(xié)議。例如，控制器1100可以經(jīng)由諸如通用串行總線(USB)協(xié)議、多媒體卡(MMC)協(xié)議、外圍組件互連(PCI)協(xié)議、PCI-快速(PCI-E)協(xié)議、高級技術(shù)附件(ATA)協(xié)議、串行ATA協(xié)議、并行ATA協(xié)議、小型計(jì)算機(jī)小接口(SCSI)協(xié)議、增強(qiáng)型小型磁盤接口(ESDI)協(xié)議、集成驅(qū)動(dòng)電路(IDE)協(xié)議、私有協(xié)議等各種協(xié)議中的一種或多種來與主機(jī)通信。

存儲(chǔ)器接口1140可以與半導(dǎo)體存儲(chǔ)器件100接口。例如，存儲(chǔ)器接口可以包括NAND閃存接口或NOR閃存接口。

錯(cuò)誤校正塊1150可以通過使用錯(cuò)誤校正碼(ECC)來檢測并校正從半導(dǎo)體存儲(chǔ)器件100讀取的數(shù)據(jù)中的錯(cuò)誤。處理單元1120可以基于錯(cuò)誤校正塊1150的錯(cuò)誤檢測結(jié)果來控制讀取電壓，并且執(zhí)行再讀取操作。根據(jù)一個(gè)實(shí)施例，錯(cuò)誤校正塊可以被設(shè)置為控制器1100的組件。

控制器1100和半導(dǎo)體存儲(chǔ)器件100可以集成至單個(gè)半導(dǎo)體器件中。根據(jù)一個(gè)實(shí)施例，控制器1100和半導(dǎo)體存儲(chǔ)器件100可以集成至單個(gè)半導(dǎo)體器件中，以形成存儲(chǔ)卡，諸如PC卡(個(gè)人計(jì)算機(jī)存儲(chǔ)卡國際協(xié)會(huì)(PCMCIA))、緊湊式閃存卡(CF)、智能媒體卡(SMC)、記憶棒、多媒體卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)、通用快閃儲(chǔ)存設(shè)備(UFS)等。

控制器1100和半導(dǎo)體存儲(chǔ)器件100可以集成至單個(gè)半導(dǎo)體器件中，以形成固態(tài)驅(qū)動(dòng)器(SSD)。SSD可以包括用于將數(shù)據(jù)儲(chǔ)存在半導(dǎo)體存儲(chǔ)器件中的儲(chǔ)存設(shè)備。當(dāng)存儲(chǔ)系統(tǒng)1000用作SSD時(shí)，可以大幅提升耦接至存儲(chǔ)系統(tǒng)1000的主機(jī)的操作速度。

在另一示例中，存儲(chǔ)系統(tǒng)1000可以用作諸如計(jì)算機(jī)、超移動(dòng)PC(UMPC)、工作站、上網(wǎng)本、個(gè)人數(shù)字助理(PDA)、便攜式計(jì)算機(jī)、網(wǎng)絡(luò)平板、無線電話、移動(dòng)電話、智能電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲機(jī)、導(dǎo)航設(shè)備、黑匣子、數(shù)字相機(jī)、三維電視、數(shù)字錄音機(jī)、數(shù)字音頻播放器、數(shù)字圖片記錄儀、數(shù)字圖片播放器、數(shù)字錄像機(jī)、數(shù)字視頻播放器、用于在無線環(huán)境中收發(fā)信息的設(shè)備、用于家用網(wǎng)絡(luò)的設(shè)備、用于計(jì)算機(jī)網(wǎng)絡(luò)的設(shè)備、用于遠(yuǎn)程信息處理網(wǎng)絡(luò)的設(shè)備、RFID設(shè)備、用于計(jì)算系統(tǒng)的其他設(shè)備等的各種電子設(shè)備的若干元件之一。

根據(jù)示例性實(shí)施例，半導(dǎo)體存儲(chǔ)器件100或存儲(chǔ)系統(tǒng)1000可以以各種形式來封裝。例如，半導(dǎo)體存儲(chǔ)器件100或存儲(chǔ)系統(tǒng)1000可以通過各種方法來封裝，諸如層疊封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插封裝(PDIP)、華夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷雙列直插封裝(CERDIP)、塑料度量四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小外形封裝(TSOP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶片級制造封裝(WFP)、晶片級處理層疊封裝(WSP)等。

圖11是圖示圖10中所示的存儲(chǔ)系統(tǒng)1000的應(yīng)用示例(2000)的框圖。

參見圖11，存儲(chǔ)系統(tǒng)2000可以包括半導(dǎo)體存儲(chǔ)器件2100和控制器2200。半導(dǎo)體存儲(chǔ)器件2100可以包括多個(gè)半導(dǎo)體存儲(chǔ)芯片。多個(gè)半導(dǎo)體存儲(chǔ)芯片可以被劃分成組。

圖11圖示了經(jīng)由第一通道CH1至第k通道CHk與控制器2200通信的多個(gè)組?？梢耘c以上參照圖1所描述的半導(dǎo)體存儲(chǔ)器件100基本相同的方式來配置和操作半導(dǎo)體存儲(chǔ)芯片中的每個(gè)。

每個(gè)組可以經(jīng)由單個(gè)公共通道與控制器2200通信?？刂破?200可以與參照圖8所描述的控制器1100基本相同的方式來配置，且可以被配置為經(jīng)由第一通道CH1至第k通道CHk來控制半導(dǎo)體存儲(chǔ)器件2100的多個(gè)存儲(chǔ)芯片。

圖12是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的具有以上參照圖11所描述的存儲(chǔ)系統(tǒng)的計(jì)算系統(tǒng)3000的框圖。

參見圖12，計(jì)算系統(tǒng)3000可以包括中央處理單元3100、隨機(jī)存取存儲(chǔ)器(RAM)3200、用戶接口3300和電源3400。

存儲(chǔ)系統(tǒng)2000可以經(jīng)由系統(tǒng)總線3500與中央處理單元3100、RAM 3200、用戶接口3300和電源3400電連接。經(jīng)由用戶接口3300提供的數(shù)據(jù)或通過中央處理單元3100處理的數(shù)據(jù)可以儲(chǔ)存在存儲(chǔ)系統(tǒng)2000中。

如圖12中所示，半導(dǎo)體存儲(chǔ)器件2100可以經(jīng)由控制器2200耦接至系統(tǒng)總線3500。然而，半導(dǎo)體存儲(chǔ)器件2100可以直接耦接至系統(tǒng)總線3500。中央處理單元3100和RAM 3200可以執(zhí)行控制器2200的功能。

如圖12中所示，圖11中所示的存儲(chǔ)系統(tǒng)2000可以被包括為存儲(chǔ)系統(tǒng)3000。然而，可以用以上參照圖10所描述的存儲(chǔ)系統(tǒng)1000來取代存儲(chǔ)系統(tǒng)2000。根據(jù)一個(gè)實(shí)施例，計(jì)算系統(tǒng)3000可以包括以上分別參照圖10和圖11而描述的存儲(chǔ)系統(tǒng)1000和存儲(chǔ)系統(tǒng)2000二者。

根據(jù)實(shí)施例，由于使用與各個(gè)存儲(chǔ)體相對應(yīng)的多個(gè)地址計(jì)數(shù)器之一來執(zhí)行半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸出操作，因此可以降低數(shù)據(jù)輸出操作的功耗。

對于本領(lǐng)域技術(shù)人員將明顯的是，在不脫離本發(fā)明的精神和/或范圍的情況下，可以對本發(fā)明的上述示例性實(shí)施例作出各種修改。因此，本發(fā)明意在覆蓋落入所附權(quán)利要求及其等價(jià)的范圍之內(nèi)的所有修改。