背景技術(shù)：

本申請涉及確定并調(diào)整集成電路(諸如非易失性存儲器控制器)上的核操作電壓的技術(shù)/

非易失性存儲器設(shè)備的控制器電路頻繁地具有電壓調(diào)節(jié)器。所述調(diào)節(jié)器的電壓電平取決于工藝。在晶片分類過程中，針對適當(dāng)?shù)碾妷弘娖絹頊y試每個裸片上的每個電壓調(diào)節(jié)器，并且所述調(diào)節(jié)器被微調(diào)以便提供所需的電壓電平。微調(diào)的值則可存儲在電路上的一次性可編程存儲器中。下一次，當(dāng)裸片被上電時，可讀取存儲在一次性可編程存儲器中的值，并且將調(diào)節(jié)器的電壓電平升高/降至期望的水平。還可針對asic上的其他調(diào)節(jié)器重復(fù)以上程序。

雖然此技術(shù)可用于調(diào)整控制器的操作電壓，但是其需要微調(diào)過程并且微調(diào)值需要存儲在一次性程序中，從而使用寶貴的電路區(qū)域。進(jìn)一步地，雖然微調(diào)在設(shè)置時可能是準(zhǔn)確的，但是在操作條件下隨著時間或變化，準(zhǔn)確性可能不是這么好。

技術(shù)實現(xiàn)要素：

非易失性存儲器系統(tǒng)的控制器集成電路包括可連接的電壓調(diào)節(jié)器、電壓檢測器、以及核處理部分。所述電壓調(diào)節(jié)器可連接至電源以便生成調(diào)節(jié)電壓并將此調(diào)節(jié)電壓供應(yīng)給所述控制器電路的第一部分，其中，所述電壓調(diào)節(jié)器響應(yīng)于控制信號而調(diào)節(jié)所述第一調(diào)節(jié)電壓的電平。所述電壓檢測器被連接用于接收來自所述控制器電路的所述第一部分的參考電壓和內(nèi)部電壓電平，并且確定在操作的同時所述第一部分的所述內(nèi)部電壓電平的平均值落在多個電壓范圍中的哪個電壓范圍內(nèi)，并且從中生成對其電平進(jìn)行指示的第一信號。所述核處理部分包括邏輯電路，所述邏輯電路被連接用于向所述電壓調(diào)節(jié)器供應(yīng)所述控制信號并且被連接用于接收所述第一信號并且響應(yīng)于此第一信號而微調(diào)所述控制信號的值。

各個方面、優(yōu)點、特征和實施例被包括在其示例性示例的以下描述中，所述描述應(yīng)該結(jié)合附圖來考慮。為了所有目的將在此參考的所有專利、專利申請、論文、其他出版物、文獻(xiàn)和事物通過對其全部引用結(jié)合在此。至于在任何所并入的出版物、文獻(xiàn)或事物與本申請之間在術(shù)語的定義或使用上的任何不一致或者矛盾之處，應(yīng)以本申請的定義或使用為準(zhǔn)。

附圖說明

圖1示意性地展示了適合于實現(xiàn)以下描述的各方面的存儲器系統(tǒng)的主要硬件部件。

圖2示意性地展示了非易失性存儲器單元。

圖3展示了對于浮置柵極可以在固定的漏極電壓處在任一時刻選擇性地存儲的四個不同電荷q1-q4的源極-漏極電流id與控制柵極電壓vcg之間的關(guān)系。

圖4示意性地展示了組織為nand串的一串存儲器單元。

圖5展示了由諸如圖4所示的nand串50構(gòu)成的存儲器單元的nand陣列210的示例。

圖6展示了并行感測或者編程的以nand配置組織的存儲器單元的頁。

圖7a至圖7c展示了編程存儲器單元群體的示例。

圖8示出了3-dnand串的物理結(jié)構(gòu)的示例。

圖9至圖12關(guān)注nand類型(更具體地，“bics”類型)的具體單片式三維(3d)存儲器陣列。

圖13是控制器簡化框圖，展示了示例性實施例的各方面。

具體實施方式

存儲器系統(tǒng)

圖1示意性地展示了適合于實現(xiàn)以下內(nèi)容的存儲器系統(tǒng)的主要硬件部件。存儲器系統(tǒng)90典型地通過主機接口與主機80一起操作。例如，存儲器系統(tǒng)可以采用可移除存儲器的形式，諸如存儲器卡、嵌入式存儲器系統(tǒng)或固態(tài)驅(qū)動器(ssd)。存儲器系統(tǒng)90包括由控制器100控制操作的存儲器102。存儲器102包括在一個或多個集成電路芯片之上分布的非易失性存儲器單元的一個或多個陣列。控制器100可以包括接口電路110、處理器120、rom(只讀存儲器)122、ram(隨機存取存儲器)130、可編程非易失性存儲器124、以及其他部件?？刂破鞯湫偷乇恍纬蔀閍sic(專用集成電路)，且這種asic中包括的部件通常取決于特定的應(yīng)用。

相對于存儲器部分102，半導(dǎo)體存儲器設(shè)備包括易失性存儲器設(shè)備(如動態(tài)隨機存取存儲器(“dram”)或靜態(tài)隨機存取存儲器(“sram”))、非易失性存儲器設(shè)備(如電阻式隨機存取存儲器(“reram”)、電可擦除可編程只讀存儲器(“eeprom”)、閃存(其還可被考慮為eeprom的子集)、鐵電隨機存取存儲器(“fram”)、和磁阻隨機存取存儲器(“mram”))、以及能夠存儲信息的其他半導(dǎo)體元件。每種類型的存儲器設(shè)備可以具有不同的配置。例如，閃存設(shè)備可以被配置成nand或nor配置。

存儲器設(shè)備可由無源和/或有源元件以任何組合來形成。通過非限制性示例的方式，無源半導(dǎo)體存儲器元件包括reram設(shè)備元件，在一些實施例中，所述元件包括如反熔絲相變材料等電阻率切換存儲元件以及(可選地)如二極管等操控元件。進(jìn)一步通過非限制性示例的方式，有源半導(dǎo)體存儲器元件包括eeprom和閃存設(shè)備元件，在一些實施例中，所述元件包括如浮柵、導(dǎo)電納米顆粒、或電荷存儲介電材料等包含了電荷存儲區(qū)域的元件。

多個存儲器元件可以被配置為使得它們串聯(lián)連接或使得每個元件是可單獨訪問的。通過非限制性示例的方式，nand配置(nand存儲器)中的閃存設(shè)備通常包含串聯(lián)的存儲器元件。nand存儲器陣列可以被配置為使得陣列包括多個存儲器串，其中，串包括共享單個位線并作為群組被訪問的多個存儲器元件?？商娲?，存儲器元件可以被配置為使得每一個元件是可單獨訪問的(例如，nor存儲器陣列)。nand和nor存儲器配置是示例性的，并且存儲器元件可以以其他方式配置。

位于襯底內(nèi)和/或上方的半導(dǎo)體存儲器元件可以被安排在兩個或三個維度(如二維存儲器結(jié)構(gòu)或三維存儲器結(jié)構(gòu))中。

在二維存儲器結(jié)構(gòu)中，半導(dǎo)體存儲器元件被安排在單個分組或單個存儲器設(shè)備級中。通常，在二維存儲器結(jié)構(gòu)中，存儲器元件被安排在基本上平行于支撐存儲器元件的襯底的主要表面而延伸的分組中(例如，在x-z方向分組中)。襯底可以是在其上方或在其中形成存儲器元件層的晶片，或者其可以是在形成存儲器元件之后附接至其上的載體襯底。作為非限制性示例，襯底可以包括如硅等半導(dǎo)體。

可以在單個存儲器設(shè)備級中將存儲器元件安排成有序陣列，如在多個行和/或列中。然而，可以在非規(guī)則或非正交配置中排列存儲器元件。存儲器元件中的每個存儲器元件可以具有兩個或更多個電極或接觸線，如位線和字線。

三維存儲器陣列被安排成使得存儲器元件占據(jù)多個分組或多個存儲器設(shè)備級，由此在三個維度(即，在x方向、y方向和z方向上，其中，y方向基本上垂直于并且x和z方向基本上平行于襯底的主表面)中形成結(jié)構(gòu)。

作為非限制性示例，三維存儲器結(jié)構(gòu)可以被垂直地安排成多個二維存儲器設(shè)備級的堆疊。作為另一個非限制性示例，三維存儲器陣列可以被安排成多個垂直列(例如，基本上垂直于襯底的主表面延伸的列，即，在y方向上)，每列在每列中具有多個存儲器元件?？梢栽诙S配置中(例如，在x-z分組中)安排所述列，導(dǎo)致存儲器元件的三維安排，元件位于多個垂直堆疊的存儲器分組上。存儲器元件在三個維度中的其他配置也可以構(gòu)成三維存儲器陣列。

通過非限制性示例的方式，在三維nand存儲器陣列中，存儲器元件可以被耦合在一起，以便在單個水平(例如，x-z)存儲器設(shè)備級內(nèi)形成nand串?？商娲兀鎯ζ髟梢员获詈显谝黄?，以便形成橫跨多個水平存儲器設(shè)備級的垂直nand串?？梢栽O(shè)想到其他三維配置，其中，一些nand串包含單個存儲器層級中的存儲器元件，而其他串包含跨越多個存儲器層級的存儲器元件。還可以在nor配置中和在reram配置中設(shè)計三維存儲器陣列。

通常，在單片式三維存儲器陣列中，在單個襯底上方形成一個或多個存儲器設(shè)備級。可選地，單片式三維存儲器陣列還可以具有至少部分地位于單個襯底內(nèi)的一個或多個存儲器層。作為非限制性示例，襯底可以包括如硅等半導(dǎo)體。在單片式三維陣列中，構(gòu)成陣列的每個存儲器設(shè)備級的層通常在陣列的基礎(chǔ)存儲器設(shè)備級的層上形成。然而，單片式三維存儲器陣列的鄰近存儲器設(shè)備級的層可以被共享或在存儲器設(shè)備級之間存在中間層。

然后，再次，二維陣列可以被單獨地形成并且然后被封裝在一起，以便形成具有多個存儲器層的非單片式存儲器設(shè)備。例如，非單片式堆疊存儲器可以通過在單獨的襯底上形成存儲器級然后將存儲器級堆疊在彼此頂上來構(gòu)造?？梢詼p薄襯底或者可以在堆疊之前將其從存儲器設(shè)備級中移除，但是因為存儲器設(shè)備級最初地在單獨的襯底上方形成，所以所產(chǎn)生的存儲器陣列不是單片式三維存儲器陣列。此外，多個二維存儲器陣列或三維存儲器陣列(單片式或非單片式)可以在單獨的芯片上形成然后被封裝在一起，以便形成堆疊芯片存儲器設(shè)備。

存儲器元件的操作以及與存儲器元件的通信通常需要相關(guān)聯(lián)的電路。作為非限制性示例，存儲器設(shè)備可以具有用于控制和驅(qū)動存儲器元件完成如編程和讀取等功能的電路。此相關(guān)聯(lián)電路可以位于與存儲器元件相同的襯底上和/或位于單獨的襯底上。例如，用于存儲器讀-寫操作的控制器可以位于單獨的控制器芯片上和/或位于與存儲器元件相同的襯底上。

將認(rèn)識到的是，以下內(nèi)容不限于所描述的二維和三維示例性結(jié)構(gòu)，而是涵蓋了如在此描述的精神和范圍內(nèi)的所有相關(guān)存儲器結(jié)構(gòu)。

物理存儲器結(jié)構(gòu)

圖2示意性地展示了非易失性存儲器單元。存儲器單元10可以由具有電荷存儲單元20的場效應(yīng)晶體管(諸如浮置柵極或者電荷俘獲(介電)層)實現(xiàn)。存儲器單元10還包括源極14、漏極16和控制柵極30。

當(dāng)今正在使用很多商業(yè)上成功的非易失性固態(tài)存儲器設(shè)備。這些存儲器設(shè)備可以采用不同類型的存儲器單元，每個類型具有一個或多個電荷存儲元件。

通常，非易失性存儲器單元包括eeprom和快閃eepr0m。同樣，存儲器設(shè)備的示例使用介電存儲元件。

在實踐中，通常通過感測當(dāng)參考電壓被施加到控制柵極時越過單元的源極和漏極電極的導(dǎo)電電流來讀取單元的存儲器狀態(tài)。因此，對于單元的浮置柵極上的每個給定電荷，可以檢測到相對于固定的參考控制柵極電壓的相應(yīng)的導(dǎo)電電流。類似地，可編程到浮置柵極上的電荷的范圍限定了相應(yīng)的閾值電壓窗口或者相應(yīng)的導(dǎo)電電流窗口。

可替代地，代替檢測分區(qū)的電流窗口當(dāng)中的導(dǎo)電電流，可以設(shè)置在控制柵極處的測試中的用于給定存儲器狀態(tài)的閾值電壓并檢測導(dǎo)電電流低于或者高于閾值電流(單元-讀取參考電流)。在一個實現(xiàn)方式中，通過檢查導(dǎo)電電流經(jīng)過位線的電容而放電的速率來實現(xiàn)相對于閥值電流對導(dǎo)電電流的檢測。

圖3展示了對于浮置柵極可以在任一時刻選擇性地存儲的四個不同電荷q1-q4的源極-漏極電流id與控制柵極電壓vcg之間的關(guān)系。通過固定的漏極偏壓，可以在存儲器單元的浮置柵極上編程表示七個可能的電荷電平中的四個可能電荷電平的四個實線id對vcg曲線，其分別對應(yīng)于四個可能的存儲器狀態(tài)。作為示例，單元群體的閾值電壓窗口的范圍可以從0.5v到3.5v?？梢酝ㄟ^將閾值窗口分區(qū)為以每個0.5v的間隔的區(qū)域來劃界七個可能的編程的存儲器狀態(tài)“0”、“1”、“2”、“3”、“4”、“5”、“6”和一個擦除狀態(tài)(未示出)。例如，如果如所示地使用2μa的參考電流i參考，則用q1編程的單元可以被認(rèn)為是處于存儲器狀態(tài)“1”，因為其曲線與i參考在由vcg＝0.5v和1.0v界定的閾值窗的區(qū)域中相交。類似地，q4處于存儲器狀態(tài)“5”。

如從上述描述可見的，使存儲器單元存儲的狀態(tài)越多，其閾值窗口劃分得就越精細(xì)。例如，存儲器設(shè)備可以具有擁有范圍從-1.5v到5v的閾值窗口的存儲器單元。這提供6.5v的最大寬度。如果存儲器單元要存儲16個狀態(tài)，則每個狀態(tài)可以在閾值窗口中占據(jù)從200mv到300mv。這將需要編程和讀取操作的更高精度以能夠?qū)崿F(xiàn)所需的分辨率。

nand結(jié)構(gòu)

圖4示意性地展示了組織為nand串的一串存儲器單元。nand串50包括由其源極和漏極菊花鏈?zhǔn)竭B接的一系列的存儲器晶體管m1、m2……mn(例如，n＝4、8、16或更高)。一對選擇晶體管s1、s2分別經(jīng)由nand串的源極端子54和漏極端子56控制存儲器晶體管鏈到外部世界的連接。在存儲器陣列中，當(dāng)源極選擇晶體管s1被導(dǎo)通時，源極端子耦合至源極線(參見圖5)。類似地，當(dāng)漏極選擇晶體管s2被導(dǎo)通時，nand串的漏極端子耦合至存儲器陣列的位線。處于鏈中的每個存儲器晶體管10充當(dāng)存儲器單元。其具有電荷存儲元件20以存儲給定量的電荷從而表示想要的存儲器狀態(tài)。每個存儲器晶體管的控制柵極30允許控制讀和寫操作。如將在圖5中看到的，一行nand串的相應(yīng)的存儲器晶體管的控制柵極30全部連接至同一字線。類似地，選擇晶體管s1、s2中的每一個選擇晶體管的控制柵極32分別經(jīng)由其源極端子54和漏極端子56提供對nand串的控制存取。同樣地，一行nand串的相應(yīng)的選擇晶體管的控制柵極32全部連接至同一選擇線。

當(dāng)在編程期間讀取或者驗證nand串內(nèi)的被尋址的存儲器晶體管10時，向其控制柵極30提供適當(dāng)?shù)碾妷?。同時，通過在nand串50中的剩余未被尋址的存儲器晶體管的控制柵極上施加足夠的電壓，將它們完全地導(dǎo)通。以此方式，從單獨的存儲器晶體管的源極到nand串的源極端子54有效地創(chuàng)建導(dǎo)電路徑，且同樣地對于單獨的存儲器晶體管的漏極到單元的漏極端子56有效地創(chuàng)建導(dǎo)電路徑。

圖4b展示了由諸如圖4所示的nand串50構(gòu)成的存儲器單元的nand陣列210的示例。沿著nand串的每個列，諸如位線36的位線耦合至每個nand串的漏極端子56。沿著nand串的每個行，諸如源極線34之類的源極線耦合至每個nand串的源極端子54。同樣，沿著nand串的條(bank)中存儲器單元的行的控制柵極連接至諸如字線42之類的字線。沿著nand串的條中選擇晶體管的行的控制柵極連接至諸如選擇線44之類的選擇線。通過nand串的條中的字線和選擇線上的合適的電壓，可對nand串的條中的整行存儲單元尋址。

圖6展示了并行感測或者編程的以nand配置組織的存儲器單元的頁。圖6基本上展示了圖5的存儲器陣列210中nand串50的條，其中，在圖4中明確地示出了每個nand串的細(xì)節(jié)。諸如頁60的物理頁是使得能夠被并行感測或者編程的一組存儲器單元。這通過感測放大器212的相應(yīng)的頁來實現(xiàn)。所述感測的結(jié)果被鎖存在相應(yīng)的鎖存器214組中。每個感測放大器可經(jīng)由位線耦合至nand串。由共同連接至字線42的頁的單元和可由可經(jīng)由位線36訪問的感測放大器訪問的每個單元的控制柵極來使能所述頁。作為示例，當(dāng)分別感測或編程單元的頁60時，感測電壓或者編程電壓與位線上的適當(dāng)?shù)碾妷阂黄鸱謩e被施加到公共字線wl3。

存儲器的物理組織

閃存與其它類型的存儲器之間的一個差別在于必須從擦除狀態(tài)編程單元。也就是，浮置柵極必須首先清空電荷。然后，編程將要求量的電荷添加回到浮置柵極。其不支持從浮置柵極除去一部分電荷以從更多編程的狀態(tài)到更少編程的狀態(tài)。這意味著，更新數(shù)據(jù)不能蓋寫(overwrite)現(xiàn)有數(shù)據(jù)并且必須被寫到先前未被寫入的位置。

此外，擦除是從浮置柵極清空全部電荷且通常占用可觀的時間。為此原因，逐單元或者甚至逐頁地擦除將是麻煩的且非常緩慢的。實際上，存儲器單元的陣列被分為大量存儲器單元的塊。如對于閃存eeprom系統(tǒng)是普通的，塊是擦除單元。也就是，每個塊包含一起擦除的最小數(shù)目的存儲器單元。在待并行擦除的塊中集合大量單元將改進(jìn)擦除性能，較大尺寸的塊也需要處理大量更新和陳舊的數(shù)據(jù)。

每個塊典型地劃分為多個物理頁。邏輯頁是包含等于物理頁中單元的數(shù)目的多個位的編程或者讀取的單元。在每個單元存儲一位的存儲器中，一個物理頁存儲數(shù)據(jù)的一個邏輯頁。在每個單元存儲兩位的存儲器中，物理頁存儲兩個邏輯頁。物理頁中存儲的邏輯頁的數(shù)目由此反映每個單元存儲的位的數(shù)目。在一個實施例中，單獨的頁可以劃分為分段(segment)，且分段可以包含作為基本編程操作而一次性地寫入的最少數(shù)目的單元。數(shù)據(jù)的一個或多個邏輯頁典型地被存儲在存儲器單元的一行中。頁可存儲一個或多個扇區(qū)。扇區(qū)包括用戶數(shù)據(jù)和開銷數(shù)據(jù)。

所有位，全序列mlc編稈

圖7a至圖7c展示了編程4狀態(tài)存儲器單元的群體的示例。圖7a展示了可編程為分別表示存儲器狀態(tài)“0”、“1”、“2”和“3”的四個不同的閾值電壓分布的存儲器單元的群體。圖7b展示了用于擦除的存儲器的“擦除”閾值電壓的初始分布。圖6c展示了在已經(jīng)編程許多存儲器單元之后的存儲器的示例?；旧?，單元最初具有“擦除”的閾值電壓，且編程將所述電壓移動至更高的值，到由驗證電平vv1、vv2和vv3劃界的三個區(qū)之一。以此方式，每個存儲器單元可被編程到三個編程狀態(tài)“1”、“2”和“3”之一，或者在“被擦除”狀態(tài)中保持未被編程。隨著存儲器被更多地編程，如圖7b所示的“擦除”狀態(tài)的初始分布將變得更窄，并且擦除狀態(tài)由狀態(tài)“0”表示。

具有較高位和較低位的2位碼可以用于表示四個存儲狀態(tài)的每個存儲狀態(tài)。例如，狀態(tài)“0”、“1”、“2”和“3”分別由“11”、“01”、“00”和“10”來表示。可以通過以“全序列”模式感測來從存儲器讀取2位數(shù)據(jù)，在“全序列”模式下，通過分別相對于三個子通過(pass)中的讀取劃界閾值rv1、rv2和rv3而感測來一起感測兩個位。

3-dnand結(jié)構(gòu)

現(xiàn)有的二維(2-d)nand陣列的交替布置是三維(3-d)陣列。與沿著半導(dǎo)體晶片的平面表面形成的二維nand陣列相比，三維陣列從晶片表面向上延伸，且通常包括向上延伸的存儲器單元的堆或者列。各種三維布置是可能的。在一個布置中，垂直地形成nand串，其一端(例如，源極)在晶片表面且另一端(例如，漏極)在上面。在另一布置中，以u形形成nand串，以使得nand串的兩端在頂上可訪問，由此促進(jìn)這種串之間的連接。

圖8示出了在垂直方向上(即在垂直于襯底的x-y平面的z方向上延伸)延伸的nand串701的第一示例。形成存儲器單元，其中，垂直位線(局部位線)703通過字線(例如，wl0、wl1等)。在局部位線和字線之間的電荷俘獲層存儲如下電荷，所述電荷影響由耦合至字線環(huán)繞的垂直位線(通道)的字線(柵極)形成的晶體管的閾值電壓?？梢酝ㄟ^形成字線的堆疊且然后蝕刻其中要形成存儲器單元的存儲器孔來形成這種存儲器單元。然后將存儲器孔與電荷俘獲層連線，且填充適當(dāng)?shù)木植课痪€/通道材料(具有用于隔離的適當(dāng)?shù)慕殡妼?。

如同平面nand串一樣，選擇柵極705、707位于串的任一端以允許nand串選擇性地連接至外部元件709、711或者與所述外部元件隔離。這種外部元件通常是導(dǎo)電線路，諸如服務(wù)大量nand串的公共源極線或者位線。垂直nand串可以以與平面nand串類似的方式操作，且slc和mlc操作兩者都是可能的。雖然圖8示出了具有串聯(lián)連接的32(0-31)個單元的nand串的示例，但是nand串中單元的數(shù)目可以是任何合適的數(shù)目。為了清楚沒有示出全部單元。將理解形成另外的單元，其中，字線3-29(未示出)與局部垂直位線相交。

不嚴(yán)格地說，3dnand串可通過傾斜圖5和圖6的相應(yīng)結(jié)構(gòu)50和210被形成為垂直于x-y平面。在此示例中，每個y-z平面對應(yīng)于圖6的頁結(jié)構(gòu)，m這種平面在不同的x位置處。(全局)位線(bl1-m)每個跨頂部走線至相關(guān)聯(lián)的感測ampsa1-m。字線(wl1-n)以及源極和選擇線ssl1-n和dsl1-n則以x方向走線，其中nand串在底部連接至公共源極線csl。

圖9至圖12關(guān)注nand類型(更具體地，“bics”類型)的具體單片式三維(3d)存儲器陣列，其中更詳細(xì)地，在單個襯底上方形成一個或多個存儲器設(shè)備級。圖9是這種結(jié)構(gòu)的一部分的，示出了與圖5中的頁結(jié)構(gòu)中的兩種頁結(jié)構(gòu)相對應(yīng)的部分的斜投影，其中，取決于本實施例，這些中的每一個對應(yīng)于單獨塊或者同一塊的不同“手指”。此處，與位于公共y-z平面中的nand串相反，它們以y方向壓扁在一起，從而使得nand串在某種程度上在x方向交錯。在頂部，nand串沿著跨越在x方向走線的陣列的多個這種子劃分的全局位線(bl)而連接。此處，全局公共源極線(sl)也在x方向跨多個這種結(jié)構(gòu)走線并且連接至nand串的底部的源極，所述源極由用作單獨手指的局部公共源極線的局部互連(li)連接。取決于此實施例，全局源極線可跨陣列結(jié)構(gòu)的全部或僅一部分。并非使用局部互連(li)，變體可包括nand串以u型結(jié)構(gòu)形成，其中，所述串自身的一部分向后運行。

至圖9的右邊的是從所述結(jié)構(gòu)到左邊的垂直nand串之一的元件的表示。多個存儲器單元在頂部通過漏極選擇柵極sgd連接至相關(guān)聯(lián)的位線bl，并且通過相關(guān)聯(lián)的源極選擇柵極sds連接至到全局源極線sl的相關(guān)聯(lián)局部源極線li。具有長度大于存儲器單元的選擇柵極通常是有用的，其中，這可通過具有串聯(lián)的若干選擇柵極來交替實現(xiàn)(如在2013年6月24日提交的美國專利申請?zhí)?3/925,662中描述的)，從而使得使得對層的加工更均勻。另外，選擇柵極被編程為使得其閾值水平被調(diào)節(jié)。此示例性實施例還包括在末端處不用于存儲用戶數(shù)據(jù)的若干虛設(shè)單元，因為其到選擇柵極的接近度使得它們更易于受到干擾。

圖10示出了示例性實施例中的兩個塊的結(jié)構(gòu)的頂視圖。示出了兩個塊(上面的blk0、下面的blk1)，每個塊具有從左到右走線的四個手指。每個電平的字線和選擇柵極線也從左到右走線，其中同一塊的不同手指的字線共同在“平臺(terrace)”處連接，并且然后通過wltr處的字線選擇柵極來接收其各電壓電平。塊中的給定層的字線還可共同在距離平臺的遠(yuǎn)側(cè)連接。選擇的柵極線針對每個水平可以是單獨的，而非公共的，從而允許單獨選擇手指。位線被示出為在頁上和頁下運行并且連接至感測amp電路，其中，取決于實施例，每個感測amp可對應(yīng)于單個位線或者被多路復(fù)用到若干位線。

圖11示出了一個塊的側(cè)視圖，再次，所述塊具有四個手指。在此示例性實施例中，nand串的任一端上的選擇柵極sgd和sgs由四層形成，其中字線wl在中間，全部形成在cp阱上。通過將其選擇柵極設(shè)定為電平vsg來選擇給定手指，并且字線根據(jù)操作偏置，諸如針對所選擇的字線的讀取電壓(vcgrv)以及針對非選擇的字線的讀通過電壓(vread)。相應(yīng)地，然后可通過設(shè)置其選擇柵極來切斷非選擇的手指。

圖12展示了單獨單元的一些細(xì)節(jié)。介電核在垂直方向上運行并且由溝道硅層包圍，其進(jìn)而包圍隧道介電(tnl)以及然后包圍電荷俘獲介電層(ctl)。此處，單元的柵極由鎢形成，利用鎢，其被金屬屏障包圍并且通過阻擋(blk)氧化物和高k層與電荷俘獲層分離。

平均電壓帶檢測和應(yīng)用

這部分進(jìn)一步關(guān)注存儲器系統(tǒng)的控制器電路(100，圖1)。更具體地，其認(rèn)為技術(shù)用于向asic控制器提供監(jiān)測核內(nèi)部的電壓并且使用固件以便更好地管理功率和速度要求的能力。如在背景技術(shù)中指出的，通常具有一個或多個電壓調(diào)節(jié)器(核調(diào)節(jié)器、快閃/主機墊調(diào)節(jié)器、常規(guī)的或其他模式調(diào)節(jié)器)，所有這些都需要微調(diào)并且具有存儲在電流上的相應(yīng)值的集合。以下描述的技術(shù)移除了對用于存儲相應(yīng)微調(diào)值的一次性可編程存儲器的需要，從而節(jié)省了成本。雖然此處在存儲器控制器的上下文中討論了這些技術(shù)，但是這些技術(shù)應(yīng)用于更普遍的asic上下文中

存儲器控制器asic的定時和功耗取決于工藝、電壓和溫度(pvt)變化?？稍赼sic內(nèi)部測量工藝和溫度，并且可采取校正動作。目前，asic控制器缺乏在運行時間期間測量核和i/o電壓的平均電壓電平的能力。存在所述能力，但僅存在于測試臺上。在封裝部分中，控制器沒有辦法監(jiān)測電壓。

通過允許控制器在運行時間期間測量平均電壓電平，控制器的固件可使用此信息來調(diào)整用于最佳速度/功率性能的電壓。電壓檢測器在運行時間期間基于此平均電壓電平生成信號。示例性實施例使用三位或更多位的數(shù)字信號，其中，這些位中的每個位可表示假定10mv或類似的“電壓帶”。覆蓋的范圍越大，期望的粒度越精細(xì)，或者兩者，可使用的位的數(shù)量就越大。這些位可關(guān)聯(lián)到一組只讀寄存器?？刂破鞯墓碳杀痪幊虨橛糜谧x取這些寄存器并且對電壓電平進(jìn)行解碼。然后，其可微調(diào)適當(dāng)?shù)恼{(diào)節(jié)器以便升高/降低電壓。

圖13是示例性實施例的一些元件的簡化表示，其中，僅明確地示出了與本討論相關(guān)的元件中的一些元件。存儲器系統(tǒng)(諸如存儲器卡、固態(tài)驅(qū)動器等)的控制器電路400具有主機接口405、存儲器接口407、以及核部分401。在核內(nèi)分離出執(zhí)行固件(fw)的邏輯電路403，其中，出于此討論的目的單獨對其進(jìn)行表示，雖然更一般地，可由具有控制器核的硬件、軟件和固件的某個組合來執(zhí)行所期望的功能。電壓調(diào)節(jié)器409向核提供調(diào)節(jié)的電壓v核，寄存器以用于其操作。所述調(diào)節(jié)器基于來自固件403的控制器信號從電壓供應(yīng)水平生成此操作電壓。核內(nèi)部的電壓v核由電壓檢測器電路411監(jiān)測，所述電壓檢測器電路將此內(nèi)部操作電壓的平均值與諸如可由帶隙電路413提供的參考電平v參考進(jìn)行比較?；谒霰容^，電壓檢測器411在此示例中生成可在寄存器415中設(shè)置的3位信號，固件可從所述寄存器中讀取值并且從而微調(diào)調(diào)節(jié)器的輸出。雖然此處被示出為用于核，但是類似的安排可用于主機接口、存儲器接口、或兩者中的i/o電壓。

固件可被進(jìn)一步優(yōu)化成將溫度檢測器和工藝檢測器(未在圖13中示出)連同電壓帶檢測器的狀態(tài)考慮在內(nèi)以便優(yōu)化系統(tǒng)性能。例如，工藝檢測器將是環(huán)型振蕩器，其中，所述振蕩器頻率將基于給定工藝發(fā)生變化。在硬件表征的過程中，可使用針對不同工藝的示波器來表征環(huán)型振蕩器頻率，并且此信息可作為參考由固件來使用以便標(biāo)識工藝。

此安排具有大量的有用特征。由于電壓調(diào)節(jié)是基于電壓檢測器確定來微調(diào)的，因此無需將微調(diào)參數(shù)存儲在一次性可編程或融合型存儲器中，從而節(jié)省了區(qū)域以及因此節(jié)約了成本。其還可提供輸入/輸出定時改進(jìn)，因為如果可測量i/o電壓，則固件可提升或降低所述i/o電壓以便優(yōu)化系統(tǒng)在運行時間的速度/功率性能。所述安排還可提供泄露優(yōu)化，因為泄漏電流取決于電壓。在待機模式過程中，可通過降低核調(diào)節(jié)器電壓來實現(xiàn)進(jìn)一步的泄露優(yōu)化。由于電壓檢測器將提供平均的電壓電平，因此系統(tǒng)將總是處于控制中以便不會將電壓降至容許極限以下。進(jìn)一步地，用于核和i/o電壓的這種自調(diào)節(jié)機制將幫助緩解由于不正確的電壓電平引起的故障。

結(jié)論

出于圖示和描述的目的，已經(jīng)呈現(xiàn)了上述詳細(xì)的描述。其并不旨在窮舉或?qū)⑸鲜鰞?nèi)容限制為所披露的精確形式。鑒于上述教導(dǎo)，許多修改和變體是可能的。選擇所描述的所述實施例是為了說明所涉及的原理及其實際應(yīng)用，從而由此使得其他人員能夠利用不同的實施例以及具有適合于所考慮到的實際用途的不同修改。旨在由所附權(quán)利要求書來限定范圍。