鐵電場效應(yīng)晶體管(FeFET)已經(jīng)被預(yù)想并且仍然被作為超低功率非易失性存儲器件來研究。然而，迄今為止最突出的非易失性晶體管架構(gòu)仍然由作為基于電荷存儲(CS)的晶體管的子組的FLASH器件代表。在這點(diǎn)上，基于CS的晶體管和FLASH器件可以被認(rèn)為是相同“類型”的器件。當(dāng)與這些FLASH器件相比時，F(xiàn)eFET僅需要一小部分寫電壓，并且可以在納秒的方案下切換。寫入操作可以意指分別將存儲器單元編程為二進(jìn)制“0”或“關(guān)閉”狀態(tài)，或者將存儲器單元編程(擦除)到二進(jìn)制“1”或“打開”狀態(tài)。在FeFET和基于電荷存儲的晶體管(FLASH器件)之間的寫電壓的差異源自用于存儲二進(jìn)制數(shù)據(jù)的根本不同的基礎(chǔ)物理機(jī)制。

為了表示二進(jìn)制狀態(tài)，F(xiàn)LASH器件將電荷載流子(例如，電子)注入到電荷存儲層(例如，浮柵或俘獲層)中，借此改變存儲晶體管的閾值電壓。由于電荷載流子注入機(jī)制(例如，熱載流子注入(HCI)或Fowler-Nordheim隧穿(FN)僅在一定程度上是有效的(即，所有可用電子中只有一小部分達(dá)到隧穿進(jìn)入電荷存儲層中的概率)，這些器件的寫速度分別限于HCI和FN的微秒和毫秒范圍。此外，為了提供適當(dāng)?shù)臄?shù)據(jù)保持，隧道氧化物不能任意地縮小(即變得更薄)，這又導(dǎo)致這些器件的升高的操作電壓。

然而，F(xiàn)eFET僅由當(dāng)在晶體管的柵極和源極/漏極/塊體(bulk)區(qū)之間存在電位差時產(chǎn)生的電場進(jìn)行寫入。因此，F(xiàn)eFET不依賴于電荷存儲來表示二進(jìn)制狀態(tài)。由于跨越存在于FeFET中的鐵電材料的電場，原子切換至兩個穩(wěn)定位置或極化狀態(tài)(偶極子)之一。如果這種鐵電材料被結(jié)合到晶體管柵堆疊中，則伴隨原子位移的永久偶極子改變晶體管的閾值電壓。對于FeFET而言，電場的大小以及施加電場的持續(xù)時間都比基于CS的晶體管低。例如，F(xiàn)eFET的電場(E場)可以從千伏/厘米(kV/cm)變化到兆伏/厘米(MV/cm)，而基于CS的晶體管的E場為約的量級。類似地，用于FeFET的寫入操作的持續(xù)時間可以從100皮秒(ps)變化到100納秒(ns)，而基于CS的晶體管的寫持續(xù)時間在1微秒(μs)到1毫秒(ms)的量級。

雖然基于CS和鐵電晶體管的基本物理機(jī)制是相當(dāng)不同的，但關(guān)于單晶體管(1T)方法的存儲器架構(gòu)是類似的。正如在基于CS的晶體管中，已經(jīng)提出了用于FeFET的NAND、NOR和AND架構(gòu)。因此，F(xiàn)eFET受到已知存在于FLASH存儲器的“干擾”問題的影響。未被選擇用于編程的單元僅通過共用相同的信號線(例如，字線和位線)而經(jīng)受電場效應(yīng)，從而引入關(guān)于給定存儲器單元的二進(jìn)制狀態(tài)的不確定性。其次，通過寫入單元，被尋址的單元的電場可以“泄漏”到相鄰單元。

例如，在基于電荷存儲的晶體管中，與正被編程的單元相鄰的單元可能遭受不希望的電荷存儲。類似地，在鐵電晶體管中，與待編程的單元相鄰的那些單元可能受到極化變化的影響或者被極化變化“干擾”。對于基于CS的晶體管和鐵電晶體管這兩者，干擾效應(yīng)來源于未選擇的單元暴露于不期望的電場的事實(shí)(該電場在對選定單元編程時發(fā)生)。關(guān)于FeFET和基于CS的晶體管這兩者，存在避免二進(jìn)制狀態(tài)的“干擾”的方法。在基于FLASH的器件中，可采用禁止方案(例如，用于NANDFLASH的全局或局部自升壓(self-boost)編程禁止方案)以減少任何干擾問題。FeFET陣列可以使用提供已知優(yōu)點(diǎn)的V_DD/2或V_DD/3方案，或適應(yīng)已知對基于CS的晶體管有效的禁止方案。

技術(shù)實(shí)現(xiàn)要素：

本文描述了關(guān)于應(yīng)用于短溝道FeFET器件(例如，具有10-50納米(nm)溝道長度的器件)的操作方案的技術(shù)，其使得能夠隨機(jī)存取存儲器陣列中的FeFET。此外，短溝道FeFET技術(shù)通過作為FeFET和電荷存儲器件的混合體的器件(例如，CS-FeFET)的方式來組合，這改善了傳統(tǒng)的基于電荷的晶體管的可擴(kuò)展性和功耗。根據(jù)給定晶體管的整體摻雜方案，通過延伸注入物(extension implants)或暈圈注入物(halo implants)以及在一定程度上較長溝道器件的方式，提高了操作方案的有效性。

通過使用均勻電場擦除方案(UEFES)(UEFES可應(yīng)用于n溝道(p塊體/阱)鐵電晶體管以及p溝道(n塊體/阱)鐵電晶體管這兩者)，本文描述的技術(shù)提供優(yōu)于現(xiàn)有技術(shù)的FeFET操作方案的幾個優(yōu)點(diǎn)。這包括通過利用鐵電效應(yīng)將UEFES應(yīng)用于純鐵電晶體管以及混合晶體管兩者。文獻(xiàn)中已知的純鐵電晶體管可以包括諸如金屬鐵電半導(dǎo)體(MFS)-FeFET、金屬鐵電絕緣體半導(dǎo)體(MFIS)-FeFET或金屬鐵電金屬絕緣體半導(dǎo)體(MFMIS)-FeFET的非限制性示例器件。此外，在本文所述的發(fā)明構(gòu)思的范圍內(nèi)，術(shù)語“編程”和“擦除”是指改變鐵電晶體管的極化，使得實(shí)現(xiàn)相應(yīng)的低或高閾值電壓狀態(tài)。UEFES基于跨越柵極堆疊的電場分布。為了將UEFES延伸到更長的溝道器件，可以通過注入物(例如，延伸、暈圈、溝道或阱注入物)來調(diào)整塊體。

傳統(tǒng)的非易失性鐵電存儲器器件采用與晶體管耦合的電容器。例如，許多鐵電存儲器被設(shè)計為單晶體管單電容器(1T1C)配置或2T2C配置。在這些器件中，電容器包括其間設(shè)置有鐵電體的金屬層，并且與金屬氧化物半導(dǎo)體(MOS)存取晶體管組合形成存儲器單元(例如，等同于一個二進(jìn)制數(shù)據(jù)位)。金屬層由于它們的本質(zhì)，固有地在其表面上分布電荷，因此在金屬層之間產(chǎn)生均勻的電場，以實(shí)現(xiàn)FE極性的均勻變化。因此，傳統(tǒng)的基于電容器的鐵電體器件不遭受跨越鐵電體的任何電場不均勻性。

為了改變FeFET(其將鐵電體結(jié)合到柵極堆疊中)中的鐵電體的極性，必須在晶體管的溝道與柵極之間施加基本上均勻的電場。對于短溝道器件，如果FeFET的溝道長度足夠短，則UEFES能夠改變鐵電體的極化狀態(tài)。作為示例，用于n溝道FeFET的UEFES向源極區(qū)和漏極區(qū)施加正電壓，同時將柵極和塊體保持接地。對于短溝道器件，這些施加的電壓產(chǎn)生足以改變鐵電材料的極化狀態(tài)的均勻電場。此外，相對于現(xiàn)有技術(shù)的FeFET，這種新的效果是不能預(yù)期的，因?yàn)楝F(xiàn)有的研究已經(jīng)涉及長溝道型器件。

此外，一般來說，UEFES不能與應(yīng)用于基于電荷存儲的晶體管的類似方案進(jìn)行比較。例如，使用例如工作在正的源極和漏極電壓以從電荷存儲層提取電荷載流子的傳統(tǒng)的基于非易失性電荷存儲的晶體管將獨(dú)立于存儲器件的溝道長度而工作。這些傳統(tǒng)概念不依賴于均勻電場分布，而是至少依賴于一些不均勻性來啟動電荷載流子的提取。關(guān)于本文所述的發(fā)明構(gòu)思，情況不是這樣，因?yàn)橐蕾囉跂艠O堆疊內(nèi)部的基本上均勻的電場分布。均勻的電場分布可以通過短溝道器件或者顯示柵極堆疊的適當(dāng)縱橫比的器件實(shí)現(xiàn)，而不改變所使用的晶體管的摻雜方案。隨著溝道長度增加，通過阱摻雜濃度或幾何形狀的改變或通過額外摻雜(諸如延伸、暈圈或溝道注入物)來調(diào)整摻雜方案。

本文描述的操作技術(shù)依賴于柵極堆疊內(nèi)部的均勻電場分布。對于短溝道器件或更具體地對于示出柵極堆疊的適當(dāng)縱橫比(即，10nm至50nm的溝道長度和在5nm至50nm的范圍內(nèi)的相應(yīng)絕緣體厚度(例如，鐵電體+界面層厚度))的器件，可以實(shí)現(xiàn)柵極堆疊內(nèi)的均勻電場分布。此外，可以針對具有被配置為使溝道延伸的延伸、暈圈、溝道或阱注入物的器件實(shí)現(xiàn)UEFES，并且其中所有變體不包括傳統(tǒng)器件方式的鐵電電容器。通過使用UEFES，可以以真實(shí)的隨機(jī)存取方式操作FeFET單元陣列，即每個位或單元可獨(dú)立地被寫入而不需要字或塊擦除。

CS-FeFET混合體使用具有大的自發(fā)極化的FeFET器件中固有的寄生電荷存儲。在這個意義上，如本文所使用的鐵電體的定義通常將包括示出某種類型/形式的自發(fā)極化的材料。因此，本文所述的發(fā)明概念規(guī)定但不限于兩種不同的CS-FeFET表示：1)使用鐵電材料/層的CS-FeFET，以及2)使用反鐵電材料/層的CS-FeFET。此外，本領(lǐng)域技術(shù)人員可以應(yīng)用示出自發(fā)極化的任何材料系統(tǒng)，以便實(shí)現(xiàn)如上所述的CS-FeFET。

作為非限制性示例材料系統(tǒng)，鐵電體可以包括氧化鉿(HfO₂)或二氧化鉿，其可以根據(jù)制造工藝條件呈現(xiàn)不同的極化行為和不同量的自發(fā)極化?；阼F電體的定制材料特性，可以實(shí)現(xiàn)高持久力的FeFET器件或基于電荷存儲的CS-FeFET器件。CS-FeFET利用由鐵電體的自發(fā)極化引起的隧道氧化物中的場增強(qiáng)效應(yīng)。因此，結(jié)合鐵電體的電荷存儲裝置的操作電壓可以減小到使得鐵電體能夠切換極化的值。除了所得到的減小的功耗之外，隧道氧化物可以由于由鐵電極化的電荷補(bǔ)償引起的固有電荷保持而進(jìn)一步縮小。這兩種效應(yīng)可以使得基于電荷存儲的器件的單元尺寸以及整體系統(tǒng)開銷的進(jìn)一步減小變得簡單。

上述和本發(fā)明的進(jìn)一步的特征和優(yōu)點(diǎn)將在考慮本發(fā)明特定實(shí)施例的以下定義、描述和描述附圖時顯而易見，其中各個附圖中相同的附圖標(biāo)記用于表示相同的部件。雖然這些描述進(jìn)入本發(fā)明的具體細(xì)節(jié)，但是應(yīng)該理解的是，可以并且確實(shí)存在變體，并且這些變體對于本領(lǐng)域技術(shù)人員基于本文的描述是顯而易見的。

附圖說明

圖1示出以MFIS型FeFET為例但不限于MFIS型FeFET的現(xiàn)有技術(shù)的存儲器擦除方案的示例。

圖2示出根據(jù)本文所述的本發(fā)明構(gòu)思的示例實(shí)現(xiàn)的用于n溝道晶體管的均勻電場擦除方案(UEFES)。

圖3A和3B示出用于包括FeFET的AND陣列架構(gòu)的現(xiàn)有技術(shù)存儲器擦除方案的示例。

圖4A示出根據(jù)本文所述的發(fā)明構(gòu)思的示例實(shí)現(xiàn)的用于n溝道FeFET陣列的UEFES。

圖4B示出根據(jù)本文所述的發(fā)明構(gòu)思的示例實(shí)現(xiàn)的用于陣列的n溝道FeFET的低功率擦除和編程的UEFES。

圖5示出根據(jù)本文描述的本發(fā)明構(gòu)思的示例實(shí)現(xiàn)的當(dāng)將UEFES從短溝道器件延伸到長溝道器件時n溝道MFS器件的靜電電位。

圖6示出根據(jù)本文所述的發(fā)明構(gòu)思的示例實(shí)現(xiàn)的UEFES的注入物變體。

圖7A(現(xiàn)有技術(shù))和圖7B示出根據(jù)本文所述的發(fā)明構(gòu)思的示例實(shí)現(xiàn)的由于短溝道器件或具有適當(dāng)柵極堆疊縱橫比的器件中的均勻場分布而啟用的編程禁止方案。

圖8A示出根據(jù)所述的本發(fā)明構(gòu)思的示例實(shí)現(xiàn)的具有鐵電(FE)層的CS-FeFET、具有反鐵電(AFE)層的CS-FeFET和關(guān)于大剩余極化和小剩余極化的MFMIS器件之間的差異。

圖8B是示出根據(jù)本文所述的本發(fā)明構(gòu)思的示例實(shí)現(xiàn)的針對反鐵電電荷-電壓特性的電荷對電壓的曲線圖。

圖9示出根據(jù)本文所述的本發(fā)明構(gòu)思的示例實(shí)現(xiàn)的當(dāng)基于鐵電膜厚度和處理?xiàng)l件將剩余極化定制為較低值時的示例模擬數(shù)據(jù)。

圖10示出可以采用本文所述的發(fā)明構(gòu)思的可能的FeFET架構(gòu)的示例。

具體實(shí)施方式

本文描述了一種用于擦除包括多個FeFET存儲器單元的鐵電場效應(yīng)晶體管(FeFET)存儲器電路的新技術(shù)，每個FeFET包括柵極堆疊、源極、漏極、溝道和塊體襯底區(qū)域，其中柵極堆疊包括柵極和設(shè)置在柵極和溝道之間的鐵電層。根據(jù)本文所述的發(fā)明構(gòu)思，擦除操作將n溝道或p溝道FeFET的閾值電壓分別改變?yōu)楦蚋?fù)的值。此外，描述了具有在柵極堆疊內(nèi)與鐵電層相鄰地設(shè)置的電荷存儲層的新型FeFET。

對于n溝道FeFET，將正電壓施加到至少一個FeFET存儲器單元的源極區(qū)和漏極區(qū)，而在向該FeFET存儲器單元的源極區(qū)和漏極區(qū)施加正電壓期間，將柵極區(qū)和塊體襯底區(qū)域保持在接地狀態(tài)，以引起至少一個FeFET存儲器單元的擦除。

相反，對于p溝道FeFET，將負(fù)電壓施加到源極區(qū)和漏極區(qū)，而在向該FeFET存儲器單元的源極區(qū)和漏極區(qū)施加負(fù)電壓期間，將柵極區(qū)和塊體襯底區(qū)保持在接地狀態(tài)，以引起至少一個FeFET存儲器單元的擦除。

在用于n溝道FeFET或p溝道FeFET的另一示例中，第一電壓可以被施加到源極區(qū)，并且第二電壓可以被施加到漏極區(qū)，其中第一電壓和第二電壓中的每一個是相同的極性(即，第一電壓和第二電壓都為正或者第一電壓和第二電壓都為負(fù))。第一電壓和第二電壓可以彼此相等或彼此不同，以便實(shí)現(xiàn)期望的FeFET操作。此外或者代替將柵極和塊體保持為接地的是，可以分別向柵極區(qū)和塊體區(qū)施加第三電壓和第四電壓。第三電壓相對于第一電壓和第二電壓具有相反的極性。第四電壓具有與第一電壓和第二電壓相同的極性，但是在幅度上小于或少于第一電壓和第二電壓。換句話說，施加到塊體的第四電壓具有與施加到源極或漏極的電壓相同的極性但幅度比該電壓小的量值。不管給定的FeFET是n溝道(p摻雜)還是p溝道(n摻雜)FeFET，這都是合理的。

如本文和權(quán)利要求書中所使用的，在認(rèn)識到當(dāng)n溝道器件在臨近穿通(near punch through)下操作時溝道可能會被積壓或不存在的情況下，術(shù)語“n溝道”和“p摻雜”可以互換使用。因?yàn)闇系揽赡懿辉俅嬖?，所以器件在技術(shù)上不再是n溝道器件，并且保留p摻雜區(qū)域。這同樣適用于本文可互換使用的術(shù)語“p溝道”和“n摻雜”。

在這點(diǎn)上，第一電壓和第二電壓對于n溝道器件可以是正的，對于p溝道器件可以是負(fù)的。相應(yīng)地，第三電壓對于n溝道器件可以是負(fù)的，對于p溝道器件可以是正的，并且第四電壓對于n溝道器件可以是正的，對于p溝道器件可以是負(fù)的。在一個實(shí)施例中，施加到源極區(qū)和漏極區(qū)的第一電壓和第二電壓以及施加到柵極區(qū)和塊體區(qū)的第三電壓和第四電壓或接地可以改變，以便實(shí)現(xiàn)FeFET的臨近穿通操作。本領(lǐng)域技術(shù)人員將理解，如結(jié)合其余附圖所描述的，可以將第一、第二電壓、第三電壓和第四電壓施加到相應(yīng)的位線、源極線、字線和塊體區(qū)。

首先參考圖1，示出使用分別由附圖標(biāo)記11和12表示的一對FeFET的現(xiàn)有技術(shù)的存儲器n溝道FeFET擦除方案的示例。圖1的左側(cè)示出用于FeFET 11的現(xiàn)有技術(shù)負(fù)柵極擦除方案，而右側(cè)示出用于FeFET 12的現(xiàn)有技術(shù)的正塊體擦除方案。如本文所使用的，術(shù)語“擦除”是指在n溝道FeFET中設(shè)置高V_T狀態(tài)的動作，“塊體”是指可形成用于一個或多個端子的襯底或阱的材料。擦除FeFET的常用方式是向柵極端子施加負(fù)電壓(例如，V_Erase<0伏)，同時保持其它端子(例如，源極、漏極和塊體)接地(例如，零伏)，如對于FeFET 11所示。然而，這種技術(shù)需要在芯片上產(chǎn)生負(fù)電壓，例如以便獲得V_Erase<0伏，這對于標(biāo)準(zhǔn)邏輯設(shè)計是不常見的。應(yīng)當(dāng)理解，通過給定的陣列架構(gòu)，設(shè)置或?qū)懭攵M(jìn)制狀態(tài)或擦除可能需要高或低的V_T狀態(tài)。

為了實(shí)現(xiàn)從柵極到塊體的相同負(fù)電位差，可以在保持柵極接地(例如，零伏特)的同時向塊體施加正電壓(例如，V_Erase>0伏特)，如對于FeFET12所示。該技術(shù)源自NOR-FLASH或NAND-FLASH存儲器中的傳統(tǒng)擦除方案。然而，應(yīng)強(qiáng)調(diào)的是，對于例如n溝道NAND-FLASH的擦除操作將閾值電壓轉(zhuǎn)換為更多的負(fù)值，其被反轉(zhuǎn)為FeFET擦除。這來源于這兩個概念的根本不同的基礎(chǔ)物理學(xué)。根據(jù)存儲器產(chǎn)品的要求，源極區(qū)和漏極區(qū)可以保持浮動或與塊體相同的擦除電壓。然而，對于傳統(tǒng)的FLASH架構(gòu)，這些技術(shù)限于擦除整個塊體區(qū)而沒有擦除單獨(dú)的FeFET/存儲器單元以用于真正隨機(jī)存取所需的粒度。

轉(zhuǎn)向圖2，根據(jù)本文所述的技術(shù)示出用于不同F(xiàn)eFET架構(gòu)的均勻電場擦除方案(UEFES)。例如，UEFES方案可以應(yīng)用于MFIS-FeFET器件21，金屬鐵電金屬絕緣體半導(dǎo)體(MFMIS)或新設(shè)計的電荷存儲FeFET(CS-FeFET)器件22。與用于n溝道FeFET(例如，如圖1所示)的傳統(tǒng)擦除操作相比，正擦除電壓(例如，V_Erase>0伏)被施加到FeFET的源極區(qū)和漏極區(qū)，同時保持柵極和塊體接地，如在圖2中所見。從源極/溝道/漏極到柵極的電場分布在鐵電(FE)膜上是均勻的，使得整個鐵電膜被轉(zhuǎn)換到兩個穩(wěn)定的鐵電位置之一(例如，指示二進(jìn)制狀態(tài)的兩個極化中的一個)。

雖然圖2中所示的示例涉及向源極區(qū)和漏極區(qū)施加相同的電壓，如上所述，更一般地，可以將第一電壓和第二電壓分別施加到MFIS-FeFET 21或CS-FeFET 22的源極區(qū)和漏極區(qū)。第一電壓和第二電壓是相同的電壓或不同的電壓。例如，第一擦除電壓(V_Erase1)可以被施加到源極，第二擦除電壓(V_Erase2)可以被施加到漏極區(qū)。V_Erase1和V_Erase1可以均是相對于V_Erase或者是V_Erase的變化(例如，2V_Erase/3)。在一些實(shí)施例中，可以期望向柵極施加第三電壓，例如，負(fù)電壓(或與施加到源極和漏極的電壓極性相反的電壓)，并且向塊體施加第四電壓，例如，正電壓(或相對于施加到源極和漏極的電壓極性相反且絕對值較小的電壓)，而不是保持柵極和塊體接地。當(dāng)負(fù)電壓在主機(jī)芯片上可用時，該實(shí)施例改善在某些條件下的FeFET操作。

如上所述，施加到MFIS-FeFET 21或CS-FeFET 22的源極區(qū)和漏極區(qū)的第一電壓和第二電壓可以是負(fù)的。例如，-V_Erase可以被施加到源極，并且-V_Erase的負(fù)電壓化(例如，-2V_Erase/3)的可以被施加到漏極區(qū)，或者反之亦然。在一些實(shí)施例中，可能期望向柵極施加第三電壓，例如，正電壓(或與施加到源極和漏極的電壓極性相反的電壓)，以及向塊體施加第四電壓，例如，負(fù)電壓(或相對于施加到漏極的電壓極性相同并且絕對值較小的電壓)，而不是保持柵極和塊體接地。

在所描述的示例中，晶體管將以這種方式耗盡，使得器件在近似場效應(yīng)晶體管的穿通狀態(tài)操作或以場效應(yīng)晶體管的穿通狀態(tài)操作。臨近穿通操作(例如，其中源極和漏極耗盡區(qū)合并)導(dǎo)致溝道中的限定的耗盡載流子濃度，這使得溝道和柵極金屬之間的均勻電場成為可能。均勻電場將使柵極和溝道之間的鐵電體反轉(zhuǎn)其極化狀態(tài)?？梢酝ㄟ^源極/溝道/漏極區(qū)中的特定摻雜濃度、界面的厚度變化或通過所設(shè)計的FeFET堆疊的幾何形狀(例如，參見圖6)獲得的效果，來進(jìn)一步改善電場分布的均勻性。作為示例，源極區(qū)和漏極區(qū)的更強(qiáng)的下方擴(kuò)散導(dǎo)致在擦除期間更均勻的電場分布。此外，在保持溝道長度恒定的同時增加鐵電膜厚度導(dǎo)致較大的柵極堆疊縱橫比。該較大的柵極縱橫比也導(dǎo)致更均勻的電場分布。

如果與正常晶體管規(guī)格相比并未提供源極/溝道/漏極區(qū)中的特定摻雜濃度，則UEFES由于其特定的電場穿透(例如參見圖5)而限于短溝道器件。例如，以用于n溝道FeFET的UEFES為例，將正電壓施加到源極區(qū)或漏極區(qū)。即使已知基于n溝道電荷存儲的器件有時也利用正的源極和漏極電壓，它們實(shí)際上將閾值電壓改變?yōu)楦嗟呢?fù)值。這是由于與FeFET相比的基于CS的器件的基本不同的基礎(chǔ)物理學(xué)。這些器件的二進(jìn)制狀態(tài)被編碼在閾值電壓偏移中，該閾值電壓偏移起源于在浮柵(floating gate)或電荷俘獲層內(nèi)的電子存儲。因此，利用施加到這些現(xiàn)有技術(shù)閃存器件中的源極區(qū)或漏極區(qū)的正電壓的擦除操作基于從電荷存儲層的電荷提取，并且由于上述原因而不依賴于溝道長度或均勻的場分布。

對于這些現(xiàn)有技術(shù)閃存器件中的浮柵操作，具有非均勻電場分布變得有利，使得在源極和柵極之間或漏極和柵極之間的電場變高，以便促進(jìn)電荷提取期間的FN隧穿。相反，本文所述的技術(shù)提供了通過減小溝道長度/改善柵極堆疊縱橫比或通過調(diào)整特定摻雜濃度(例如，對于較長溝道的器件)而獲得的近似均勻的電場分布。這將在下文中結(jié)合針對MFIS和MFMIS器件的圖6和針對圖8A中的CS-FeFET器件進(jìn)一步描述。

此外，對于MFMIS器件，從源極區(qū)和漏極區(qū)到浮柵的電容耦合可以增強(qiáng)這些類型的FeFET器件的擦除性質(zhì)(與例如對于較舊的1.5T FLASH單元采取的方法相比較)。當(dāng)將UEFES轉(zhuǎn)移到CS-FeFET器件(參見圖8A)時，該技術(shù)類似于基于電荷存儲的器件的現(xiàn)有技術(shù)操作原理。因此，其然后反映從源極和漏極側(cè)的電荷提取，而不是由于跨越柵極堆疊的均勻電場導(dǎo)致的極化反轉(zhuǎn)。然而，由于已知存在于FE材料中的鐵電體的自發(fā)極化，穿過隧道氧化物的場增強(qiáng)得到改善。

參考圖3A和圖3B，示出了應(yīng)用于AND陣列n溝道FeFET存儲架構(gòu)的多個示例現(xiàn)有技術(shù)擦除方案。圖3A和圖3B中所示的陣列包括代表四位存儲器并且可以是大得多的存儲陣列的子集的2×2陣列。圖3A中所示的存儲陣列包括陣列31、32和33，并且描繪了負(fù)柵極電壓擦除方案，而圖3B中所示的存儲陣列包括陣列35、36和37，并且描繪正塊體電壓擦除方案。使用公知的字線(WL)、位線(BL)和源極線(SL)來設(shè)置和擦除存儲陣列。字線耦合到相應(yīng)的FeFET柵極，位線耦合到相應(yīng)的FeFET漏極，并且源極線耦合到相應(yīng)的FeFET源極，如各圖所示。

圖3A中所示的負(fù)柵極擦除方案可用于通過將所有塊的字線置于負(fù)電壓同時保持其它端子接地而擦除整個數(shù)據(jù)塊，例如，如對于存儲陣列33所示。被選擇用于擦除的位被圍繞在圖3A和圖3B中的虛線框中。如本文中和權(quán)利要求書中所使用的“塊”是存儲器單元的M×N陣列，例如，其中N表示存儲器單元陣列中的列數(shù)，M表示存儲器單元陣列中的行數(shù)。M和N可以彼此相等或者是任何大于或等于1的整數(shù)。

具有10nm厚度的鐵電體和1nm厚度的界面層的FeFET的擦除電壓(V_E)可以設(shè)置為約5V(對于負(fù)柵極擦除為-V_E，在柵極處導(dǎo)致-5V)。一般來說，擦除電壓V_E和編程電壓V_P取決于在鐵電層/界面層和半導(dǎo)體(電容器的串聯(lián)連接)之間劃分的電壓，并且被選擇成使得克服鐵電體的矯頑場(coercive field)。根據(jù)實(shí)驗(yàn)，取決于所使用的鐵電材料，認(rèn)為矯頑場在0.1MV/cm至3MV/cm的范圍內(nèi)。對于示例鐵電體，即鐵電二氧化鉿(ferroelectric hafnia)，最常見的觀察值是1MV/cm。本領(lǐng)域技術(shù)人員可以根據(jù)柵極堆疊幾何形狀來調(diào)整操作電壓，使得將跨越鐵電層實(shí)現(xiàn)1MV/cm的電場。

負(fù)柵極擦除方案還可以應(yīng)用于逐字擦除，即，如果所有其它字線保持在0V，則可以選擇性地擦除完整的字線，例如，如對于存儲陣列32所示?；旧?，如在本文和權(quán)利要求中使用的“字”實(shí)質(zhì)上是N個存儲器單元的1×N陣列，即，共用相同字線的一定數(shù)量的存儲器單元。

僅選擇一個位進(jìn)行擦除需要在未選擇的字、位線和源極線上使用禁止信號。為了避免對相鄰單元的意外干擾，可以應(yīng)用公知的V_DD/3方案。這導(dǎo)致在與被擦除的單元相鄰的單元上的最小寄生電壓降。在該示例中和對于V_DD/3方案，未選擇的源極線和位線被設(shè)置為-2V_E/3(V_E>0V)，未選擇的字線被設(shè)置為-2V_E/3，而塊體保持接地，如存儲陣列31所示。

本領(lǐng)域技術(shù)人員從圖3A中可以看出，V_DD/3禁止方案存在一個主要缺點(diǎn)：將V_DD/3方案應(yīng)用于擦除操作意味著n型FeFET的源極區(qū)和漏極區(qū)必須用負(fù)電壓(-2V_E/3)偏置，其明確地導(dǎo)致從塊體到源極和漏極的寄生電流流動。由于該電流流動對于所有被禁止的單元發(fā)生，所以功耗增加并且可能不可接受地大。結(jié)果，對于負(fù)柵極擦除方案，僅字或塊擦除方案是可行的。

對于圖3B所示的正塊體擦除方案，對于負(fù)柵極擦除的上述描述保持不變，除了根本不可能進(jìn)行擦除禁止之外，因?yàn)榕c正被擦除的單元共用相同字線的單元不能被禁止擦除。因此，這些單元將意外地改變其狀態(tài)，這使得不能進(jìn)行正塊體擦除方案的單獨(dú)的位擦除(例如，下面描述的存儲陣列35)。

圖3B中所示的正塊體擦除方案可用于通過將塊體設(shè)置在正電壓(V_E>0V)同時將字線保持接地(例如，關(guān)于存儲陣列37所示)來擦除整個數(shù)據(jù)塊。正塊體擦除方案也可應(yīng)用于逐字擦除，即，當(dāng)所有其它字線保持在正電壓上時，一個完整的字線可被選擇性地擦除，例如，如對于存儲陣列36所示。然而，當(dāng)僅擦除一個位時(例如，如關(guān)于存儲陣列35所示)，在不對與在相同字線上的期望位相鄰的位(例如，如關(guān)于存儲陣列36所示)也進(jìn)行擦除的情況下不能實(shí)現(xiàn)擦除。換句話說，由于用于存儲陣列35和36的源極線和位線是浮動的，因此不能選擇單獨(dú)的位進(jìn)行擦除，使得如果嘗試擦除陣列35中的一個位，則還要不可避免地擦除相鄰位(從而形成字擦除)，如陣列36中所示。

現(xiàn)在轉(zhuǎn)到圖4A，在根據(jù)本文所描述的技術(shù)的陣列操作的上下文中描述了均勻電場擦除方案(UEFES)。如在先前的示例中，選擇AND陣列作為UEFES的示例。UEFES的原理也可以應(yīng)用于其它架構(gòu)(例如，基于NOR的架構(gòu))。

圖4A中所示的陣列包括代表4位存儲器并且可以是大得多的存儲陣列的子集的2×2陣列的FeFET。圖4A中所示的存儲陣列包括陣列41、42和43，并且描繪UEFES的操作。在該示例中，如在其它2×2陣列示例中，可以使用UEFES執(zhí)行字和塊擦除。然而，通過本文提供的UEFES技術(shù)，可以擦除一個單獨(dú)的位(一個單獨(dú)的FeFET)，而沒有上述缺點(diǎn)。也就是說，V_DD/3方案可提供必要的禁止電壓，而不會導(dǎo)致從源極/漏極到塊體的寄生電流或改變相鄰單元的狀態(tài)。因此，UEFES啟用單位擦除，其與標(biāo)準(zhǔn)V_DD/3編程方案一起實(shí)現(xiàn)真實(shí)的隨機(jī)存取操作。

圖4A中所示的UEFES可用于通過將所有位線和源極線置于各種示例正電壓同時保持字線接地，來擦除整個數(shù)據(jù)塊，例如，如關(guān)于存儲陣列43所示。參考存儲陣列43，擦除電壓為正(即，V_E>0V)。為了執(zhí)行塊擦除，將位線設(shè)置為擦除電壓(BL＝V_E)，源極線也設(shè)置為擦除電壓(SL＝V_E)，而字線和塊體被設(shè)置為零伏(WL＝0V)。

如上所述，被選擇以進(jìn)行擦除的位被包圍在虛線框中。UEFES可以應(yīng)用于逐字擦除，即，如果所有其它字線保持在期望的正電壓，則可以選擇性地僅擦除一個完整的字線，例如，如關(guān)于存儲陣列42所示。參考存儲陣列42，擦除電壓為正(即，V_E>0V)。為了執(zhí)行字線擦除(例如，N個存儲器單元的1×N陣列)，將位線設(shè)定為擦除電壓(BL＝V_E)，將源極線也設(shè)定為擦除電壓(SL＝V_E)，而擦除字線和塊體被設(shè)置為零伏(WL＝0V)。為了禁止編程或泄漏到相鄰字線，相鄰字線被設(shè)置為如圖所示的擦除電壓(WL＝V_E)。

此外，借助于本文所描述的技術(shù)，可以實(shí)現(xiàn)選擇要被擦除的一個單獨(dú)的位，而在相鄰位線和源極線上沒有寄生電流流動，并且不改變相鄰單元的狀態(tài)。為了在擦除字線頁中的單獨(dú)的存儲器單元時消除對相鄰單元的干擾，例如，使用V_DD/3技術(shù)將禁止信號施加到相鄰位線和源極線。在該示例中，V_DD/3方案被設(shè)置為V_E/3，其中擦除電壓是正電壓(V_E>0V)。參考存儲陣列41，為了執(zhí)行單個單元的逐位擦除，將選定的單元位線設(shè)置為擦除電壓(BL＝V_E)，并且禁止相鄰位線(BL＝V_E)，選定的單元源極線也被設(shè)置為擦除電壓(SL＝V_E)，并且相鄰的源極線被禁止(SL＝V_E/3)，而擦除字線和塊體被設(shè)置為零伏特(WL＝0V)。為了禁止編程或泄漏到相鄰字線，相鄰字線被設(shè)置為V_DD/3電壓(WL＝2V_E/3)，如圖所示。

用于存儲陣列41的單個位UEFES類似于結(jié)合圖2描述的擦除。例如，施加到關(guān)于待擦除位的源極區(qū)和漏極區(qū)的第一電壓和第二電壓被設(shè)置為正電壓(即，SL＝BL＝V_E)，而第三電壓和第四電壓被施加到柵極區(qū)和塊體區(qū)(例如，零伏)。應(yīng)當(dāng)理解，在一些實(shí)施例中，第三電壓可以被設(shè)置為負(fù)電壓，并且第四電壓被設(shè)置為正電壓并且絕對值小于V_E。雖然在圖4A的示例中，待擦除單元的位線和源極線均被設(shè)置為相同的擦除電壓(V_E)，更一般地，可以是相同或不同電壓的第一擦除電壓和第二擦除電壓可以分別施加到位線和源極線以實(shí)現(xiàn)擦除。

在圖4B中，描述了基于UEFES的另一種操作方案。例如，通過從V_DD/3改變?yōu)閂_DD/2方案，可以消除額外的禁止電壓，并且從而降低陣列的總功耗(例如，由于禁止信號總是需要對相鄰信號線充電，這導(dǎo)致顯著的功耗，特別是當(dāng)存儲器塊很大和/或被永久寫入時)。圖4B描繪用于低功率UEFES逐位擦除的存儲陣列45、用于低功率逐字編程的存儲陣列46和鐵電磁滯回線圖47。圖47，其通過垂直軸上的極化強(qiáng)度以及水平軸上的電場強(qiáng)度，描繪了V_DD/2方案相對于本領(lǐng)域技術(shù)人員可識別的正V_E的相對低功率的優(yōu)點(diǎn)。

低功率UEFES位擦除的先決條件是鐵電材料的磁滯形狀足夠接近矩形，使得由非選定單元經(jīng)歷的V_E/2干擾不改變二進(jìn)制狀態(tài)，例如，參見圖47。通過逐字編程實(shí)現(xiàn)用于編程操作但也能避免禁止信號的最高級(最精細(xì))粒度。因此，將編程電壓(即，用于n溝道FeFET的V_P>0或用于p溝道的V_p<0V)施加到選定的字線，并且選定的位線和源極線保持接地。非選定字線可以保持接地(0V)或浮動(F)。因此，屬于選定的字線的單元都被編程(例如，對于n溝道FeFET，V_p>0V，并且因此，所有單元之后都處于低V_T狀態(tài))。此外，可以通過將V_p/2施加到未選擇的位線和源極線來使編程操作是位選擇性的。然而，這種操作會增加功耗。

參考存儲陣列45，為了執(zhí)行單獨(dú)的單元的低功率UEFES逐位擦除，選定的單元位線為擦除電壓的一半(BL＝V_E/2)，并且相鄰位線被設(shè)置為0V或保持浮動(BL＝0V/F)，選定的單元源極線也設(shè)置為擦除電壓的一半(SL＝V_E/2)，并且相鄰源極線被設(shè)置為0V或保持浮動(SL＝0V/F)。擦除字線用V_DD/2電壓(WL＝-V_E/2)進(jìn)行負(fù)偏置，而塊體保持接地。相鄰的字線設(shè)置為0V或保持浮動(WL＝0V/F)，如圖所示。應(yīng)注意，如上所述，對于n溝道FeFET，V_E>0V并且對于p溝道FeFET，V_E<0V，并且未選擇的信號線保持在0V或浮動(F)，這消除了其它電壓方案(例如，V_DD/3)將發(fā)生的充電到禁止電壓的功耗。

參考存儲陣列46，為了執(zhí)行陣列的低功率逐字編程，選定的字線設(shè)置為編程電壓(WL＝V_P，其中V_P>0)。所有單元位線和源極線被設(shè)置為0V(BL＝SL＝0V)。相鄰的字線設(shè)置為0V或保持浮動(WL＝0V/F)，并且塊體被設(shè)置為V_p，如圖所示。字線編程被描述為UEFES的一部分(即，擦除方案)。其示范了如本領(lǐng)域技術(shù)人員將理解的如何用編程實(shí)現(xiàn)UEFES方案。

圖5示出當(dāng)應(yīng)用UEFES時的短溝道MFS器件51(為簡單起見忽略界面)以及長溝道MFS器件53。如圖5所示，鐵電材料內(nèi)的靜電等電位線從較暗(>0V)到較亮(0V)進(jìn)行顏色編碼，以示出FE中的靜電電位梯度。描繪等電位線是為了便于說明，并且應(yīng)當(dāng)理解靜電電位梯度或多或少是FE中的連續(xù)(與離散相反的)函數(shù)。作為示例，短溝道MFS 51可以具有例如10-50nm的溝道長度，而長溝道器件可以具有大于50nm(例如，在50-500nm的范圍內(nèi))的溝道長度。如圖5所示，對于MFS51，源自源極和漏極的靜電等電位線兩者重疊，并且源極和漏極的耗盡區(qū)合并。與長溝道MFS 53相比，兩種效應(yīng)導(dǎo)致鐵電膜內(nèi)的更均勻的場分布。對于長溝道器件，等電位線不重疊，并且源極漏極耗盡區(qū)不合并。由于短溝道晶體管中的致密電場分布，可以通過施加正的源極和漏極電位同時保持柵極和塊體接地來反轉(zhuǎn)鐵電材料的極化。

例如，為了使UEFES在沒有柵極堆疊的明顯優(yōu)化的情況下工作，10nm至50nm的溝道長度應(yīng)當(dāng)針對5nm至50nm的范圍內(nèi)的相應(yīng)的絕緣體厚度(例如，鐵電體+界面)工作。除了界面之外，柵極堆疊絕緣體包括至少部分地處于鐵電狀態(tài)的鐵電材料，并且還包括作為主要成分的氧和由Hf、Zr和(Hf，Zr)組成的組中的任一個。相對于真空(定義為一)，介電常數(shù)為約20至40。在鐵電材料氧化物層內(nèi)可以提供任何合適的添加劑，包括但不限于C、Si、Al、Ge、Sn、Sr、Pb、Mg、Ca、Sr、Ba、Ti、Zr(例如，提供Zr作為HfO₂層中的添加劑)、Ti中的任何一種或多種以及稀土元素(例如Y、Gd、La等)中的任何一種或多種。摻雜可以改變介電常數(shù)。

關(guān)于n溝道FeFET的具有+5V源極/漏極擦除電壓的這種膜的30nm溝道長度和10nm HK厚度，實(shí)驗(yàn)室實(shí)驗(yàn)已經(jīng)證實(shí)了這種功能。根據(jù)縱橫比(即，柵極堆疊高度與柵極長度之比)表示FeFET幾何形狀，該比率可以在0.1(最壞情況5nm/50nm)至5(最佳情況50nm/10nm)的范圍內(nèi)?？梢钥紤]的折衷是：1)增加高k膜厚度導(dǎo)致增加的操作電壓(例如，恒定的場縮放(field scaling))，由此柵極堆疊圖案化問題可能更嚴(yán)重，以及2)將高k厚度減小到約5nm，這可能導(dǎo)致鐵電功能性的損失。

長通道MFS 53具有100-500納米的溝道長度。如圖5所示，MFS 53示出在鐵電材料的中心沒有電位降，因此對于第一近似，在FeFET的中間不存在電場。此外，源極和漏極空間電荷區(qū)域被良好地分離。因此，不可能通過例如正的源極/漏極電壓(n溝道FeFET)來切換鐵電材料。為了延長這些類型的器件中的源極/漏極區(qū)，可以采用相應(yīng)濃度的延伸注入物。

為了確保溝道和柵極之間的均勻電場，可以根據(jù)下文結(jié)合圖6進(jìn)一步描述的技術(shù)來對塊體進(jìn)行摻雜。也就是說，通過延伸、暈圈、溝道或襯底/阱注入物，可以針對短溝道器件優(yōu)化UEFES，并且可以針對更長溝道的器件實(shí)現(xiàn)UEFES。如本文和權(quán)利要求書中所使用和描述的，“長溝道”器件具有大于50nm的溝道長度。

現(xiàn)在反過來參考圖6，UEFES可以通過注入物變化來優(yōu)化，如關(guān)于FeFET 61(例如，MFIS-FeFET)所描繪。在該示例中，如圖所示，在塊體/源極、塊體/漏極和塊體界面層接合處的附近的塊體中設(shè)置強(qiáng)的底部擴(kuò)散/延伸(Ext)注入物。為了進(jìn)一步優(yōu)化FeFET61，添加暈圈注入物。選擇根據(jù)物質(zhì)的種類(例如砷)、能量(1-5kV)、劑量(1E14-5E15/cm²)和傾斜(0°-20°)的注入規(guī)格，使得延伸將使得施主凈濃度為約1E19-5E20cm^-3。選擇暈圈注入物質(zhì)的種類(例如BF2)、能量(10-30kV)、劑量(1E13-2E14/cm²)和傾斜(20°-60°)，使得可以避免寄生穿通。該技術(shù)假定存儲晶體管是n溝道型。如果需要p型FeFET，則必須相應(yīng)地調(diào)整規(guī)格。應(yīng)當(dāng)理解，摻雜區(qū)域和濃度的設(shè)計是本領(lǐng)域技術(shù)人員已知的。

圖7A示出用于FeFET(n溝道)單元陣列71的現(xiàn)有技術(shù)的編程禁止方案。陣列71具有兩個區(qū)域/阱72和73，每個具有兩個晶體管(垂直地位于阱中)，其對每個單元使用單獨(dú)的塊體電壓，例如2V_p/3，以便禁止相鄰單元進(jìn)行寄生編程操作，其中V_p>0V。僅當(dāng)相應(yīng)的相鄰單元列具有單個的阱，在其間設(shè)置有設(shè)計的隔離間隔時(例如，如附圖標(biāo)記74所示)，可以實(shí)現(xiàn)該現(xiàn)有技術(shù)禁止方案。在該示例中，待編程晶體管被虛線框圍繞，而所有其它相鄰的晶體管將被禁止編程。因此，選定阱(具有待編程的位)具有被設(shè)定為0V的阱電壓，而鄰近的未選定阱(列)中的受禁止單元的阱被設(shè)定為2V_P/3。

由于設(shè)計約束，僅可以對于在其間具有足夠間隔的晶體管實(shí)現(xiàn)單獨(dú)的阱，例如，如附圖標(biāo)記74所示。因此，具有利用許多單獨(dú)阱的架構(gòu)的現(xiàn)有技術(shù)存儲器陣列的密度受限于確保良好分離所需的表面積。因此，如本文和權(quán)利要求中所使用的“阱”是塊體襯底的一部分，該塊體襯底包括兩個或更多個存儲器單元，該存儲器單元具有足夠的間隔以與其它相鄰存儲單元隔離，使得可以將電壓施加到阱襯底，而不基本上影響相鄰存儲器單元的操作。

圖7B描繪根據(jù)本文中描述為應(yīng)用于存儲器陣列75的本發(fā)明構(gòu)思的編程禁止方案。假設(shè)陣列75包括如先前所定義的短溝道器件，可以僅通過向相鄰單元的相應(yīng)位線和源極線施加禁止電壓(例如，2V_P/3)同時保持塊體在0V來禁止寄生編程，如圖所示。這種技術(shù)消除了對單獨(dú)阱的需要，這又導(dǎo)致更高密度的存儲器陣列，即，可以減少或消除在附圖標(biāo)記76處指示的間隙。換句話說，當(dāng)與UEFES相比較時，該技術(shù)可比作反向禁止方案。而UEFES啟用隨機(jī)擦除操作，從而不寄生地改變/擦除相鄰單元，即，旨在編程一個選定單元同時不改變或編程相鄰單元/阱的狀態(tài)的編程禁止方案。

現(xiàn)在參考圖8A和8B，引入了可以利用上述UEFES，即上面簡要描述的電荷存儲鐵電場效應(yīng)晶體管(CS-FeFET)的新器件概念，并且總體以附圖標(biāo)記81表示。CS-FeFET 81利用跨越界面氧化物的電場增強(qiáng)，該電場增強(qiáng)已經(jīng)關(guān)于鐵電材料的適度自發(fā)極化而發(fā)生。如果假設(shè)柵極堆疊無固定電荷，則電位移場可以由下面的等式1描述：

D＝ε₀E+P (等式1)

其中D為電位移場，ε₀為自由空間的介電常數(shù)，E是電場強(qiáng)度，并且P是極化。麥克斯韋方程表明，在柵極疊層中沒有空間電荷的情況下，位移場D必須在柵極疊層兩端是恒定的。因此，D＝ε₀ε_FEE_FE+P＝ε₀ε_OXE_OX，而ε_FE和ε_OX分別表示鐵電材料和界面氧化物的相對介電常數(shù)，并且E_FE和E_OX表示鐵電材料和界面兩端的電場。從該等式可以看出，鐵電材料和半導(dǎo)體之間的界面氧化物(而界面氧化物可以是浮柵(FG)/電荷存儲(俘獲)層和界面的串聯(lián)連接)的電場通過鐵電極化P而增強(qiáng)。例如，一旦CS-FeFET 81如左到右箭頭所示轉(zhuǎn)變到高VT狀態(tài)(高閾值電壓)，則負(fù)電荷在電荷存儲(FG/Trap)層(例如，SiN或SiON，但不限于這些)中被俘獲，如右圖所示。因此，CS-FeFET將高極化鐵電層與在鐵電層下面(或上面)的FG/電荷存儲層組合。

由于由鐵電體引起的場增強(qiáng)，寫入電壓(編程和擦除電壓)可以減小到鐵電體的切換電壓。在該器件中，具有低矯頑場強(qiáng)和大自發(fā)極化的鐵電體可能是有利的，以便降低操作電壓，同時保持大的場增強(qiáng)。此外，由于鐵電極化的屏蔽使得電荷載流子保持在存儲層內(nèi)部的這一事實(shí)，隧道氧化物可以積極地按比例縮小。在傳統(tǒng)的電荷存儲裝置中，隧道氧化物必須保持一定的厚度，使得電子不隨時間從電荷存儲層漏出。然而，將鐵電材料結(jié)合到柵極堆疊中提供了通過極化產(chǎn)生的附加內(nèi)部場，該極化將電荷吸引到電荷存儲層/鐵電界面。因此，極化表示阻止電子泄漏的固有內(nèi)部電壓源。

代替使用即使在向柵極施加0V時仍顯示出剩余極化的鐵電材料的是，鐵電材料可以由如在CS-FeFET 82中和圖8B所示的曲線圖85中所示的反鐵電(AFE)代替。作為示例，摻雜的HfO₂或ZrO₂或兩者的混合物可以用于反鐵電膜。在鐵電材料氧化物層內(nèi)可提供任何合適的添加劑，而不限于C、Si、Al、Ge、Sn、Sr、Pb、Mg、Ca、Sr、Ba、Ti、Zr(例如，提供Zr作為HfO₂層中的添加劑)、Ti中的任何一種或多種以及稀土元素(例如Y、Gd等)中的任何一種或多種。因此，需要HfO₂中的摻雜劑物質(zhì)種類的量必須高于用于誘發(fā)鐵電性質(zhì)的量。也就是說，根據(jù)摻雜劑種類，在5-15mol％的范圍內(nèi)(通常用0-5％產(chǎn)生鐵電性質(zhì))。此外，ZrO₂可以示出反鐵電性質(zhì)，即使沒有摻雜，并且當(dāng)與HfO₂混合時，AFE性質(zhì)在1:1至0:1固溶體(HfO₂：ZrO₂)的范圍內(nèi)體現(xiàn)。

反鐵電性質(zhì)提供的優(yōu)點(diǎn)是，自發(fā)極化的場增強(qiáng)效應(yīng)仍然可以用于降低標(biāo)準(zhǔn)CS設(shè)備的操作電壓。與將鐵電材料與剩磁相結(jié)合的CS-FeFET相比，反鐵電CS-FeFET不會將鐵電閾值電壓偏移疊加在基于電荷存儲的閾值電壓偏移上。這是非常有利的，因?yàn)橛设F電剩余極化引起的VT偏移和由電荷存儲引起的VT偏移彼此抵消。另一方面，AFE CS-FeFET失去了更好的保持的優(yōu)點(diǎn)，因?yàn)樵?V柵極電位，不再存在同樣產(chǎn)生零內(nèi)部場的凈極化。術(shù)語“無剩磁”是指僅材料的自發(fā)極化。在大多數(shù)情況下，當(dāng)在反鐵電材料兩端沒有施加電場時，自發(fā)極化低于1μC/cm²。

此外，如果架構(gòu)(現(xiàn)在僅限于作為電荷存儲介質(zhì)的浮柵)與低極化鐵電材料組合，則創(chuàng)建現(xiàn)有技術(shù)的MFMIS類FeFET 83。作為示例，所采用的材料系統(tǒng)使用HfO₂鐵電材料，其中自發(fā)極化可以通過若干措施來定制，以便實(shí)現(xiàn)不同類型的器件。首先，已經(jīng)發(fā)現(xiàn)不同的摻雜劑物質(zhì)種類產(chǎn)生不同大小的剩余極化和矯頑場。此外，不同的鐵電層厚度影響這些性質(zhì)。在上電極沉積(后沉積退火和非后金屬化退火)之前的熱處理可以減少鐵電極化。如果使用單層不能達(dá)到上述鐵電材料參數(shù)，則通過使用多層堆疊，可以達(dá)到期望的性質(zhì)。鐵電材料的減小的極化值提供減少電荷注入(與CS-FeFET的目的相反)的降低的界面場應(yīng)力，這對于FeFET的壽命是有利的。

如圖9所示，模擬結(jié)果表明，當(dāng)自發(fā)和剩余極化由于鐵電層厚度增加而減少時(如實(shí)驗(yàn)中所見)，可以如前所述減小界面場應(yīng)力。模擬示例(由附圖標(biāo)記91表示)示出了界面場如何根據(jù)鐵電材料的極化值減小或增加。此外，器件的存儲器窗口如從分析推導(dǎo)所預(yù)測的那樣生長，例如，如附圖標(biāo)記92所示。因此，器件性質(zhì)可以通過材料工程使用適當(dāng)?shù)奶幚項(xiàng)l件(摻雜、層厚度/組合、熱處理等)來定制。注意，圖92中的每個曲線具有箭頭以指示該曲線是否應(yīng)相對于左或右垂直軸讀取。

圖10示出本文描述的發(fā)明構(gòu)思不限于平面晶體管，而是可以由本領(lǐng)域技術(shù)人員擴(kuò)展到三維(3D)架構(gòu)。類似FinFET(即，具有鰭狀結(jié)構(gòu)的FET)的多柵極晶體管架構(gòu)可以結(jié)合所提出的層堆疊以產(chǎn)生3DFeFET、MFIS、MFMIS或CS-FeFET器件。此外，可以修改垂直NAN D閃存器件架構(gòu)以結(jié)合所述層，同樣受益于本文所述的優(yōu)點(diǎn)。

例如，F(xiàn)E層和CS層可以插入到塊體101上的FinFET、絕緣體上硅(SOI)102上的FinFET、垂直控制柵極(CG)FET 103、納米線FET(具有FE或FE+CS殼)104A和104B或多單元設(shè)備105中。用于將本文描述的技術(shù)應(yīng)用于FE或FE+CS基極配置106以實(shí)現(xiàn)示例變型的若干實(shí)現(xiàn)示出在107A、107B和107C，例如，如左到右箭頭所指示。在關(guān)于基極106的這些示例中，示出了SiN電荷俘獲層(例如氮化硅(SiN))，并且可以包括諸如氧化硅(SiO₂)或氧化鋁(Al₂O₃)的其它層。

已經(jīng)描述了用于均勻電場擦除方案(UEFES)和電荷存儲鐵電存儲器混合裝置的新的和改進(jìn)的技術(shù)的示例實(shí)施例，相信將鑒于本文所闡述的教導(dǎo)為本領(lǐng)域技術(shù)人員提出其它修改、變化和改變。這包括在本領(lǐng)域技術(shù)人員的這種建議下，通過改變摻雜方案和所施加電壓的極性將UEFES從n溝道FeFET轉(zhuǎn)移到p溝道FeFET。因此，應(yīng)當(dāng)理解，所有這些變體、修改和變化被認(rèn)為落入由所附權(quán)利要求限定的本發(fā)明的范圍內(nèi)。盡管本文采用了特定術(shù)語，但是它們僅在一般和描述性意義上使用，而不是為了限制的目的。