一種移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置制造方法
【專利摘要】本發(fā)明提供一種移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置，所述雙向掃描預(yù)充電單元分別與第一信號(hào)輸入端、第二信號(hào)輸入端、第一電壓端、第二電壓端以及上拉節(jié)點(diǎn)連接，所述下拉控制單元分別與第一電壓端、第二電壓端、第一時(shí)鐘信號(hào)端、第四時(shí)鐘信號(hào)端以及下拉節(jié)點(diǎn)連接，所述下拉單元分別與下拉節(jié)點(diǎn)、上拉節(jié)點(diǎn)、第一信號(hào)輸出端以及第二信號(hào)輸出端連接，所述第一上拉單元分別與上拉節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端以及第一信號(hào)輸出端連接，所述第二上拉單元分別與上拉節(jié)點(diǎn)、第三時(shí)鐘信號(hào)端以及第二信號(hào)輸出端連接，從而使得兩級(jí)柵輸出端共用一個(gè)雙向掃描預(yù)充電單元、一個(gè)下拉控制單元和一個(gè)下拉單元，減少工藝程序，降低生產(chǎn)成本，提高集成度。
【專利說明】一種移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置。

【背景技術(shù)】
[0002]目前,柵驅(qū)動(dòng)電路(Gate Driver on Array,GOA)的移位寄存器通常采用一對(duì)一的結(jié)構(gòu)，也就是說，一個(gè)移位寄存器只驅(qū)動(dòng)一條柵線，這樣使得柵驅(qū)動(dòng)電路的集成度低、占用空間大、生產(chǎn)成本高。


【發(fā)明內(nèi)容】

[0003]為解決上述問題，本發(fā)明提供一種移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置，用于解決現(xiàn)有技術(shù)中柵驅(qū)動(dòng)電路的集成度低、占用空間大、生產(chǎn)成本高的問題。
[0004]為此，本發(fā)明提供一種移位寄存器，包括:雙向掃描預(yù)充電單元，分別與第一信號(hào)輸入端、第二信號(hào)輸入端、第一電壓端、第二電壓端以及上拉節(jié)點(diǎn)連接，用于根據(jù)所述第一信號(hào)輸入端和所述第二信號(hào)輸入端輸入的信號(hào)控制所述上拉節(jié)點(diǎn)的電位；下拉控制單元，分別與第一電壓端、第二電壓端、第一時(shí)鐘信號(hào)端、第四時(shí)鐘信號(hào)端以及下拉節(jié)點(diǎn)連接，用于根據(jù)所述第一時(shí)鐘信號(hào)端和所述第四時(shí)鐘信號(hào)端輸入的信號(hào)控制所述下拉節(jié)點(diǎn)的電位；下拉單元，分別與下拉節(jié)點(diǎn)、上拉節(jié)點(diǎn)、第一信號(hào)輸出端以及第二信號(hào)輸出端連接，用于在所述下拉節(jié)點(diǎn)的電位控制下將所述上拉節(jié)點(diǎn)的電位、第一信號(hào)輸出端輸出的信號(hào)以及第二信號(hào)輸出端輸出的信號(hào)下拉至低電平；第一上拉單元，分別與上拉節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端以及第一信號(hào)輸出端連接，用于在所述上拉節(jié)點(diǎn)的電位控制下通過所述第一信號(hào)輸出端輸出所述第二時(shí)鐘信號(hào)端輸入的信號(hào)；第二上拉單元，分別與上拉節(jié)點(diǎn)、第三時(shí)鐘信號(hào)端以及第二信號(hào)輸出端連接，用于在所述上拉節(jié)點(diǎn)的電位控制下通過所述第二信號(hào)輸出端輸出所述第三時(shí)鐘信號(hào)端輸入的信號(hào)。
[0005]可選的，所述下拉單元包括第一下拉單元、第二下拉單元以及第三下拉單元；所述第三下拉單元分別與所述上拉節(jié)點(diǎn)和所述下拉節(jié)點(diǎn)連接，所述第一下拉單元分別與所述下拉節(jié)點(diǎn)和所述第一信號(hào)輸出端連接，所述第二下拉單元分別與所述下拉節(jié)點(diǎn)和所述第二信號(hào)輸出端連接；所述第三下拉單元用于在所述下拉節(jié)點(diǎn)的電位控制下將所述上拉節(jié)點(diǎn)的電位下拉至低電平；所述第一下拉單元用于在所述下拉節(jié)點(diǎn)的電位控制下將所述第一信號(hào)輸出端輸出的信號(hào)下拉至低電平；所述第二下拉單元用于在所述下拉節(jié)點(diǎn)的電位控制下將所述第二信號(hào)輸出端輸出的信號(hào)下拉至低電平。
[0006]可選的，所述雙向掃描預(yù)充電單元包括第五晶體管和第六晶體管；所述第五晶體管的第一極與所述第一電壓端連接，所述第五晶體管的柵極與所述第一信號(hào)輸入端連接，所述第五晶體管的第二極與所述上拉節(jié)點(diǎn)連接；所述第六晶體管的第一極與所述上拉節(jié)點(diǎn)連接，所述第六晶體管的柵極與所述第二信號(hào)輸入端連接，所述第六晶體管的第二極與所述第二電壓端連接。
[0007]可選的，所述下拉控制單元包括第七晶體管、第八晶體管、第十晶體管和第十一晶體管；所述第七晶體管的第一極與所述第一時(shí)鐘信號(hào)端連接，所述第七晶體管的柵極與所述第二電壓端連接；所述第八晶體管的第一極與所述第四時(shí)鐘信號(hào)端連接，所述第八晶體管的柵極與所述第一電壓端連接；所述第十晶體管的第一極與高電平連接，所述第十晶體管的柵極與所述第七晶體管和所述第八晶體管的第二極連接，所述第十晶體管的第二極與所述下拉節(jié)點(diǎn)連接；所述第十一晶體管的第一極與所述下拉節(jié)點(diǎn)連接，所述第十一晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第十一晶體管的第二極與低電平連接。
[0008]可選的，所述第三下拉單元包括第九晶體管，所述第九晶體管的第一極與所述上拉節(jié)點(diǎn)連接，所述第九晶體管的柵極與所述下拉節(jié)點(diǎn)連接，所述第九晶體管的第二極與低電平連接。
[0009]可選的，所述第一上拉單元包括第一晶體管和第一電容；所述第一晶體管的第一極與所述第二時(shí)鐘信號(hào)端連接，所述第一晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第一晶體管的第二極與所述第一信號(hào)輸出端連接；所述第一電容并聯(lián)于所述第一晶體管的柵極與第二極之間。
[0010]可選的，所述第一下拉單元包括第二晶體管，所述第二晶體管的第一極與所述第一信號(hào)輸出端連接，所述第二晶體管的柵極與所述下拉節(jié)點(diǎn)連接，所述第二晶體管的第二極與低電平連接。
[0011]可選的，所述第二上拉單元包括第三晶體管和第二電容；所述第三晶體管的第一極與所述第三時(shí)鐘信號(hào)端連接，所述第三晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第三晶體管的第二極與所述第二信號(hào)輸出端連接；所述第二電容并聯(lián)于所述第三晶體管的柵極與第二極之間。
[0012]可選的，所述第二下拉單元包括第四晶體管，所述第四晶體管的第一極與所述第二信號(hào)輸出端連接，所述第四晶體管的柵極與所述下拉節(jié)點(diǎn)連接，所述第四晶體管的第二極與低電平連接。
[0013]可選的，所述移位寄存器中的晶體管全部為N型晶體管或者P型晶體管。
[0014]本發(fā)明還提供一種移位寄存器的驅(qū)動(dòng)方法，所述移位寄存器包括上述的移位寄存器，第一電壓端為高電平，第二電壓端為低電平，所述驅(qū)動(dòng)方法包括:第一信號(hào)輸入端輸入高電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入高電平，第二時(shí)鐘信號(hào)端輸入低電平,第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平；第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入高電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平；第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入高電平，第四時(shí)鐘信號(hào)端輸入低電平；第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入高電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入高電平；第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入高電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平。
[0015]本發(fā)明還提供一種移位寄存器的驅(qū)動(dòng)方法，所述移位寄存器包括上述的移位寄存器，第一電壓端為低電平，第二電壓端為高電平，所述驅(qū)動(dòng)方法包括:當(dāng)?shù)谝浑妷憾藶榈碗娖?，第二電壓端為高電平時(shí)，第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入高電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入高電平；第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入高電平，第四時(shí)鐘信號(hào)端輸入低電平；第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入高電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平；第一信號(hào)輸入端輸入高電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入高電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平；第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入高電平。
[0016]本發(fā)明還提供一種驅(qū)動(dòng)電路，包一級(jí)移位寄存器之外，其余括多級(jí)上述任一所述的移位寄存器；除第所述移位寄存器的第一信號(hào)輸入端與上一級(jí)移位寄存器的第一信號(hào)輸出端連接，所述移位寄存器的第二信號(hào)輸入端與上一級(jí)移位寄存器的第二信號(hào)輸出端連接；除最后一級(jí)移位寄存器之外，其余所述移位寄存器的第一信號(hào)輸出端與下一級(jí)移位寄存器的第一信號(hào)輸入端連接，所述移位寄存器的第二信號(hào)輸出端與下一級(jí)移位寄存器的第二信號(hào)輸入端連接。
[0017]本發(fā)明還提供一種顯示裝置，包括上述驅(qū)動(dòng)電路。
[0018]本發(fā)明具有下述有益效果:
[0019]本發(fā)明提供的移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置中，所述雙向掃描預(yù)充電單兀分別與第一信號(hào)輸入端、第二信號(hào)輸入端、第一電壓端、第二電壓端以及上拉節(jié)點(diǎn)連接，所述下拉控制單元分別與第一電壓端、第二電壓端、第一時(shí)鐘信號(hào)端、第四時(shí)鐘信號(hào)端以及下拉節(jié)點(diǎn)連接，所述下拉單元分別與下拉節(jié)點(diǎn)、上拉節(jié)點(diǎn)、第一信號(hào)輸出端以及第二信號(hào)輸出端連接，所述第一上拉單元分別與上拉節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端以及第一信號(hào)輸出端連接，所述第二上拉單元分別與上拉節(jié)點(diǎn)、第三時(shí)鐘信號(hào)端以及第二信號(hào)輸出端連接，從而使得兩級(jí)柵輸出端共用一個(gè)雙向掃描預(yù)充電單元、一個(gè)下拉控制單元和一個(gè)下拉單元，減少工藝程序，降低生產(chǎn)成本，提高集成度。

【專利附圖】

【附圖說明】
[0020]圖1為本發(fā)明實(shí)施例一提供的一種移位寄存器的結(jié)構(gòu)示意圖；
[0021]圖2為圖1所不移位寄存器的一種具體結(jié)構(gòu)不意圖；
[0022]圖3為圖1所不移位寄存器的另一種具體結(jié)構(gòu)不意圖；
[0023]圖4為本發(fā)明實(shí)施例二提供的一種移位寄存器的驅(qū)動(dòng)方法的流程圖；
[0024]圖5為本發(fā)明實(shí)施例二提供的一種移位寄存器的工作時(shí)序圖；
[0025]圖6為本發(fā)明實(shí)施例三提供的一種移位寄存器的驅(qū)動(dòng)方法的流程圖；
[0026]圖7為本發(fā)明實(shí)施例三提供的一種移位寄存器的工作時(shí)序圖；
[0027]圖8為本發(fā)明實(shí)施例四提供的一種驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；
[0028]圖9為圖8所示驅(qū)動(dòng)電路的正向掃描的工作時(shí)序圖；
[0029]圖10為圖8所示驅(qū)動(dòng)電路的反向掃描的工作時(shí)序圖。

【具體實(shí)施方式】
[0030]為使本領(lǐng)域的技術(shù)人員更好地理解本發(fā)明的技術(shù)方案，下面結(jié)合附圖對(duì)本發(fā)明提供的移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置進(jìn)行詳細(xì)描述。
[0031]實(shí)施例一
[0032]圖1為本發(fā)明實(shí)施例一提供的一種移位寄存器的結(jié)構(gòu)示意圖。如圖1所示，所述移位寄存器包括雙向掃描預(yù)充電單元101、下拉控制單元102、下拉單元、第一上拉單元103以及第二上拉單元104。所述雙向掃描預(yù)充電單元101分別與第一信號(hào)輸入端STV_n-l、第二信號(hào)輸入端STV_n-2、第一電壓端VDS、第二電壓端VSD以及上拉節(jié)點(diǎn)I3U連接。所述下拉控制單兀102分別與第一電壓端VDS、第二電壓端VSD、第一時(shí)鐘信號(hào)端CLKl、第四時(shí)鐘信號(hào)端CLK4以及下拉節(jié)點(diǎn)H)連接。所述下拉單元分別與下拉節(jié)點(diǎn)PD、上拉節(jié)點(diǎn)PU、第一信號(hào)輸出端0UTPUT_n以及第二信號(hào)輸出端0UTPUT_n+l連接。所述第一上拉單元103分別與上拉節(jié)點(diǎn)PU、第二時(shí)鐘信號(hào)端CLK2以及第一信號(hào)輸出端0UTPUT_n連接。所述第二上拉單元104分別與上拉節(jié)點(diǎn)PU、第三時(shí)鐘信號(hào)端CLK3以及第二信號(hào)輸出端0UTPUT_n+l連接。本實(shí)施例提供的移位寄存器結(jié)構(gòu)簡(jiǎn)單，性能可靠，功耗低、效率高，其中，所述第一信號(hào)輸出端0UTPUT_n和第二信號(hào)輸出端0UTPUT_n+l共用一個(gè)雙向掃描預(yù)充電單元101、一個(gè)下拉控制單元102和一個(gè)下拉單元，集成度高、占用空間小、生產(chǎn)成本低。
[0033]本實(shí)施例中，所述雙向掃描預(yù)充電單兀101用于根據(jù)所述第一信號(hào)輸入端STV_n-1和所述第二信號(hào)輸入端STV_n-2輸入的信號(hào)控制所述上拉節(jié)點(diǎn)的電位。所述下拉控制單元102用于根據(jù)所述第一時(shí)鐘信號(hào)端CLKl和所述第四時(shí)鐘信號(hào)端CLK4輸入的信號(hào)控制所述下拉節(jié)點(diǎn)ro的電位。所述下拉單元用于在所述下拉節(jié)點(diǎn)ro的電位控制下將所述上拉節(jié)點(diǎn)PU的電位、第一信號(hào)輸出端0UTPUT_n輸出的信號(hào)以及第二信號(hào)輸出端0UTPUT_n+l輸出的信號(hào)下拉至低電平。所述第一上拉單元103用于在所述上拉節(jié)點(diǎn)的電位控制下通過所述第一信號(hào)輸出端0UTPUT_n輸出所述第二時(shí)鐘信號(hào)端CLK2輸入的信號(hào)。所述第二上拉單元104用于在所述上拉節(jié)點(diǎn)的電位控制下通過所述第二信號(hào)輸出端0UTPUT_n+l輸出所述第三時(shí)鐘信號(hào)端CLK3輸入的信號(hào)。
[0034]所述第一信號(hào)輸出端0UTPUT_n和第二信號(hào)輸出端0UTPUT_n+l為移位寄存器的輸出端，同時(shí)也分別為上下級(jí)移位寄存器的起始信號(hào)，所述下拉節(jié)點(diǎn)ro為所述下拉控制單元102對(duì)上拉節(jié)點(diǎn)I3U和所述第一信號(hào)輸出端0UTPUT_n和第二信號(hào)輸出端0UTPUT_n+l進(jìn)行下拉控制的控制點(diǎn)。另外，在正向掃描時(shí)，STV_n-l為本級(jí)單元的起始信號(hào)，STV_n+2為上拉節(jié)點(diǎn)PU的復(fù)位信號(hào)；在反向掃描時(shí)，第一信號(hào)輸入端STV_n-l為上拉節(jié)點(diǎn)復(fù)位信號(hào)，第二信號(hào)輸入端STV_n+2為本級(jí)單元的起始信號(hào)。
[0035]參見圖1，所述下拉單元包括第一下拉單元105、第二下拉單元106以及第三下拉單元107。所述第三下拉單元107分別與所述上拉節(jié)點(diǎn)PU和所述下拉節(jié)點(diǎn)F1D連接,所述第一下拉單元105分別與所述下拉節(jié)點(diǎn)H)和所述第一信號(hào)輸出端0UTPUT_n連接，所述第二下拉單元106分別與所述下拉節(jié)點(diǎn)H)和所述第二信號(hào)輸出端0UTPUT_n+l連接。所述第三下拉單元107用于在所述下拉節(jié)點(diǎn)F1D的電位控制下將所述上拉節(jié)點(diǎn)PU的電位下拉至低電平。所述第一下拉單元105用于在所述下拉節(jié)點(diǎn)H)的電位控制下將所述第一信號(hào)輸出端0UTPUT_n輸出的信號(hào)下拉至低電平。所述第二下拉單元106用于在所述下拉節(jié)點(diǎn)H)的電位控制下將所述第二信號(hào)輸出端OUTPUT_n+l輸出的信號(hào)下拉至低電平。所述移位寄存器中的所述下拉單元包括第一下拉單元105、第二下拉單元106以及第三下拉單元107，使得兩級(jí)柵輸出端共用一個(gè)雙向掃描預(yù)充電單元101、一個(gè)下拉控制單元102和一個(gè)下拉單元，減少工藝程序,降低生產(chǎn)成本,提高集成度。
[0036]圖2為圖1所示移位寄存器的一種具體結(jié)構(gòu)示意圖。如圖2所示，所述雙向掃描預(yù)充電單元101包括第五晶體管T5和第六晶體管T6。所述第五晶體管T5的第一極與所述第一電壓端VDS連接，所述第五晶體管T5的柵極與所述第一信號(hào)輸入端STV_n-l連接，所述第五晶體管T5的第二極與所述上拉節(jié)點(diǎn)連接。所述第六晶體管T6的第一極與所述上拉節(jié)點(diǎn)PU連接，所述第六晶體管T6的柵極與所述第二信號(hào)輸入端STV_n-2連接，所述第六晶體管T6的第二極與所述第二電壓端VSD連接。
[0037]本實(shí)施例中，所述下拉控制單元102包括第七晶體管T7、第八晶體管T8、第十晶體管TlO和第十一晶體管T11。所述第七晶體管T7的第一極與所述第一時(shí)鐘信號(hào)端CLKl連接，所述第七晶體管T7的柵極與所述第二電壓端VSD連接。所述第八晶體管T8的第一極與所述第四時(shí)鐘信號(hào)端CLK4連接，所述第八晶體管T8的柵極與所述第一電壓端VDS連接。所述第十晶體管TlO的第一極與高電平連接，所述第十晶體管TlO的柵極與所述第七晶體管T7和所述第八晶體管T8的第二極連接，所述第十晶體管TlO的第二極與所述下拉節(jié)點(diǎn)ro連接。所述第十一晶體管TII的第一極與所述下拉節(jié)點(diǎn)ro連接，所述第十一晶體管TII的柵極與所述上拉節(jié)點(diǎn)PU連接，所述第十一晶體管Tll的第二極與低電平連接?？蛇x的，所述第三下拉單元107包括第九晶體管T9，所述第九晶體管T9的第一極與所述上拉節(jié)點(diǎn)PU連接，所述第九晶體管T9的柵極與所述下拉節(jié)點(diǎn)ro連接，所述第九晶體管T9的第二極與低電平連接。
[0038]本實(shí)施例中，所述移位寄存器所述第一信號(hào)輸出端0UTPUT_n和第二信號(hào)輸出端0UTPUT_n+l共用一個(gè)雙向掃描預(yù)充電單元101、一個(gè)下拉控制單元102和一個(gè)下拉單元，減少了晶體管的使用數(shù)量，從而節(jié)省空間，有利于液晶顯示器產(chǎn)品的窄邊框化。
[0039]可選的，所述第一上拉單元103包括第一晶體管Tl和第一電容。所述第一晶體管Tl的第一極與所述第二時(shí)鐘信號(hào)端CLK2連接，所述第一晶體管Tl的柵極與所述上拉節(jié)點(diǎn)PU連接，所述第一晶體管Tl的第二極與所述第一信號(hào)輸出端0UTPUT_n連接。所述第一電容并聯(lián)于所述第一晶體管Tl的柵極與第二極之間。本實(shí)施例中，所述第一下拉單元105包括第二晶體管T2，所述第二晶體管T2的第一極與所述第一信號(hào)輸出端0UTPUT_n連接，所述第二晶體管T2的柵極與所述下拉節(jié)點(diǎn)H)連接，所述第二晶體管T2的第二極與低電平連接。
[0040]本實(shí)施例中，所述移位寄存器具有雙向掃描，直流下拉，4相時(shí)鐘信號(hào)的結(jié)構(gòu)與功能，其中，雙向掃描為小尺寸液晶顯示器的重要功能，4相時(shí)鐘信號(hào)的移位寄存器更適用于高分辨液晶顯示器中。
[0041]可選的，所述第二上拉單元104包括第三晶體管T3和第二電容。所述第三晶體管T3的第一極與所述第三時(shí)鐘信號(hào)端CLK3連接，所述第三晶體管T3的柵極與所述上拉節(jié)點(diǎn)PU連接，所述第三晶體管T3的第二極與所述第二信號(hào)輸出端0UTPUT_n+l連接。所述第二電容并聯(lián)于所述第三晶體管T3的柵極與第二極之間。本實(shí)施例中，所述第二下拉單元106包括第四晶體管T4，所述第四晶體管T4的第一極與所述第二信號(hào)輸出端0UTPUT_n+l連接，所述第四晶體管T4的柵極與所述下拉節(jié)點(diǎn)ro連接，所述第四晶體管T4的第二極與低電平連接。
[0042]所述第二晶體管T2、第四晶體管T4為輸出下拉晶體管，所述第九晶體管T9為上拉節(jié)點(diǎn)PU的下拉晶體管，所述第五晶體管T5和第六晶體管T6組成所述雙向掃描預(yù)充電單元101，所述第七晶體管T7至第十一晶體管Tll組成所述下拉控制單元102，所述下拉控制單元102在預(yù)充電和上拉階段關(guān)閉所述第九晶體管T9，在低電平保持階段，由時(shí)鐘信號(hào)CLKl和時(shí)鐘信號(hào)CLK4交替作用保持下拉節(jié)點(diǎn)H)為高電平，打開所述第九晶體管T9。
[0043]圖3為圖1所不移位寄存器的另一種具體結(jié)構(gòu)不意圖。如圖3所不,所述晶體管全部為N型晶體管或者P型晶體管。當(dāng)所述晶體管為P型晶體管時(shí)，所述移位寄存器的結(jié)構(gòu)與圖2所示移位寄存器的結(jié)構(gòu)相同，所述移位寄存器包括雙向掃描預(yù)充電單元201、下拉控制單元202、下拉單元、第一上拉單元203以及第二上拉單元204。所述下拉單元包括第一下拉單元205、第二下拉單元206以及第三下拉單元207，具體內(nèi)容可參照上述描述，此處不再贅述。
[0044]本實(shí)施例提供的移位寄存器中，所述雙向掃描預(yù)充電單兀分別與第一信號(hào)輸入端、第二信號(hào)輸入端、第一電壓端、第二電壓端以及上拉節(jié)點(diǎn)連接，所述下拉控制單元分別與第一電壓端、第二電壓端、第一時(shí)鐘信號(hào)端、第四時(shí)鐘信號(hào)端以及下拉節(jié)點(diǎn)連接，所述下拉單元分別與下拉節(jié)點(diǎn)、上拉節(jié)點(diǎn)、第一信號(hào)輸出端以及第二信號(hào)輸出端連接，所述第一上拉單元分別與上拉節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端以及第一信號(hào)輸出端連接，所述第二上拉單元分別與上拉節(jié)點(diǎn)、第三時(shí)鐘信號(hào)端以及第二信號(hào)輸出端連接，從而使得兩級(jí)柵輸出端共用一個(gè)雙向掃描預(yù)充電單元、一個(gè)下拉控制單元和一個(gè)下拉單元，減少工藝程序，降低生產(chǎn)成本，提聞集成度。
[0045]實(shí)施例二
[0046]圖4為本發(fā)明實(shí)施例二提供的一種移位寄存器的驅(qū)動(dòng)方法的流程圖。如圖4所示，所述移位寄存器包括實(shí)施例一提供的移位寄存器，第一電壓端為高電平，第二電壓端為低電平，所述驅(qū)動(dòng)方法包括:
[0047]步驟401、第一信號(hào)輸入端輸入高電平,第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入高電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平。
[0048]圖5為本發(fā)明實(shí)施例二提供的一種移位寄存器的工作時(shí)序圖。如圖5所示，當(dāng)?shù)谝浑妷憾薞DS為高電平VGH，第二電壓端VSD為低電平VGL時(shí)，所述移位寄存器為正向掃描狀態(tài)。
[0049]階段a為預(yù)充電階段:所述第一信號(hào)輸入端STV_n_l的起始信號(hào)為高電平，所述第五晶體管T5導(dǎo)通，所述第一電壓端VDS的高電平將上拉節(jié)點(diǎn)點(diǎn)充電為高點(diǎn)平。所述第七晶體管T7斷開，所述第八晶體管T8導(dǎo)通。所述CLK4為低電平，所述第十晶體管TlO斷開，所述第十一晶體管Tll的柵極連接上拉節(jié)點(diǎn)為高電平而導(dǎo)通，所述下拉節(jié)點(diǎn)H)被放電下拉至低電平，因而所述第九晶體管T9斷開，所述第二晶體管T2和第四晶體管T4斷開，不影響第一電容Cl和第二電容C2的電壓預(yù)充電至VGH-VGL。
[0050]步驟402、第一信號(hào)輸入端輸入低電平,第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入高電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平。
[0051]階段b為第一上拉階段:所述第一信號(hào)輸入端STV_n_l的起始信號(hào)為低電平，所述第五晶體管T5斷開。由于CLK4仍為低電平，所述第十晶體管T10仍斷開，所述上拉節(jié)點(diǎn)TO為高電平，所述第十一晶體管ΤΙ 1仍導(dǎo)通，所述下拉節(jié)點(diǎn)ro仍保持為低電平，所述第九晶體管T9、第二晶體管T2和第四晶體管T4仍然斷開，所述第一電容C1和第二電容C2的電壓仍保持VGH-VGL。CLK2由低電平變?yōu)楦唠娖剑龅谝痪w管T1的柵極被所述第一電容C1耦合至更高的電平2VGH-VGL，則所述第一晶體管T1輸出高電平到第一信號(hào)輸出端0UTPUT_η,由于CLK3為低電平，因此所述第二信號(hào)輸出端0UTPUT_n+l的輸出信號(hào)仍為低電平。
[0052]步驟403、第一信號(hào)輸入端輸入低電平,第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入高電平，第四時(shí)鐘信號(hào)端輸入低電平。
[0053]階段c為第二上拉階段:所述第一信號(hào)輸入端STV_n_l的起始信號(hào)為低電平，所述第五晶體管T5斷開。由于CLK4仍為低電平，所述第十晶體管T10仍斷開，所述上拉節(jié)點(diǎn)TO為高電平，因此所述第十一晶體管τι 1仍導(dǎo)通，所述下拉節(jié)點(diǎn)ro仍保持為低電平，所述第九晶體管T9、第二晶體管T2和第四晶體管T4仍然斷開，所述第一電容C1和第二電容C2的電壓保持VGH-VGL。CLK3由低電平變?yōu)楦唠娖絍GH，所述第三晶體管T3的柵極被所述第二電容C2耦合至更高的電平2VGH-VGL，因此所述第三晶體管T3輸出高電平到所述第二信號(hào)輸出端0UTPUT_n+l。由于CLK2由高電平變?yōu)榈碗娖剑虼怂龅谝恍盘?hào)輸出端0UTPUT_n的輸出信號(hào)為低電平。
[0054]步驟404、第一信號(hào)輸入端輸入低電平,第二信號(hào)輸入端輸入高電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入高電平。
[0055]階段d為復(fù)位階段:所述第二信號(hào)輸入端STV_n+2為高電平，所述第六晶體管T6導(dǎo)通，則所述上拉節(jié)點(diǎn)PU被下拉至低電平。所述第八晶體管T8導(dǎo)通，CLK4變?yōu)楦唠娖?，所述第十晶體管T10也導(dǎo)通，所述下拉節(jié)點(diǎn)ro變?yōu)楦唠娖?，所述第二晶體管T2和第四晶體管T4導(dǎo)通，所述第一信號(hào)輸出端0UTPUT_n和第二信號(hào)輸出端0UTPUT_n+l通過所述第二晶體管T2和第四晶體管T4下拉至低電平。所述第九晶體管T9導(dǎo)通，所述上拉節(jié)點(diǎn)TO通過所述第九晶體管T9下拉至低電平。因此，所述上拉節(jié)點(diǎn)PU、第一信號(hào)輸出端0UTPUT_n和第二信號(hào)輸出端0UTPUT_n+l都被下拉至低電平，從而實(shí)現(xiàn)所述移位寄存器的復(fù)位。
[0056]步驟405、第一信號(hào)輸入端輸入低電平,第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入高電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平。
[0057]階段e為直流下拉階段:所述第一信號(hào)輸入端STV_n_l和第二信號(hào)輸入端STV_n+2均為低電平，所述第五晶體管T5和第六晶體管T6斷開。所述第八晶體管T8導(dǎo)通，CLK4為低電平，所述第十晶體管T10斷開，因此所述下拉節(jié)點(diǎn)ro保持為高電平。在此階段，由所述第八晶體管T8，第十晶體管T10、第七晶體管T7和第十一晶體管T11維持所述下拉節(jié)點(diǎn)ro為高電平，因此所述第二晶體管T2、第四晶體管T4和第九晶體管T9持續(xù)導(dǎo)通，直流下拉所述第一信號(hào)輸出端0UTPUT_n、第二信號(hào)輸出端0UTPUT_n+l和上拉節(jié)點(diǎn)TO。
[0058]本發(fā)明提供的移位寄存器的驅(qū)動(dòng)方法中，所述雙向掃描預(yù)充電單元分別與第一信號(hào)輸入端、第二信號(hào)輸入端、第一電壓端、第二電壓端以及上拉節(jié)點(diǎn)連接，所述下拉控制單元分別與第一電壓端、第二電壓端、第一時(shí)鐘信號(hào)端、第四時(shí)鐘信號(hào)端以及下拉節(jié)點(diǎn)連接，所述下拉單元分別與下拉節(jié)點(diǎn)、上拉節(jié)點(diǎn)、第一信號(hào)輸出端以及第二信號(hào)輸出端連接，所述第一上拉單元分別與上拉節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端以及第一信號(hào)輸出端連接，所述第二上拉單元分別與上拉節(jié)點(diǎn)、第三時(shí)鐘信號(hào)端以及第二信號(hào)輸出端連接，從而使得兩級(jí)柵輸出端共用一個(gè)雙向掃描預(yù)充電單元、一個(gè)下拉控制單元和一個(gè)下拉單元，減少工藝程序，降低生產(chǎn)成本，提高集成度。
[0059]實(shí)施例三
[0060]圖6為本發(fā)明實(shí)施例三提供的一種移位寄存器的驅(qū)動(dòng)方法的流程圖。如圖6所示，所述移位寄存器包括實(shí)施例一提供的移位寄存器，第一電壓端為低電平，第二電壓端為高電平，所述驅(qū)動(dòng)方法包括:
[0061]步驟601、第一信號(hào)輸入端輸入低電平,第二信號(hào)輸入端輸入高電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入高電平。
[0062]圖7為本發(fā)明實(shí)施例三提供的一種移位寄存器的工作時(shí)序圖。如圖7所示，當(dāng)?shù)谝浑妷憾藶榈碗娖?，第二電壓端為高電平時(shí)，所述移位寄存器為反向掃描狀態(tài)
[0063]階段a，為預(yù)充電階段:所述第二信號(hào)輸入端STV_n+2的起始信號(hào)為高電平，所述第六晶體管T6導(dǎo)通，所述第二電壓端VSD的高電平將所述上拉節(jié)點(diǎn)PU充電為高電平，所述第八晶體管T8斷開，所述第七晶體管T7導(dǎo)通，CLK1為低電平，則所述第十晶體管T10斷開。所述第十一晶體管T11的柵極連接的上拉節(jié)點(diǎn)TO為高電平，因此所述第十一晶體管T11導(dǎo)通，所述下拉節(jié)點(diǎn)ro被放電下拉至低電平，所述第九晶體管T9斷開。因此，所述第二晶體管T2和第四晶體管T4斷開，從而不影響所述第一電容C1和第二電容C2的電壓預(yù)充電至VGH-VGLo
[0064]步驟602、第一信號(hào)輸入端輸入低電平,第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入高電平，第四時(shí)鐘信號(hào)端輸入低電平。
[0065]階段b，為第一上拉階段:所述第二信號(hào)輸入端STV_n+2的起始信號(hào)為低電平，所述第六晶體管T6斷開。由于CLK1為低電平，所以第十晶體管T10斷開，所述上拉節(jié)點(diǎn)TO為高電平，所述第十一晶體管T11仍導(dǎo)通，所述下拉節(jié)點(diǎn)ro仍保持為低電平，因此所述第九晶體管T9、第二晶體管T2和第四晶體管T4仍然斷開，所述第一電容C1和第二電容C2的電壓保持VGH-VGL。CLK3由低電平變?yōu)楦唠娖?，所述第三晶體管T3的柵極被所述第二電容C2耦合至更高的電平2VGH-VGL，因此所述第三晶體管T3輸出高電平到第二信號(hào)輸出端0UTPUT_n+lo由于CLK2為低電平，因此所述第一信號(hào)輸出端0UTPUT_n的輸出信號(hào)仍為低電平。
[0066]步驟603、第一信號(hào)輸入端輸入低電平,第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入高電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平。
[0067]階段c，為第二上拉階段:所述第二信號(hào)輸入端STV_n+2的起始信號(hào)為低電平，所述第六晶體管T6斷開。由于CLK1為低電平，因此所述第十晶體管T10斷開，所述上拉節(jié)點(diǎn)PU為高電平，所述第十一晶體管T11仍導(dǎo)通，所述下拉節(jié)點(diǎn)ro仍保持為低電平，因此所述第九晶體管T9、第二晶體管T2和第四晶體管T4仍然斷開，所述第一電容C1和第二電容C2的電壓保持VGH-VGL。CLK2由低電平變?yōu)楦唠娖?，則所述第一晶體管T1的柵極被所述第一電容C1耦合至更高的電平2VGH-VGL，因此所述第一晶體管T1輸出高電平到第一信號(hào)輸出端OUTPUT_n。由于CLK3由高電平變?yōu)榈碗娖?，因此所述第二信?hào)輸出端OUTPUT_n+l的輸出信號(hào)仍為低電平。
[0068]步驟604、第一信號(hào)輸入端輸入高電平,第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入高電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平。
[0069]階段d，為復(fù)位階段:所述第一信號(hào)輸入端STV_n_l為高電平，所述第五晶體管T5導(dǎo)通，則所述上拉節(jié)點(diǎn)PU被下拉至低電平，所述第十一晶體管T11斷開。CLK1變?yōu)楦唠娖剑龅谄呔w管T7導(dǎo)通，所述第十晶體管T10也導(dǎo)通，因此所述下拉節(jié)點(diǎn)ro變?yōu)楦唠娖?，則所述第九晶體管T9導(dǎo)通，所述上拉節(jié)點(diǎn)ro被所述第九晶體管T9下拉至低電平，所述第二晶體管T2和第三晶體管T3也導(dǎo)通，所述第一信號(hào)輸出端0UTPUT_n和第二信號(hào)輸出端0UTPUT_n+l通過所述第二晶體管T2和第四晶體管T4下拉至低電平。最終所述第一信號(hào)輸出端0UTPUT_n、第二信號(hào)輸出端0UTPUT_n+l和上拉節(jié)點(diǎn)TO都被下拉至低電平，從而實(shí)現(xiàn)所述移位寄存器的復(fù)位。
[0070]步驟605、第一信號(hào)輸入端輸入低電平,第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入高電平。
[0071]階段e，為直流下拉階段:所述第一信號(hào)輸入端STV_n_l和第二信號(hào)輸入端STV_n+2均為低電平VGL，所述第五晶體管T5和第六晶體管T6斷開。所述第七晶體管T7導(dǎo)通，CLK1為低電平，所述第十晶體管T10斷開，因此所述下拉節(jié)點(diǎn)ro保持為高電平。在此階段，所述第八晶體管T8，第十晶體管T10、第七晶體管T7和第十一晶體管T11維持所述下拉節(jié)點(diǎn)ro為高電平，則所述第二晶體管T2、第四晶體管T4和第九晶體管T9持續(xù)導(dǎo)通，直流下拉所述第一信號(hào)輸出端0UTPUT_n、第二信號(hào)輸出端0UTPUT_n+l和上拉節(jié)點(diǎn)TO。
[0072]本發(fā)明提供的移位寄存器的驅(qū)動(dòng)方法中，所述雙向掃描預(yù)充電單元分別與第一信號(hào)輸入端、第二信號(hào)輸入端、第一電壓端、第二電壓端以及上拉節(jié)點(diǎn)連接，所述下拉控制單元分別與第一電壓端、第二電壓端、第一時(shí)鐘信號(hào)端、第四時(shí)鐘信號(hào)端以及下拉節(jié)點(diǎn)連接，所述下拉單元分別與下拉節(jié)點(diǎn)、上拉節(jié)點(diǎn)、第一信號(hào)輸出端以及第二信號(hào)輸出端連接，所述第一上拉單元分別與上拉節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端以及第一信號(hào)輸出端連接，所述第二上拉單元分別與上拉節(jié)點(diǎn)、第三時(shí)鐘信號(hào)端以及第二信號(hào)輸出端連接，從而使得兩級(jí)柵輸出端共用一個(gè)雙向掃描預(yù)充電單元、一個(gè)下拉控制單元和一個(gè)下拉單元，減少工藝程序，降低生產(chǎn)成本，提高集成度。
[0073]實(shí)施例四
[0074]本發(fā)明還提供一種驅(qū)動(dòng)電路，包括多級(jí)實(shí)施例一提供的移位寄存器。除第一級(jí)移位寄存器之外，其余所述移位寄存器的第一信號(hào)輸入端與上一級(jí)移位寄存器的第一信號(hào)輸出端連接，所述移位寄存器的第二信號(hào)輸入端與上一級(jí)移位寄存器的第二信號(hào)輸出端連接。除最后一級(jí)移位寄存器之外，其余所述移位寄存器的第一信號(hào)輸出端與下一級(jí)移位寄存器的第一信號(hào)輸入端連接，所述移位寄存器的第二信號(hào)輸出端與下一級(jí)移位寄存器的第二信號(hào)輸入端連接。
[0075]圖8為本發(fā)明實(shí)施例四提供的一種驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖。如圖8所示，STV為驅(qū)動(dòng)電路的起始信號(hào)。正向掃描時(shí)，上一級(jí)移位寄存器的第二信號(hào)輸出端的輸出信號(hào)為下一級(jí)移位寄存器的起始信號(hào)，下一級(jí)移位寄存器的第一信號(hào)輸出端的輸出信號(hào)為上一級(jí)移位寄存器的復(fù)位信號(hào)。反向掃描時(shí)，下一級(jí)移位寄存器的第二信號(hào)輸出端的輸出信號(hào)為上一級(jí)移位寄存器的起始信號(hào)，上一級(jí)移位寄存器的第一信號(hào)輸出端的輸出信號(hào)為下一級(jí)移位寄存器的復(fù)位信號(hào)。
[0076]圖9為圖8所示驅(qū)動(dòng)電路的正向掃描的工作時(shí)序圖。如圖9所示，VDS為高電平，VSD為低電平，輸入STV信號(hào)后，所述驅(qū)動(dòng)電路從上往下逐級(jí)掃描。圖10為圖8所示驅(qū)動(dòng)電路的反向掃描的工作時(shí)序圖。如圖10所示，VSD為高電平，VDS為低電平，輸入STV信號(hào)后，所述驅(qū)動(dòng)電路從下往上逐級(jí)掃描。
[0077]本實(shí)施例提供的驅(qū)動(dòng)電路包括實(shí)施例一提供的移位寄存器，所述移位寄存器采用實(shí)施例二或?qū)嵤├峁┑尿?qū)動(dòng)方法，具體內(nèi)容可參照上述實(shí)施例一、實(shí)施例二或?qū)嵤├械拿枋觯颂幉辉儋樖觥?br> [0078]本發(fā)明提供的驅(qū)動(dòng)電路中，所述雙向掃描預(yù)充電單元分別與第一信號(hào)輸入端、第二信號(hào)輸入端、第一電壓端、第二電壓端以及上拉節(jié)點(diǎn)連接，所述下拉控制單元分別與第一電壓端、第二電壓端、第一時(shí)鐘信號(hào)端、第四時(shí)鐘信號(hào)端以及下拉節(jié)點(diǎn)連接，所述下拉單元分別與下拉節(jié)點(diǎn)、上拉節(jié)點(diǎn)、第一信號(hào)輸出端以及第二信號(hào)輸出端連接，所述第一上拉單元分別與上拉節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端以及第一信號(hào)輸出端連接，所述第二上拉單元分別與上拉節(jié)點(diǎn)、第三時(shí)鐘信號(hào)端以及第二信號(hào)輸出端連接，從而使得兩級(jí)柵輸出端共用一個(gè)雙向掃描預(yù)充電單元、一個(gè)下拉控制單元和一個(gè)下拉單元，減少工藝程序，降低生產(chǎn)成本，提高集成度。
[0079]實(shí)施例五
[0080]本發(fā)明還提供一種顯示裝置，包括實(shí)施例四提供的驅(qū)動(dòng)電路，具體內(nèi)容可參照上述實(shí)施例四中的描述，此處不再贅述。
[0081]本發(fā)明提供的顯示裝置中，所述雙向掃描預(yù)充電單元分別與第一信號(hào)輸入端、第二信號(hào)輸入端、第一電壓端、第二電壓端以及上拉節(jié)點(diǎn)連接，所述下拉控制單元分別與第一電壓端、第二電壓端、第一時(shí)鐘信號(hào)端、第四時(shí)鐘信號(hào)端以及下拉節(jié)點(diǎn)連接，所述下拉單元分別與下拉節(jié)點(diǎn)、上拉節(jié)點(diǎn)、第一信號(hào)輸出端以及第二信號(hào)輸出端連接，所述第一上拉單元分別與上拉節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端以及第一信號(hào)輸出端連接，所述第二上拉單元分別與上拉節(jié)點(diǎn)、第三時(shí)鐘信號(hào)端以及第二信號(hào)輸出端連接，從而使得兩級(jí)柵輸出端共用一個(gè)雙向掃描預(yù)充電單元、一個(gè)下拉控制單元和一個(gè)下拉單元，減少工藝程序，降低生產(chǎn)成本，提高集成度。
[0082]可以理解的是，以上實(shí)施方式僅僅是為了說明本發(fā)明的原理而采用的示例性實(shí)施方式，然而本發(fā)明并不局限于此。對(duì)于本領(lǐng)域內(nèi)的普通技術(shù)人員而言，在不脫離本發(fā)明的精神和實(shí)質(zhì)的情況下，可以做出各種變型和改進(jìn)，這些變型和改進(jìn)也視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種移位寄存器，其特征在于，包括: 雙向掃描預(yù)充電單兀，分別與第一信號(hào)輸入端、第二信號(hào)輸入端、第一電壓端、第二電壓端以及上拉節(jié)點(diǎn)連接，用于根據(jù)所述第一信號(hào)輸入端和所述第二信號(hào)輸入端輸入的信號(hào)控制所述上拉節(jié)點(diǎn)的電位； 下拉控制單元，分別與第一電壓端、第二電壓端、第一時(shí)鐘信號(hào)端、第四時(shí)鐘信號(hào)端以及下拉節(jié)點(diǎn)連接，用于根據(jù)所述第一時(shí)鐘信號(hào)端和所述第四時(shí)鐘信號(hào)端輸入的信號(hào)控制所述下拉節(jié)點(diǎn)的電位； 下拉單元，分別與下拉節(jié)點(diǎn)、上拉節(jié)點(diǎn)、第一信號(hào)輸出端以及第二信號(hào)輸出端連接，用于在所述下拉節(jié)點(diǎn)的電位控制下將所述上拉節(jié)點(diǎn)的電位、第一信號(hào)輸出端輸出的信號(hào)以及第二信號(hào)輸出端輸出的信號(hào)下拉至低電平； 第一上拉單元，分別與上拉節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端以及第一信號(hào)輸出端連接，用于在所述上拉節(jié)點(diǎn)的電位控制下通過所述第一信號(hào)輸出端輸出所述第二時(shí)鐘信號(hào)端輸入的信號(hào); 第二上拉單元，分別與上拉節(jié)點(diǎn)、第三時(shí)鐘信號(hào)端以及第二信號(hào)輸出端連接，用于在所述上拉節(jié)點(diǎn)的電位控制下通過所述第二信號(hào)輸出端輸出所述第三時(shí)鐘信號(hào)端輸入的信號(hào)。
2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述下拉單元包括第一下拉單元、第二下拉單元以及第三下拉單元； 所述第三下拉單元分別與所述上拉節(jié)點(diǎn)和所述下拉節(jié)點(diǎn)連接，所述第一下拉單元分別與所述下拉節(jié)點(diǎn)和所述第一信號(hào)輸出端連接，所述第二下拉單元分別與所述下拉節(jié)點(diǎn)和所述第二信號(hào)輸出端連接； 所述第三下拉單元用于在所述下拉節(jié)點(diǎn)的電位控制下將所述上拉節(jié)點(diǎn)的電位下拉至低電平；所述第一下拉單元用于在所述下拉節(jié)點(diǎn)的電位控制下將所述第一信號(hào)輸出端輸出的信號(hào)下拉至低電平；所述第二下拉單元用于在所述下拉節(jié)點(diǎn)的電位控制下將所述第二信號(hào)輸出端輸出的信號(hào)下拉至低電平。
3.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述雙向掃描預(yù)充電單元包括第五晶體管和第六晶體管； 所述第五晶體管的第一極與所述第一電壓端連接，所述第五晶體管的柵極與所述第一信號(hào)輸入端連接，所述第五晶體管的第二極與所述上拉節(jié)點(diǎn)連接； 所述第六晶體管的第一極與所述上拉節(jié)點(diǎn)連接，所述第六晶體管的柵極與所述第二信號(hào)輸入端連接，所述第六晶體管的第二極與所述第二電壓端連接。
4.根據(jù)權(quán)利要求3所述的移位寄存器，其特征在于，所述下拉控制單元包括第七晶體管、第八晶體管、第十晶體管和第十一晶體管； 所述第七晶體管的第一極與所述第一時(shí)鐘信號(hào)端連接，所述第七晶體管的柵極與所述第二電壓端連接； 所述第八晶體管的第一極與所述第四時(shí)鐘信號(hào)端連接，所述第八晶體管的柵極與所述第一電壓端連接； 所述第十晶體管的第一極與高電平連接，所述第十晶體管的柵極與所述第七晶體管和所述第八晶體管的第二極連接，所述第十晶體管的第二極與所述下拉節(jié)點(diǎn)連接； 所述第十一晶體管的第一極與所述下拉節(jié)點(diǎn)連接，所述第十一晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第十一晶體管的第二極與低電平連接。
5.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，所述第三下拉單元包括第九晶體管，所述第九晶體管的第一極與所述上拉節(jié)點(diǎn)連接，所述第九晶體管的柵極與所述下拉節(jié)點(diǎn)連接，所述第九晶體管的第二極與低電平連接。
6.根據(jù)權(quán)利要求5所述的移位寄存器，其特征在于，所述第一上拉單元包括第一晶體管和第一電容； 所述第一晶體管的第一極與所述第二時(shí)鐘信號(hào)端連接，所述第一晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第一晶體管的第二極與所述第一信號(hào)輸出端連接； 所述第一電容并聯(lián)于所述第一晶體管的柵極與第二極之間。
7.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述第一下拉單元包括第二晶體管，所述第二晶體管的第一極與所述第一信號(hào)輸出端連接，所述第二晶體管的柵極與所述下拉節(jié)點(diǎn)連接，所述第二晶體管的第二極與低電平連接。
8.根據(jù)權(quán)利要求7所述的移位寄存器，其特征在于，所述第二上拉單元包括第三晶體管和第二電容； 所述第三晶體管的第一極與所述第三時(shí)鐘信號(hào)端連接，所述第三晶體管的柵極與所述上拉節(jié)點(diǎn)連接，所述第三晶體管的第二極與所述第二信號(hào)輸出端連接； 所述第二電容并聯(lián)于所述第三晶體管的柵極與第二極之間。
9.根據(jù)權(quán)利要求8所述的移位寄存器，其特征在于，所述第二下拉單元包括第四晶體管，所述第四晶體管的第一極與所述第二信號(hào)輸出端連接，所述第四晶體管的柵極與所述下拉節(jié)點(diǎn)連接，所述第四晶體管的第二極與低電平連接。
10.根據(jù)權(quán)利要求9所述的移位寄存器，其特征在于，所述移位寄存器中的晶體管全部為N型晶體管或者P型晶體管。
11.一種移位寄存器的驅(qū)動(dòng)方法，其特征在于，所述移位寄存器包括權(quán)利要求1-10任一所述的移位寄存器， 其中，第一電壓端為高電平，第二電壓端為低電平，所述驅(qū)動(dòng)方法包括: 第一信號(hào)輸入端輸入高電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入高電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平; 第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入高電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平; 第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入高電平，第四時(shí)鐘信號(hào)端輸入低電平; 第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入高電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入高電平; 第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入高電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平； 或者，第一電壓端為低電平，第二電壓端為高電平，所述驅(qū)動(dòng)方法包括: 第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入高電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入高電平; 第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入高電平，第四時(shí)鐘信號(hào)端輸入低電平; 第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入高電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平; 第一信號(hào)輸入端輸入高電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入高電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入低電平; 第一信號(hào)輸入端輸入低電平，第二信號(hào)輸入端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平，第三時(shí)鐘信號(hào)端輸入低電平，第四時(shí)鐘信號(hào)端輸入高電平。
12.—種驅(qū)動(dòng)電路，其特征在于，包括多級(jí)權(quán)利要求1-10任一所述的移位寄存器； 除第一級(jí)移位寄存器之外，其余所述移位寄存器的第一信號(hào)輸入端與上一級(jí)移位寄存器的第一信號(hào)輸出端連接，所述移位寄存器的第二信號(hào)輸入端與上一級(jí)移位寄存器的第二信號(hào)輸出端連接； 除最后一級(jí)移位寄存器之外，其余所述移位寄存器的第一信號(hào)輸出端與下一級(jí)移位寄存器的第一信號(hào)輸入端連接，所述移位寄存器的第二信號(hào)輸出端與下一級(jí)移位寄存器的第二信號(hào)輸入端連接。
13.—種顯示裝置，其特征在于，包括權(quán)利要求12所述的驅(qū)動(dòng)電路。
【文檔編號(hào)】G11C19/28GK104299583SQ201410504408
【公開日】2015年1月21日 申請(qǐng)日期:2014年9月26日 優(yōu)先權(quán)日:2014年9月26日
【發(fā)明者】鄧銀, 譚文 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 成都京東方光電科技有限公司