一種區(qū)間匹配cam單元電路及其組成的rcam存儲器的制造方法
【專利摘要】本發(fā)明涉及集成電路制造【技術(shù)領(lǐng)域】，一種區(qū)間匹配CAM單元電路及其組成的RCAM存儲器，所述高電壓擺幅大于區(qū)間匹配單元GERMC電路中，第五NMOS管MN5與第一PMOS管MP1互補(bǔ)組合，MP1柵極與D#端相連，源極與第三輸入SL相連，第六NMOS管MN6與第二PMOS管MP2互補(bǔ)組合，MP2柵極與D端相連，源極與第四輸入SL#相連，兩個相互串聯(lián)組合管之間連接的節(jié)點(diǎn)處均與第一、第二NMOS管MN1、MN2的柵極相連，第三NMOS管MN3的漏極與第二輸入GE?path相連，其柵極與D#端相連。本發(fā)明引入兩個PMOS管將傳輸管MN5與MN6變成傳輸門，提高了P點(diǎn)電壓擺幅，可以達(dá)到電源電壓VDD，使等于鏈與大于鏈的信號傳輸速度增加，電路速度變快，同時也提高了單元電路的魯棒性，提高了抗噪聲能力。
【專利說明】—種區(qū)間匹配CAM單元電路及其組成的RCAM存儲器
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及集成電路制造【技術(shù)領(lǐng)域】，更具體地說，涉及一種區(qū)間匹配CAM( ContentAddressable Memory,按內(nèi)容尋址存儲器)單元電路及其組成的RCAM (Range ContentAddressable Memory,區(qū)間匹配按內(nèi)容尋址存儲器)存儲器。
【背景技術(shù)】
[0002]隨著互聯(lián)網(wǎng)技術(shù)的突飛猛進(jìn)，網(wǎng)絡(luò)流量持續(xù)增大，網(wǎng)絡(luò)速度不斷提高，這就要求互聯(lián)網(wǎng)硬件設(shè)備不斷更新來滿足網(wǎng)絡(luò)高速發(fā)展的需要。對于一個IPV4數(shù)據(jù)包，端口查找操作通常采用RCAM電路來完成，這就對RCAM電路速度與功耗等性能提出了更高的要求。高性能RCAM電路的設(shè)計對高速網(wǎng)絡(luò)的支持具有重要的意義。國內(nèi)外對RCAM的研究已經(jīng)很早展開，相關(guān)研究見文獻(xiàn)綜述部分:
[0003]【1】SPITZNAGEL，E.，TAYL0R，D.,AND TURNER, J.2003.Packet classificationusing extended TCAMs.1n Proceedings of the IEEE International Conference onNetwork Protocol, 120-131.[0004]提出了 extended TCAM概念，設(shè)計了一種區(qū)間檢測電路單元。但是此單元是靜態(tài)結(jié)構(gòu)并且每個單元需要32個晶體管，電路性能有限。
[0005]【2】KIM, Y.-D.，AHN, H.-S.，PARK, J.-Y.，AND JE0NG, D.-K.2006.AStorage-andPower-Efficient Range-Matching TCAM for Packet Classification.1n Proceedings ofthe ISSCC Dig.Tech.Paper，168-169.[0006]提出了新型的區(qū)間匹配單元，可以有效地解決TCAM進(jìn)行去檢查找操作引起的存儲效率低的問題，但是由于依然是靜態(tài)的存儲結(jié)構(gòu)，電路速度慢。
[0007]【3】SHARMA，M.，THUUMMALAPALLY,D.R.，AND DHANARAJ, T.2004.Range check celland a method for the use thereof.US Patent6，766，317.[0008]【4】PEREIRA，J.P.2006.Content Addressable Memory with Range CompareFunction.US Patent7，035，968.[0009]【3】與【4】分別提出了動態(tài)的區(qū)間匹配結(jié)構(gòu)，區(qū)間匹配單元管子數(shù)量少，電路簡潔。但是電路匹配線工作在串行模式下，電路的關(guān)鍵路徑很長導(dǎo)致了電路速度慢。
[0010]【5】KIM,Y.-D.，AHN, H.-S.，PARK, J.-Y.，AND YEN, C.2008.AHigh-SpeedRange-Matching TCAM for Storage-Efficient Packet Classification.1EEETransaction on Circuit and Systems-1, 56, 6, 1221-1230.,
[0011]本文提出了靜態(tài)與動態(tài)的區(qū)間匹配單元，并且針對性能較好的動態(tài)區(qū)間匹配單元，設(shè)計了一種PDML匹配線電路結(jié)構(gòu)，電路所用管子數(shù)量更少并且PDML可以使得后級電路預(yù)放電使得電路求值速度加快。但是匹配線沒有解決優(yōu)先級問題并且依然是串行工作模式，所以此種電路匹配線功耗很大，關(guān)鍵路徑也很長導(dǎo)致電路速度受限。
[0012]【6】ZHANG,J.-ff.，YU, M.-Y.，LIU, B.-D.，AND HUANG, X.-F.2009.AHigh-Speed andEDP-Efficient Range-Matching Scheme for Packet Classification.1EEE Transactionon Circuit and System-1Ij 56, 9, 729-733.[0013]本文根據(jù)數(shù)據(jù)大小關(guān)系創(chuàng)新的設(shè)計出了等于鏈與大于鏈分開的匹配線電路結(jié)構(gòu)，并相應(yīng)的提出了區(qū)間匹配單元。兩鏈分開的電路結(jié)構(gòu)可以方便的解決電路優(yōu)先級問題，降低后級電路翻轉(zhuǎn)速率，同時利用虛地效應(yīng)提高電路的求值速度。但是由于單元內(nèi)部反相器存在漏電以及電路依然工作在串行模式下，這導(dǎo)致電路的功耗較大以及速度受限。
[0014]【7】張建偉，吳國強(qiáng)，吳志剛，沙建軍，2011。具有區(qū)間匹配功能的CAM存儲單元、字電路及存儲器。實(shí)用新型專利，201120190934
[0015]本文提出了一種低漏電的RCAM匹配單元以及改進(jìn)的雙PF-CDPD(Pseudo-Footless Clock-and-Data Precharged Dynamic gate,虛地的時鐘數(shù)據(jù)預(yù)充電動態(tài)門電路)匹配鏈的結(jié)構(gòu)。電路顯著的減小了匹配單元存在的泄漏電流的問題，但是匹配單元內(nèi)部節(jié)點(diǎn)由于存在閾值電壓大小的壓降導(dǎo)致電路抗噪聲能力不佳，同時由于求值時采用串聯(lián)工作的模式，電路速度受限。

【發(fā)明內(nèi)容】

[0016]為了克服已有技術(shù)存在的不足，本發(fā)明目的是提供一種區(qū)間匹配CAM單元電路及其組成的RCAM存儲器。通過改進(jìn)目前最新的區(qū)間匹配CAM單元電路，簡寫為區(qū)間匹配單元(Range Matching Cell,RMC),提出了一種新型的級聯(lián)RMC單元電路與動靜結(jié)合的匹配線結(jié)構(gòu)，新的電路可以有效的提高電路的抗噪聲能力，同時提高速度，兼顧功耗開銷。
[0017]為了實(shí)現(xiàn)上述發(fā)明目的，解決已有技術(shù)中存在的問題，本發(fā)明采取的技術(shù)方案是:一種區(qū)間匹配CAM單元電路，選自大于區(qū)間匹配單元GERMC電路、小于區(qū)間匹配單元LERMC電路、高電壓擺幅大于區(qū)間匹配單元GERMC電路或高電壓擺幅小于區(qū)間匹配單元LERMC電路中的一種，在上述電路中，兩個頭尾相連的反相器作為數(shù)據(jù)存儲單元的一端稱為D端，另一端稱為m端，所述D#端是D端的邏輯非。
`[0018]所述大于區(qū)間匹配單元GERMC電路中的第三NMOS管麗3的漏極與第二輸入GEpath相連，其柵極與D#端相連，所述第三NMOS管MN3的源極與第四NMOS管MN4的漏極相連，其源極接地，柵極與第三輸入SL相連。
[0019]所述小于區(qū)間匹配單元LERMC電路中的第三NMOS管麗3的漏極與第二輸入GEpath相連，其柵極與D端相連，所述第三NMOS管MN3的源極與第四NMOS管MN4的漏極相連，其源極接地，柵極與第四輸入SL#相連，所述SL#是SL的邏輯非。
[0020]所述高電壓擺幅大于區(qū)間匹配單元GERMC電路中，第五NMOS管麗5與第一 PMOS管MPl互補(bǔ)組合，第一 PMOS管MPl柵極與D#端相連，源極與第三輸入SL相連，第六NMOS管MN6與第二 PMOS管MP2互補(bǔ)組合，第二 PMOS管MP2柵極與D端相連，源極與第四輸入SL#相連，兩個相互串聯(lián)組合管之間連接的節(jié)點(diǎn)處均與第一 NMOS管麗I和第二 NMOS管麗2的柵極相連，第三NMOS管麗3的漏極與第二輸入GE path相連，其柵極與D#端相連，所述第三NMOS管MN3的源極與第四NMOS管MN4的漏極相連，其源極接地，柵極與第三輸入SL相連。
[0021 ] 所述高電壓擺幅小于區(qū)間匹配單元LERMC電路中，第五NMOS管麗5與第一 PMOS管MPl互補(bǔ)組合，第一 PMOS管MPl柵極與D#端相連，源極與第三輸入SL相連，第六NMOS管MN6與第二 PMOS管MP2互補(bǔ)組合，第二 PMOS管MP2柵極與D端相連，源極與第四輸入SL#相連，兩個相互串聯(lián)組合管之間連接的節(jié)點(diǎn)處均與第一 NMOS管麗I和第二 NMOS管麗2的柵極相連，第三NMOS管MN3的漏極與第二輸入GE path相連，其柵極與D端相連，所述第三NMOS管MN3的源極與第四NMOS管MN4的漏極相連，所述第四NMOS管MN4的源極接地，柵極與第四輸入SL#相連。
[0022]一種區(qū)間匹配CAM單元電路組成的RCAM存儲器，包括第一級級聯(lián)的RMC單元電路100、n個后級級聯(lián)的RMC單元電路101及結(jié)果處理單元電路102，其中，后級級聯(lián)級數(shù)n=l、
2、3…正整數(shù)。所述第一級級聯(lián)的RMC單元電路100包括等于鏈EQ_Chain電路200、大于鏈GE_Chain電路201，m個電路204和一個電路205，其中，電路204級聯(lián)級數(shù)m=l、2、3…正整數(shù)。所述后級級聯(lián)的RMC單元電路101包括等于鏈EQ_Chain電路202，大于鏈GE_Chain電路203，m個電路204和一個電路205，其中，電路204級聯(lián)級數(shù)m=l、2、3...正整數(shù)。所述第一級級聯(lián)的RMC單元電路100中的等于鏈EQ_Chain電路200的輸出EQ_G3分別與第二級電路101中的等于鏈EQ_Chain電路202的evl端及大于鏈GE_Chain電路203的evl端連接，所述第二級電路101中的等于鏈EQ_Chain電路202的輸出EQ_G2分別與第三級電路101中的等于鏈EQ_Chain電路202的evl端及大于鏈GE_Chain電路203的evl端連接，依次類推下去，末級電路101中的等于鏈EQ_Chain電路202的輸出EQ_G0分別與結(jié)果處理單元電路102中的第一 PMOS管MPl及第五NMOS管麗5的柵極連接，所述第一級級聯(lián)的RMC單元電路100中的大于鏈GE_Chain電路201的GE_G3分別與結(jié)果處理單元電路102中的第五PMOS管MP5及第四NMOS管MN4的柵極連接，所述第二級電路101中的大于鏈GE_Chain電路203的GE_G2分別與結(jié)果處理單元電路102中的第四PMOS管MP4的柵極及第三NMOS管麗3的柵極連接…，所述末級電路101中的大于鏈GE_Chain電路203的GE_G0分別與結(jié)果處理單元電路102中的第二 PMOS管MP2的柵極及第一 NMOS管麗I的柵極連接。
[0023]所述電路204選自大于區(qū)間匹配單元GERMC電路、小于區(qū)間匹配單元LERMC電路、高電壓擺幅大于區(qū)間匹配單元GERMC電路或高電壓擺幅小于區(qū)間匹配單元LERMC電路中的一種，所述電路205選自與電路204相同的一種，同時將電路中的第二個NMOS管麗2去掉，將第一個NMOS管MNl的源極接地。
[0024]所述等于鏈EQ_Chain電路200，包括PMOS管MP0...MPm-1、MPm及反相器INVl以及所有級聯(lián)的204與205中的第一 NMOS管MNl，其中，所有PMOS管MP0...MPm-1、MPm的源極接電源電壓，其漏極連接后再與反相器INVl輸入端相連，所述PMOS管MPm的柵極連接第一級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm。PMOS管MPm-1的柵極連接第二級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm-1……PMOS管MPl的柵極連接第m級電路204中的第五NMOS管麗5的源極與第六NMOS管MN6的源極連接點(diǎn)Pl。PMOS管MPO的柵極連接第m+1級電路205中的第五NMOS管麗5的源極與第六NMOS管MN6的源極連接點(diǎn)PO。反相器INVl的輸出端與信號EO相連。反相器INVl輸入端同時連接級聯(lián)第一級電路204的第一 NMOS管麗I的漏極，級聯(lián)第一級電路204的第一 NMOS管麗I的源極連接級聯(lián)第二級電路204的第一 NMOS管麗I的漏極……，以此類推。電路205中的第一 NMOS管MNl源極接地，其漏極連接上一級電路204的第一 NMOS管MNl的源極。
[0025]所述大于鏈GE_Chain 電路 201，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl 及麗2，以及所有級聯(lián)的204中的第二 NMOS管麗2，第三匪OS管麗3，第四NMOS管MN4以及級聯(lián)的205中的第三NMOS管MN3，第四NMOS管MN4。其中，PMOS管MPm+1的源極接電源電壓，柵極與信號OPEQ相連，其漏極與PMOS管MPm+2及MPm+3的源極相連，NMOS管MNl的漏極與PMOS管MPm+2的漏極連接后再與信號GO相連，NMOS管MNl的源極接地。PMOS管MPm+2的柵極與NMOS管MNl的柵極相連，PMOS管MPm+3的漏極與NMOS管MN2的漏極連接后再與PMOS管MPm+2及NMOS管MNl的柵極相連，PMOS管MPm+3的柵極與NMOS管MN2的柵極相連，同時連接elk信號，NMOS管麗2的源極連接級聯(lián)第一級電路204的第二 NMOS管麗2的漏極，其源極連接級聯(lián)第二級電路204的第二 NMOS管MN2的漏極……，以此類推。電路205中第三NMOS管MN3漏極連接上一級電路204的第二 NMOS管MN2的源極。
[0026]所述等于鏈EQ_Chain 電路 202，包括 PMOS 管 MP0...MPm-Ι、MPm、MPevl，反相器 INVl及第三NMOS管MN3以及所有級聯(lián)的204與205中的第一 NMOS管MNl，其中，所有PMOS管的源極接電源電壓，漏極連接后再與反相器INVl的輸入端及第三NMOS管MN3的漏極連接節(jié)點(diǎn)處相連，反相器INVl的輸出端與信號EO相連，所述PMOS管Mpevl的柵極與信號evl相連。所述PMOS管MPm的 柵極連接第一級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm。PMOS管MPm-1的柵極連接第二級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm-1……PMOS管MPl的柵極連接第m級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pl。PMOS管MPO的柵極連接第m+1級電路205中的第五NMOS管麗5的源極與第六NMOS管MN6的源極連接點(diǎn)PO。所述第三NMOS管麗3的柵極與信號evl相連。第三NMOS管麗3的源極連接級聯(lián)第一級電路204的第一 NMOS管麗I的漏極，級聯(lián)第一級電路204的第一 NMOS管麗I的源極連接級聯(lián)第二級電路204的第一 NMOS管麗I的漏極……，以此類推。電路205中的第一 NMOS管麗I源極接地，其漏極連接上一級電路204的第一 NMOS管麗I的源極。
[0027]所述大于鏈GE_Chain 電路 203，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl、麗2及麗4，以及所有級聯(lián)的204中的第二匪OS管麗2，第三匪OS管麗3，第四匪OS管麗4以及級聯(lián)的205中的第三NMOS管MN3，第四NMOS管MN4。其中，PMOS管MPm+1的源極接電源電壓，柵極與信號OPEQ相連，其漏極與PMOS管MPm+2及MPm+3的源極相連，NMOS管MNl的漏極與PMOS管MPm+2的漏極連接后再與信號GO相連，NMOS管MNl的源極接地。PMOS管MPm+2的柵極與NMOS管MNl的柵極相連，PMOS管MPm+3的漏極與NMOS管MN2的漏極連接后再與PMOS管MPm+2及NMOS管MNl的柵極相連，PMOS管MPm+3的柵極與NMOS管MN2的柵極相連，同時與信號elk相連。所述NMOS管MN4的柵極與麗3的柵極連接后再與信號evl相連，漏極連接NMOS管MN2的源極。所述NMOS管MN4的源極連接級聯(lián)第一級電路204的第二 NMOS管麗2的漏極，其源極連接級聯(lián)第二級電路204的第二 NMOS管麗2的漏極……，以此類推。電路205中第三NMOS管麗3漏極連接上一級電路204的第二 NMOS管麗2的源極。
[0028]本發(fā)明有益效果是:一種區(qū)間匹配CAM單元電路及其組成的RCAM存儲器，所述高電壓擺幅大于區(qū)間匹配單元GERMC電路中，第五NMOS管MN5與第一 PMOS管MPl互補(bǔ)組合，MPl柵極與D#端相連，源極與第三輸入SL相連，第六NMOS管MN6與第二 PMOS管MP2互補(bǔ)組合，MP2柵極與D端相連，源極與第四輸入SL#相連，兩個相互串聯(lián)組合管之間連接的節(jié)點(diǎn)處均與第一、第二 NMOS管麗1、麗2的柵極相連，第三NMOS管麗3的漏極與第二輸入GEpath相連，其柵極與D#端相連。與已有技術(shù)相比，在參考文獻(xiàn)7所提區(qū)間匹配單元RMC電路中，由于麗3管的柵極電壓受NMOS管傳輸高電平的影響不可能達(dá)到電源電壓VDD，實(shí)際值約為電源電壓減掉NMOS管閾值電壓即VDD-Vth，本發(fā)明是在區(qū)間匹配單元RMC電路的基礎(chǔ)上去掉了兩個NMOS管麗7與MN8，改變麗3的柵極連接方式，提高了麗3管的柵極電壓擺幅，增強(qiáng)了電路的抗噪聲能力。在此基礎(chǔ)上，又引入兩個PMOS管將傳輸管麗5與MN6變成傳輸門，提高了 P點(diǎn)電壓擺幅，可以達(dá)到電源電壓VDD，使等于鏈與大于鏈的信號傳輸速度增加，電路速度變快，同時也提高了單元電路的魯棒性，提高了抗噪聲能力。新的級聯(lián)的RMC單元電路采用新型的匹配單元RMC電路結(jié)構(gòu)，并且等于鏈EQ_chain下拉通道設(shè)計成靜態(tài)標(biāo)準(zhǔn)cmos電路。新的電路結(jié)構(gòu)可以依然保持優(yōu)先級關(guān)系，降低反轉(zhuǎn)概率。在進(jìn)行比較操作時，EQ_chain會在預(yù)充電階段率先進(jìn)行求值，在求值階段，后級新型級聯(lián)的RMC單元的GE_chain接收上一級EQ_chain的求值結(jié)果。這樣等于鏈EQ_chain可以在預(yù)充電時候工作，而不需要占用求值階段的時間，求值速度大大加快。
【專利附圖】

【附圖說明】
[0029]圖1是本發(fā)明大于區(qū)間匹配單元GERMC電路。
[0030]圖2是本發(fā)明小于區(qū)間匹配單元LERMC電路。
[0031]圖3是本發(fā)明高電壓擺幅大于區(qū)間匹配單元GERMC電路。
[0032]圖4是本發(fā)明高電壓擺幅小于區(qū)間匹配單元LERMC電路。
[0033]圖5是本發(fā)明第一級級聯(lián)的RMC單元電路框圖。
[0034]圖6是本發(fā)明第一級級聯(lián)的RMC單元電路結(jié)構(gòu)圖。
[0035]圖7是本發(fā)明后級級聯(lián)的RMC單元電路框圖。
[0036]圖8是本發(fā)明后級級聯(lián)的RMC單元電路結(jié)構(gòu)圖。
[0037]圖9是本發(fā)明采用動靜結(jié)合匹配線結(jié)構(gòu)的RCAM存儲器框圖。
[0038]圖10是本發(fā)明采用動靜結(jié)合匹配線結(jié)構(gòu)的RCAM存儲器電路結(jié)構(gòu)圖。
【具體實(shí)施方式】
[0039]下面結(jié)合附圖對本發(fā)明作進(jìn)一步說明。
[0040]如圖1所示，所述大于區(qū)間匹配單元GERMC電路中的第三NMOS管麗3的漏極與第二輸入GE path相連，其柵極與D#端相連，D#端是D端邏輯非，所述第三NMOS管麗3的源極與第四NMOS管MN4的漏極相連，其源極接地，柵極與第三輸入SL相連。
[0041]如圖2所示，所述小于區(qū)間匹配單元LERMC電路中的第三NMOS管麗3的漏極與第二輸入GE path相連，其柵極與D端相連，所述第三NMOS管MN3的源極與第四NMOS管MN4的漏極相連，其源極接地，柵極與第四輸入SL#相連，所述SL#是SL的邏輯非。
[0042]如圖3所示，所述高電壓擺幅大于區(qū)間匹配單元GERMC電路中，第五NMOS管麗5與第一 PMOS管MPl互補(bǔ)組合，第一 PMOS管MPl柵極與D#端相連，源極與第三輸入SL相連，第六NMOS管MN6與第二 PMOS管MP2互補(bǔ)組合，第二 PMOS管MP2柵極與D端相連，源極與第四輸入SL#相連，兩個相互串聯(lián)組合管之間連接的節(jié)點(diǎn)處均與第一 NMOS管MNl和第二NMOS管麗2的柵極相連，第三NMOS管麗3的漏極與第二輸入GE path相連，其柵極與D#端相連，所述第三NMOS管MN3的源極與第四NMOS管MN4的漏極相連，其源極接地，柵極與第三輸入SL相連。[0043]如圖4所示，所述高電壓擺幅小于區(qū)間匹配單元LERMC電路中，第五NMOS管麗5與第一 PMOS管MPl互補(bǔ)組合，第一 PMOS管MPl柵極與D#端相連，源極與第三輸入SL相連，第六NMOS管MN6與第二 PMOS管MP2互補(bǔ)組合，第二 PMOS管MP2柵極與D端相連，源極與第四輸入SL#相連，兩個相互串聯(lián)組合管之間連接的節(jié)點(diǎn)處均與第一 NMOS管MNl和第二NMOS管麗2的柵極相連，第三NMOS管麗3的漏極與第二輸入GE path相連，其柵極與D端相連，所述第三NMOS管MN3的源極與第四NMOS管MN4的漏極相連，所述第四NMOS管MN4的源極接地，柵極與第四輸入SL#相連。
[0044]工作原理如下:大于區(qū)間匹配單元電路與小于區(qū)間匹配單元電路工作原理類似，為了敘述方便此處只敘述大于區(qū)間匹配單元電路的工作原理:當(dāng)SL=D時，P點(diǎn)電壓為高，麗I與麗2管打開。麗3與MN4管有一個是關(guān)閉的。當(dāng)SL > D時，P點(diǎn)電壓為低，麗I與麗2管關(guān)閉。麗3管打開，MN4管打開，Q點(diǎn)被下拉到地。當(dāng)SL < D時，P點(diǎn)電壓為低，麗I與麗2管關(guān)閉。MN3與MN4管都關(guān)閉。
[0045]如圖5-10所示，一種區(qū)間匹配CAM單元電路組成的RCAM存儲器，包括第一級級聯(lián)的RMC單元電路100、N個后級級聯(lián)的RMC單元電路101及結(jié)果處理單元電路102，其中，后級級聯(lián)級數(shù)n=l、2、3...正整數(shù)。所述第一級級聯(lián)的RMC單元電路100包括等于鏈EQ_Chain電路200、大于鏈GE_Chain電路201，m個電路204和一個電路205，其中，電路204級聯(lián)級數(shù)m=l、2、3...正整數(shù)。所述后級級聯(lián)的RMC單元電路101包括等于鏈EQ_Chain電路202，大于鏈GE_Chain電路203，m個電路204和一個電路205，其中，電路204級聯(lián)級數(shù)m=l、2、3…正整數(shù)。所述第一級級聯(lián)的RMC單元電路100中的等于鏈EQ_Chain電路200的輸出EQ_G3分別與第二級電路101中的等于鏈EQ_Chain電路202的evl端及大于鏈GE_Chain電路203的evl端連接，所述第二級電路101中的等于鏈EQ_Chain電路202的輸出EQ_G2分別與第三級電路101中的等于鏈EQ_Chain電路202的evl端及大于鏈GE_Chain電路203的evl端連接，依次類推下去，末級電路101中的等于鏈EQ_Chain電路202的輸出EQ_G0分別與結(jié)果處理單元電路102中的第一 PMOS管MPl及第五NMOS管麗5的柵極連接，所述第一級級聯(lián)的RMC單元電路100中的大`于鏈GE_Chain電路201的GE_G3分別與結(jié)果處理單元電路102中的第五PMOS管MP5及第四NMOS管MN4的柵極連接，所述第二級電路101中的大于鏈GE_Chain電路203的GE_G2分別與結(jié)果處理單元電路102中的第四PMOS管MP4的柵極及第三NMOS管麗3的柵極連接…，所述末級電路101中的大于鏈GE_Chain電路203的GE_G0分別與結(jié)果處理單元電路102中的第二 PMOS管MP2的柵極及第一 NMOS管麗I的柵極連接。
[0046]所述電路204選自大于區(qū)間匹配單元GERMC電路、小于區(qū)間匹配單元LERMC電路、高電壓擺幅大于區(qū)間匹配單元GERMC電路或高電壓擺幅小于區(qū)間匹配單元LERMC電路中的一種，所述電路205選自與電路204相同的一種，同時將電路中的第二個NMOS管麗2去掉，將第一個NMOS管MNl的源極接地。
[0047]所述等于鏈EQ_Chain電路200，包括PMOS管MP0...MPm-1、MPm及反相器INVl以及所有級聯(lián)的204與205中的第一 NMOS管MNl，其中，所有PMOS管MP0...MPm-1、MPm的源極接電源電壓，其漏極連接后再與反相器INVl輸入端相連，所述PMOS管MPm的柵極連接第一級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm。PMOS管MPm-1的柵極連接第二級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm-1……PMOS管MPl的柵極連接第m級電路204中的第五NMOS管麗5的源極與第六NMOS管MN6的源極連接點(diǎn)Pl。PMOS管MPO的柵極連接第m+1級電路205中的第五NMOS管麗5的源極與第六NMOS管MN6的源極連接點(diǎn)PO。反相器INVl的輸出端與信號EO相連。反相器INVl輸入端同時連接級聯(lián)第一級電路204的第一 NMOS管麗I的漏極，級聯(lián)第一級電路204的第一 NMOS管麗I的源極連接級聯(lián)第二級電路204的第一 NMOS管麗I的漏極……，以此類推。電路205中的第一 NMOS管MNl源極接地，其漏極連接上一級電路204的第一 NMOS管MNl的源極。
[0048]所述大于鏈GE_Chain 電路 201，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl 及麗2，以及所有級聯(lián)的204中的第二 NMOS管麗2，第三匪OS管麗3，第四NMOS管MN4以及級聯(lián)的205中的第三NMOS管MN3，第四NMOS管MN4。其中，PMOS管MPm+1的源極接電源電壓，柵極與信號OPEQ相連，其漏極與PMOS管MPm+2及MPm+3的源極相連，NMOS管MNl的漏極與PMOS管MPm+2的漏極連接后再與信號GO相連，NMOS管MNl的源極接地。PMOS管MPm+2的柵極與NMOS管MNl的柵極相連，PMOS管MPm+3的漏極與NMOS管MN2的漏極連接后再與PMOS管MPm+2及NMOS管MNl的柵極相連，PMOS管MPm+3的柵極與NMOS管MN2的柵極相連，同時連接elk信號，NMOS管麗2的源極連接級聯(lián)第一級電路204的第二 NMOS管麗2的漏極，其源極連接級聯(lián)第二級電路204的第二 NMOS管MN2的漏極……，以此類推。電路205中第三NMOS管MN3漏極連接上一級電路204的第二 NMOS管MN2的源極。
[0049]所述等于鏈EQ_Chain 電路 202，包括 PMOS 管 MP0...MPm_l、MPm、MPevl，反相器 INVl及第三NMOS管MN3以及所有級聯(lián)的204與205中的第一 NMOS管MNl，其中，所有PMOS管的源極接電源電壓，漏極連接 后再與反相器INVl的輸入端及第三NMOS管MN3的漏極連接節(jié)點(diǎn)處相連，反相器INVl的輸出端與信號EO相連，所述PMOS管Mpevl的柵極與信號evl相連。所述PMOS管MPm的柵極連接第一級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm。PMOS管MPm-1的柵極連接第二級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm-1……PMOS管MPl的柵極連接第m級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pl。PMOS管MPO的柵極連接第m+1級電路205中的第五NMOS管麗5的源極與第六NMOS管MN6的源極連接點(diǎn)PO。所述第三NMOS管麗3的柵極與信號evl相連。第三NMOS管麗3的源極連接級聯(lián)第一級電路204的第一 NMOS管麗I的漏極，級聯(lián)第一級電路204的第一 NMOS管麗I的源極連接級聯(lián)第二級電路204的第一 NMOS管麗I的漏極……，以此類推。電路205中的第一 NMOS管麗I源極接地，其漏極連接上一級電路204的第一 NMOS管麗I的源極。
[0050]所述大于鏈GE_Chain 電路 203，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl、麗2及麗4，以及所有級聯(lián)的204中的第二匪OS管麗2，第三匪OS管麗3，第四匪OS管麗4以及級聯(lián)的205中的第三NMOS管MN3，第四NMOS管MN4。其中，PMOS管MPm+1的源極接電源電壓，柵極與信號OPEQ相連，其漏極與PMOS管MPm+2及MPm+3的源極相連，NMOS管MNl的漏極與PMOS管MPm+2的漏極連接后再與信號GO相連，NMOS管MNl的源極接地。PMOS管MPm+2的柵極與NMOS管MNl的柵極相連，PMOS管MPm+3的漏極與NMOS管MN2的漏極連接后再與PMOS管MPm+2及NMOS管MNl的柵極相連，PMOS管MPm+3的柵極與NMOS管MN2的柵極相連，同時與信號elk相連。所述NMOS管MN4的柵極與麗3的柵極連接后再與信號evl相連，漏極連接NMOS管MN2的源極。所述NMOS管MN4的源極連接級聯(lián)第一級電路204的第二 NMOS管麗2的漏極，其源極連接級聯(lián)第二級電路204的第二 NMOS管麗2的漏極……，以此類推。電路205中第三NMOS管麗3漏極連接上一級電路204的第二 NMOS管麗2的源極。
[0051]本發(fā)明第一級與后級級聯(lián)的RMC單元電路不同之處在于后級電路在EQ-Chain與GE-Chain通道上分別增加了一個NMOS管，控制信號為evl，evl信號連接前級EO信號，在前級發(fā)生不等于的情景時，此NMOS管將由前級EO傳來低電平關(guān)斷。
[0052]EQ_Chain通道由靜態(tài)標(biāo)準(zhǔn) cmos 電路(static standard cmos circuit)構(gòu)成。GE_Chain通道由動態(tài)PF-⑶H) “與”門構(gòu)成。GE_Chain工作過程包括預(yù)充電階段與求值階段。本發(fā)明第一級與后級級聯(lián)的RMC單元電路工作原理如下:假設(shè)OPEQ信號為低，則在預(yù)充電階段，elk電壓為低，SL線加載搜索數(shù)據(jù)，GO點(diǎn)預(yù)充到低電平。在求值階段，elk電壓為高，GO根據(jù)下拉通道是否打開來確定電壓的高低。若下拉通道打開，GO點(diǎn)為高電平。若下拉通道沒打開，GO點(diǎn)保持低電平。
[0053]下面分三種情況討論:
[0054](I)當(dāng) SLmSLmVSLtl=DmDmVDtl (SL=D)時,第一級的 EQ_Chain nmos 邏輯對地通道打開，Pmos邏輯關(guān)閉，EO輸出高電壓。后級的EQ_Chain上的EO點(diǎn)的輸出電壓根據(jù)evl信號決定。若evl為高電平(前級的SL=D)，則EO輸出高電平。若evl為低電平(前級的SL!=D, !=表示不相等)，則EO輸出低電平。對于GE_Chain，在求值階段，不論第一級還是后級，GE_Chain的對地通道都沒有打開，所以GO保持為低電平。
[0055](2)當(dāng) SL mSLm^1-SL0 > D1AyD0 (SL > D)時，對于 EQ_Chain，不論是第一級還是后級，nmos邏輯對地通道關(guān)閉，pmos邏輯打開，EO輸出低電壓。對于GE_Chain,在求值階段，第一級的GE_Chain對地通道打開，GO輸出為高電平。在求值階段，對于后級的GE_Chain，若evl為高電平(前級的SL=D),則GE_Chain的對地通道打開，GO輸出為高電平。若evl為低電平(前級的SL!=D)，則GE_Chain的對地通道沒有打開，GO輸出為低電平。
[0056](3)當(dāng) SLniSL111VSLtl < DdiDdiVDq (SL < D)時，對于 EQ_Chain，不論是第一級還是后級，nmos邏輯對地通道關(guān)閉，pmos邏輯打開，EO輸出低電壓。對于GE_Chain,在求值階段，不論是第一級還是后級，不論evl是否為高電壓或者低電壓，GE_Chain的對地通道沒有打開，GO輸出為低電平。
[0057]本發(fā)明采用動靜結(jié)合匹配線結(jié)構(gòu)的RCAM存儲器電路工作原理如下:
[0058]1、當(dāng) 0PEQ=0，OPGE=I 時:
[0059]在預(yù)充電階段,搜索數(shù)據(jù)加載到SL上。4段EQ_Chain構(gòu)成的Gate3_Gatel根據(jù)匹配結(jié)果發(fā)生翻轉(zhuǎn)，結(jié)果輸出到EQ_G3-EQ_G1節(jié)點(diǎn)上，同時，這些節(jié)點(diǎn)的數(shù)據(jù)也作為下級GE_Chain上的nmos控制信號來控制GE_Chain的對地通道的開關(guān)。此時GateO既可在此階段完成求值，亦可在求值階段完成求值。此時4段GE_Chain上的elk此時為低電平，電路預(yù)充電。
[0060]在求值階段，4段GE_Chain上的elk此時為高電平，這時由GE_Chain構(gòu)成的Gate7-Gate4根據(jù)搜索數(shù)據(jù)與存儲數(shù)據(jù)的大小關(guān)系以及由前級傳送來的控制信號來決定是否翻轉(zhuǎn)。當(dāng)某一級發(fā)生搜索數(shù)據(jù)大于存儲數(shù)據(jù)且由前級傳送來的控制信號為高電平時，此級Gate發(fā)生翻轉(zhuǎn)，輸出高電平I。GE_Chain的輸出節(jié)點(diǎn)GE_G3_GE_G0與EQ_Chain的輸出節(jié)點(diǎn)EQ_G0送入到最后的或非門，輸出最終的匹配操作結(jié)果。[0061]2、當(dāng) OPEQ= I，OPGE=O 時:
[0062]電路進(jìn)行精確查找，工作原理類似于按內(nèi)容尋址存儲器CAM。此時GE_chain處于休眠狀態(tài)，節(jié)省功耗。電路的匹配工作由靜態(tài)的EQ_chain來完成。
【權(quán)利要求】
1.一種區(qū)間匹配CAM單元電路，其特征在于:所述區(qū)間匹配CAM單元電路選自大于區(qū)間匹配單元GERMC電路、小于區(qū)間匹配單元LERMC電路、高電壓擺幅大于區(qū)間匹配單元GERMC電路或高電壓擺幅小于區(qū)間匹配單元LERMC電路中的一種，在上述電路中，兩個頭尾相連的反相器作為數(shù)據(jù)存儲單元的一端稱為D端，另一端稱為m端，所述D#端是D端的邏輯非。
2.根據(jù)權(quán)利要求1所述一種區(qū)間匹配CAM單元電路，其特征在于:所述大于區(qū)間匹配單元GERMC電路中的第三NMOS管麗3的漏極與第二輸入GE path相連，其柵極與D#端相連，所述第三NMOS管MN3的源極與第四NMOS管MN4的漏極相連，其源極接地，柵極與第三輸入SL相連。
3.根據(jù)權(quán)利要求1所述一種區(qū)間匹配CAM單元電路，其特征在于:所述小于區(qū)間匹配單元LERMC電路中的第三NMOS管MN3的漏極與第二輸入GE path相連，其柵極與D端相連，所述第三NMOS管MN3的源極與第四NMOS管MN4的漏極相連，其源極接地，柵極與第四輸入SL#相連，所述SL#是SL的邏輯非。
4.根據(jù)權(quán)利要求1所述一種區(qū)間匹配CAM單元電路，其特征在于:所述高電壓擺幅大于區(qū)間匹配單元GERMC電路中，第五NMOS管MN5與第一 PMOS管MPl互補(bǔ)組合，第一 PMOS管MPl柵極與D#端相連，源極與第三輸入SL相連，第六NMOS管MN6與第二 PMOS管MP2互補(bǔ)組合，第二 PMOS管MP2柵極與D端相連，源極與第四輸入SL#相連，兩個相互串聯(lián)組合管之間連接的節(jié)點(diǎn)處均與第一 NMOS管麗I和第二 NMOS管麗2的柵極相連，第三NMOS管麗3的漏極與第二輸入GE path相連，其柵極與D#端相連，所述第三NMOS管MN3的源極與第四NMOS管MN4的漏極相連，其源極接地，柵極與第三輸入SL相連。
5.根據(jù)權(quán)利要求 1所述一種區(qū)間匹配CAM單元電路，其特征在于:所述高電壓擺幅小于區(qū)間匹配單元LERMC電路中，第五NMOS管MN5與第一 PMOS管MPl互補(bǔ)組合，第一 PMOS管MPl柵極與D#端相連，源極與第三輸入SL相連，第六NMOS管MN6與第二 PMOS管MP2互補(bǔ)組合，第二 PMOS管MP2柵極與D端相連，源極與第四輸入SL#相連，兩個相互串聯(lián)組合管之間連接的節(jié)點(diǎn)處均與第一 NMOS管麗I和第二 NMOS管麗2的柵極相連，第三NMOS管麗3的漏極與第二輸入GE path相連，其柵極與D端相連，所述第三NMOS管MN3的源極與第四NMOS管MN4的漏極相連，所述第四NMOS管MN4的源極接地，柵極與第四輸入SL#相連。
6.一種區(qū)間匹配CAM單元電路組成的RCAM存儲器，其特征在于:包括第一級級聯(lián)的RMC單元電路100、η個后級級聯(lián)的RMC單元電路101及結(jié)果處理單元電路102，其中，后級級聯(lián)級數(shù)η=1、2、3…正整數(shù)；所述第一級級聯(lián)的RMC單元電路100包括等于鏈EQ_Chain電路200、大于鏈GE_Chain電路201，m個電路204和一個電路205，其中，電路204級聯(lián)級數(shù)m=l、2、3...正整數(shù)；所述后級級聯(lián)的RMC單元電路101包括等于鏈EQ_Chain電路202，大于鏈GE_Chain電路203，m個電路204和一個電路205，其中，電路204級聯(lián)級數(shù)m=l、2、3…正整數(shù)；所述第一級級聯(lián)的RMC單元電路100中的等于鏈EQ_Chain電路200的輸出EQ_G3分別與第二級電路101中的等于鏈EQ_Chain電路202的evl端及大于鏈GE_Chain電路203的evl端連接，所述第二級電路101中的等于鏈EQ_Chain電路202的輸出EQ_G2分別與第三級電路101中的等于鏈EQ_Chain電路202的evl端及大于鏈GE_Chain電路203的evl端連接，依次類推下去，末級電路101中的等于鏈EQ_Chain電路202的輸出EQ_G0分別與結(jié)果處理單元電路102中的第一 PMOS管MPl及第五NMOS管麗5的柵極連接，所述第一級級聯(lián)的RMC單元電路100中的大于鏈GE_Chain電路201的GE_G3分別與結(jié)果處理單元電路102中的第五PMOS管MP5及第四NMOS管MN4的柵極連接，所述第二級電路101中的大于鏈GE_Chain電路203的GE_G2分別與結(jié)果處理單元電路102中的第四PMOS管MP4的柵極及第三NMOS管麗3的柵極連接…，所述末級電路101中的大于鏈GE_Chain電路203的GE_G0分別與結(jié)果處理單元電路102中的第二 PMOS管MP2的柵極及第一 NMOS管麗I的柵極連接。
7.根據(jù)權(quán)利要求6所述一種區(qū)間匹配CAM單元電路組成的RCAM存儲器，其特征在于:所述電路204選自大于區(qū)間匹配單元GERMC電路、小于區(qū)間匹配單元LERMC電路、高電壓擺幅大于區(qū)間匹配單元GERMC電路或高電壓擺幅小于區(qū)間匹配單元LERMC電路中的一種，所述電路205選自與電路204相同的一種，同時將電路中的第二個NMOS管麗2去掉，將第一個NMOS管MNl的源極接地。
8.根據(jù)權(quán)利要求6所述一種區(qū)間匹配CAM單元電路組成的RCAM存儲器，其特征在于:所述等于鏈EQ_Chain電路200，包括PMOS管MP0...MPm-1、MPm及反相器INVl以及所有級聯(lián)的204與205中的第一 NMOS管MNl，其中，所有PMOS管MP0...MPm-1、MPm的源極接電源電壓，其漏極連接后再與反相器INVl輸入端相連，所述PMOS管MPm的柵極連接第一級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm ；PM0S管MPm-1的柵極連接第二級電路204中的第五NMOS管麗5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm-1……PMOS管MPl的柵極連接第m級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pl ；PM0S管MPO的柵極連接第m+1級電路205中的第五NMOS管麗5的源極與第六NMOS管MN6的源極連接點(diǎn)PO ;反相器INVl的輸出端與信號EO相連，反相器INVl輸入端同時連接級聯(lián)第一級電路204的第一 NMOS管MNl的漏極，級聯(lián)第一級電路204的第一 NMOS管麗I的源極連接級聯(lián)第二 級電路204的第一 NMOS管麗I的漏極……，以此類推；電路205中的第一 NMOS管麗I源極接地，其漏極連接上一級電路204的第一 NMOS管麗I的源極。
9.根據(jù)權(quán)利要求6所述一種區(qū)間匹配CAM單元電路組成的RCAM存儲器，其特征在于:所述大于鏈 GE_Chain 電路 201，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl 及 MN2，以及所有級聯(lián)的204中的第二 NMOS管MN2，第三NMOS管MN3，第四NMOS管MN4以及級聯(lián)的205中的第三NMOS管MN3，第四NMOS管MN4 ;其中，PMOS管MPm+1的源極接電源電壓，柵極與信號OPEQ相連，其漏極與PMOS管MPm+2及MPm+3的源極相連，NMOS管MNl的漏極與PMOS管MPm+2的漏極連接后再與信號GO相連，NMOS管MNl的源極接地；PM0S管MPm+2的柵極與NMOS管MNl的柵極相連，PMOS管MPm+3的漏極與NMOS管MN2的漏極連接后再與PMOS管MPm+2及NMOS管MNl的柵極相連，PMOS管MPm+3的柵極與NMOS管MN2的柵極相連，同時連接elk信號，NMOS管麗2的源極連接級聯(lián)第一級電路204的第二 NMOS管麗2的漏極，其源極連接級聯(lián)第二級電路204的第二 NMOS管麗2的漏極……，以此類推；電路205中第三NMOS管麗3漏極連接上一級電路204的第二 NMOS管麗2的源極。
10.根據(jù)權(quán)利要求6所述一種區(qū)間匹配CAM單元電路組成的RCAM存儲器，其特征在于:所述等于鏈EQ_Chain電路202，包括PMOS管MP0...MPm-l、MPm、MPevl，反相器INVl及第三NMOS管麗3以及所有級聯(lián)的204與205中的第一 NMOS管麗I，其中，所有PMOS管的源極接電源電壓，漏極連接后再與反相器INVl的輸入端及第三NMOS管MN3的漏極連接節(jié)點(diǎn)處相連，反相器INVl的輸出端與信號EO相連，所述PMOS管Mpevl的柵極與信號evl相連；所述PMOS管MPm的柵極連接第一級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm，PMOS管MPm-1的柵極連接第二級電路204中的第五NMOS管麗5的源極與第六NMOS管MN6的源極連接點(diǎn)Pm-1……PMOS管MPl的柵極連接第m級電路204中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)Pl ；PM0S管MPO的柵極連接第m+1級電路205中的第五NMOS管MN5的源極與第六NMOS管MN6的源極連接點(diǎn)PO，所述第三NMOS管麗3的柵極與信號evl相連，第三NMOS管麗3的源極連接級聯(lián)第一級電路204的第一NMOS管麗I的漏極，級聯(lián)第一級電路204的第一 NMOS管麗I的源極連接級聯(lián)第二級電路204的第一 NMOS管MNl的漏極……，以此類推，電路205中的第一 NMOS管MNl源極接地，其漏極連接上一級電路204的第一 NMOS管麗I的源極。
11.根據(jù)權(quán)利要求6所述一種區(qū)間匹配CAM單元電路組成的RCAM存儲器，其特征在于:所述大于鏈 GE_Chain 電路 203，包括 PMOS 管 MPm+1，MPm+2, MPm+3, NMOS 管 MNl、MN2 及MN4，以及所有級聯(lián)的204中的第二 NMOS管MN2，第三NMOS管MN3，第四NMOS管MN4以及級聯(lián)的205中的第三NMOS管MN3，第四NMOS管MN4 ;其中，PMOS管MPm+1的源極接電源電壓，柵極與信號OPEQ相連，其漏極與PMOS管MPm+2及MPm+3的源極相連，NMOS管MNl的漏極與PMOS管MPm+2的漏極連接后再與信號GO相連，NMOS管MNl的源極接地；PM0S管MPm+2的柵極與NMOS管MNl的柵極相連，PMOS管MPm+3的漏極與NMOS管MN2的漏極連接后再與PMOS管MPm+2及NMOS管MNl的柵極相連，PMOS管MPm+3的柵極與NMOS管MN2的柵極相連，同時與信號elk相連；所述NMOS管MN4的柵極與麗3的柵極連接后再與信號evl相連，漏極連接NMOS管MN2的源極，所述NMOS管MN4的源極連接級聯(lián)第一級電路204的第二 NMOS管麗2的漏極， 其源極連接級聯(lián)第二級電路204的第二 NMOS管麗2的漏極……，以此類推；電路205中第三NMOS管麗3漏極連接上一級電路204的第二 NMOS管麗2的源極。
【文檔編號】G11C15/04GK103778957SQ201410044641
【公開日】2014年5月7日 申請日期:2014年1月30日 優(yōu)先權(quán)日:2014年1月30日
【發(fā)明者】張建偉, 殷存祿, 吳國強(qiáng), 鄭善興, 丁秋紅, 潘阿成, 李中洲, 呂文歡, 王建, 陳曉明, 苗延楠 申請人:大連理工大學(xué)