專利名稱：區(qū)段傳輸信號電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種區(qū)段傳輸信號電路，特別是涉及一種在并列總線中以不同位次序的區(qū)段傳輸并列數(shù)據(jù)以改善并列數(shù)據(jù)傳輸特性的區(qū)段傳輸信號電路。
背景技術(shù)：
各種可以儲存、控制、處理及/或驅(qū)動電子信號的信號電路，已成為現(xiàn)代信息社會最重要的硬件基礎(chǔ)。信號電路形成于芯片/晶粒內(nèi)，被封裝為集成電路。在信號電路中，會以總線來傳輸數(shù)據(jù)。例如說，信號電路中有一前側(cè)電路提供輸入并列數(shù)據(jù)，并由一后側(cè)電路將其驅(qū)動輸出；為使后側(cè)電路能接收到前側(cè)電路提供的輸入并列數(shù)據(jù)，前側(cè)電路可經(jīng)由一并列的總線將輸入并列數(shù)據(jù)傳輸至后側(cè)電路。在某些應(yīng)用中，后側(cè)電路要由許多輸出端驅(qū)動輸出，故后側(cè)電路的布局長度較長， 連帶地，總線的長度也要隨之延長。譬如說，在顯示面板驅(qū)動的應(yīng)用中，源極驅(qū)動芯片就會呈現(xiàn)長矩形布局，其內(nèi)部的信號電路也必須使用較長的總線來傳輸數(shù)據(jù)。

發(fā)明內(nèi)容
并列總線中設(shè)有多條平行并列的數(shù)據(jù)線，分別傳輸并列數(shù)據(jù)中的一個位。不過，各平行數(shù)據(jù)線間會有電容性的互耦；兩數(shù)據(jù)線間的距離越近，互耦程度越大，故總線中的兩相鄰數(shù)據(jù)線具有強烈的互耦。兩數(shù)據(jù)線間的互耦會影響兩數(shù)據(jù)線上的數(shù)據(jù)傳輸特性數(shù)據(jù)線上的單位電阻與電容性互耦會形成電阻電容(RC)網(wǎng)絡(luò)，導(dǎo)致信號傳輸?shù)难舆t。再者，兩數(shù)據(jù)線的互耦也會影響數(shù)據(jù)傳輸?shù)霓D(zhuǎn)換(transition)速度與轉(zhuǎn)換時間， 例如上升時間與下降時間。若兩數(shù)據(jù)線上傳輸?shù)奈话l(fā)生同相轉(zhuǎn)換(皆由第一位準(zhǔn)轉(zhuǎn)換為第二位準(zhǔn))，則轉(zhuǎn)換時間會因互耦加乘而縮短。反之，若兩數(shù)據(jù)線上傳輸?shù)奈粸榉聪噢D(zhuǎn)換(其中一數(shù)據(jù)線由第一位準(zhǔn)轉(zhuǎn)換為第二位準(zhǔn)，另一數(shù)據(jù)線由第二位準(zhǔn)轉(zhuǎn)換為第一位準(zhǔn))，則轉(zhuǎn)換時間會因互耦的相抵而延長。由于互耦對轉(zhuǎn)換時間的影響，在不同數(shù)據(jù)線上的位就無法擁有相互匹配的傳輸特性，連帶影響并列數(shù)據(jù)的傳輸。舉例而言，假設(shè)總線中某一第一數(shù)據(jù)線與第二數(shù)據(jù)線的位較常發(fā)生同相轉(zhuǎn)換，第三數(shù)據(jù)線與第四數(shù)據(jù)線的位較常發(fā)生反相轉(zhuǎn)換，則在第一數(shù)據(jù)線與第二數(shù)據(jù)線上傳輸?shù)奈粫哂休^佳的傳輸特性(例如，具有較佳的設(shè)定時間與維持時間， set-up time/holdtime)，第三數(shù)據(jù)線與第四數(shù)據(jù)線所傳輸?shù)奈粍t傳輸特性較差。此傳輸特性上的差異會使接收并列信號的后側(cè)電路難以用一致的標(biāo)準(zhǔn)來接收各數(shù)據(jù)線上的位。隨著總線的長度增長，并列數(shù)據(jù)的位速率加快，數(shù)據(jù)線互耦的影響也會更加嚴(yán)重。為克服上述問題，本發(fā)明的目的之一是提供一種區(qū)段傳輸?shù)男盘栯娐?，在一種具體實施方式
中，這種區(qū)段傳輸?shù)男盘栯娐钒偩€，包含復(fù)數(shù)個區(qū)段，各區(qū)段傳輸一對應(yīng)的并列數(shù)據(jù)，且不同區(qū)段對應(yīng)的并列數(shù)據(jù)具有不同的位次序。在該具體實施方式
中，根據(jù)本發(fā)明所述的區(qū)段傳輸信號電路，還包含前側(cè)電路， 耦接所述總線，向所述總線提供一輸入并列數(shù)據(jù)；以及后側(cè)電路，耦接所述區(qū)段，由所述區(qū)段接收所述輸入并列數(shù)據(jù)。本發(fā)明的目的之一是提供一種區(qū)段傳輸?shù)男盘栯娐罚ㄇ皞?cè)電路、總線與后側(cè)電路?？偩€中有復(fù)數(shù)個區(qū)段，各區(qū)段傳輸一對應(yīng)的并列數(shù)據(jù)，且不同區(qū)段對應(yīng)的并列數(shù)據(jù)具有不同的位次序?？偩€的各區(qū)段包含預(yù)設(shè)數(shù)目條數(shù)據(jù)線分段，分別傳輸一位的數(shù)據(jù)。前側(cè)電路耦接總線，向總線提供一輸入并列數(shù)據(jù)；后側(cè)電路耦接這些區(qū)段，由這些區(qū)段接收該輸入并列數(shù)據(jù)。在一實施例中，總線的區(qū)段間還設(shè)有至少一交換電路，各交換電路耦接于兩對應(yīng)區(qū)段之間，為其中一對應(yīng)區(qū)段的并列數(shù)據(jù)進(jìn)行位次序交換，以形成另一該對應(yīng)區(qū)段的該并列數(shù)據(jù)。例如，各區(qū)段中的數(shù)據(jù)線分段可以分別對應(yīng)一次序；而各交換電路就是將一區(qū)段中對應(yīng)第一次序的數(shù)據(jù)線分段耦接至另一區(qū)段中對應(yīng)第二次序的數(shù)據(jù)線分段。其中，第一次序與第二次序相異，以使不同區(qū)段傳輸?shù)牟⒘袛?shù)據(jù)具有不同的位次序。這些區(qū)段可以形成于同一導(dǎo)體層。優(yōu)選地，在該區(qū)段傳輸信號電路中，所述輸入并列數(shù)據(jù)是多位的像素色彩數(shù)據(jù)。在各區(qū)段中改變位次序可在各區(qū)段中調(diào)節(jié)兩相鄰數(shù)據(jù)線分段上發(fā)生同相轉(zhuǎn)換與反相轉(zhuǎn)換的相關(guān)程度。在某一區(qū)段中，傳輸某一給定位的數(shù)據(jù)線分段可能會相鄰于一個較常發(fā)生反相轉(zhuǎn)換的另一數(shù)據(jù)線分段；但由于不同區(qū)段間的位次序改變，在次一區(qū)段內(nèi)傳輸該給定位的數(shù)據(jù)線分段就會相鄰于一個較常發(fā)生同相轉(zhuǎn)換的數(shù)據(jù)線分段。因此，在傳輸并列數(shù)據(jù)中的各位時，各位遭遇同相轉(zhuǎn)換與反相轉(zhuǎn)換的程度就會被打散，使各位的傳輸特性能趨于一致。在另一種具體實施方式
中，本發(fā)明的另一目的是提供一種區(qū)段傳輸信號電路，包含總線，包含復(fù)數(shù)個數(shù)據(jù)線，各所述數(shù)據(jù)線中包含復(fù)數(shù)個數(shù)據(jù)線分段，各數(shù)據(jù)線分段對應(yīng)一區(qū)段；以及至少一交換電路，各交換電路于所述數(shù)據(jù)線之一中將對應(yīng)第一區(qū)段的數(shù)據(jù)線分段耦接至另一數(shù)據(jù)線中對應(yīng)第二區(qū)段的數(shù)據(jù)線分段；其中所述第一區(qū)段與所述第二區(qū)段相異。在該具體實施方式
中，根據(jù)本發(fā)明所述的區(qū)段傳輸信號電路，還包含前側(cè)電路， 耦接所述總線，向所述總線提供輸入并列數(shù)據(jù)；以及后側(cè)電路，耦接所述數(shù)據(jù)線分段，由所述數(shù)據(jù)線分段接收所述輸入并列數(shù)據(jù)。優(yōu)選地，在該區(qū)段傳輸信號電路中，所述輸入并列數(shù)據(jù)是多位的像素色彩分量。在該具體實施方式
中，根據(jù)本發(fā)明所述的區(qū)段傳輸信號電路，其中所述數(shù)據(jù)線分段是形成于同一導(dǎo)體層。本發(fā)明的另一目的是提供一種區(qū)段傳輸信號電路，包含復(fù)數(shù)條數(shù)據(jù)線與至少一交換電路。各數(shù)據(jù)線中包含復(fù)數(shù)個數(shù)據(jù)線分段，各數(shù)據(jù)線分段對應(yīng)一區(qū)段。各交換電路在某一數(shù)據(jù)線中將對應(yīng)一第一區(qū)段的數(shù)據(jù)線分段耦接至另一數(shù)據(jù)線中對應(yīng)一第二區(qū)段的數(shù)據(jù)線分段；第一區(qū)段與第二區(qū)段相異。 本發(fā)明信號電路可應(yīng)用于顯示面板驅(qū)動的應(yīng)用中，例如實現(xiàn)在源極驅(qū)動芯片中， 輸入并列數(shù)據(jù)是一多位的像素色彩數(shù)據(jù)。 為讓本發(fā)明之上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施例， 并配合所附圖式，作詳細(xì)說明如下。


圖1示出了總線的實施例。圖2示出了本發(fā)明的一實施例。圖3示出了本發(fā)明技術(shù)的推廣實施例。
具體實施例方式請參考圖1，其所示的是總線BO的實施例?？偩€BO以四條數(shù)據(jù)線DB(O)至DB⑶傳輸四位并列數(shù)據(jù)；四位并列數(shù)據(jù)由四個一位數(shù)據(jù)D(O)至D (3)組合而成，而各數(shù)據(jù)線DB(O) 至DB (3)即分別傳輸數(shù)據(jù)D(O)至D (3)。各數(shù)據(jù)線DB(O)至DBC3)完整不分段，長度L0，相互間隔距離d0。圖1也以數(shù)據(jù)線DB(O)與DB⑴為例來說明數(shù)據(jù)線互耦對數(shù)據(jù)傳輸?shù)挠绊憽Ｔ跀?shù)據(jù)線DB(O)與DB⑴的單位長度中，電容性互耦可用電容C來代表，數(shù)據(jù)線DB(O)與DB⑴ 本身的繞線寄生電阻可用電阻R代表。電阻R與電容C會形成電阻電容(RC)網(wǎng)絡(luò)；當(dāng)數(shù)據(jù)線DB(O)與DB⑴傳輸位D(O)與D(I)時，就是在此電阻電容網(wǎng)絡(luò)輸入位D (0)與D(I)，而電阻電容網(wǎng)絡(luò)輸出的位D’ (0)與D’⑴就代表位D(O)與D(I)在總線BO傳輸后的結(jié)果。經(jīng)由數(shù)據(jù)線DB(O)與DB(I)間的互耦，兩數(shù)據(jù)線會相互影響數(shù)據(jù)傳輸?shù)霓D(zhuǎn)換 (transition)速度與轉(zhuǎn)換時間。如圖1所示，若數(shù)據(jù)線DB(0)與DB(I)傳輸?shù)奈籇(O)與 D(I)發(fā)生同相轉(zhuǎn)換而同時由位準(zhǔn)Lb (例如邏輯0的位準(zhǔn))轉(zhuǎn)換為位準(zhǔn)La(例如邏輯1的位準(zhǔn))，則轉(zhuǎn)換時間會因互耦的加乘而縮短。在原本的位D(O)與D(I)中，轉(zhuǎn)換時間為時段 t0。經(jīng)由總線BO的傳輸，位D’ (0)與D’(1)由位準(zhǔn)Lb’ (例如是代表邏輯0的位準(zhǔn))轉(zhuǎn)換為位準(zhǔn)La’ (代表邏輯1的位準(zhǔn))的轉(zhuǎn)換時間會縮短為時段tl，即tl < t0。相對地，當(dāng)數(shù)據(jù)線DB(O)與DB⑴上傳輸?shù)奈籇(O)與D(I)為反相轉(zhuǎn)換，則位D’ (0) 與D’(l)的轉(zhuǎn)換時間會因互耦的相抵而延長。在數(shù)據(jù)線DB(O)與DB⑴上，位D(O)在時段 tl中由位準(zhǔn)Lb轉(zhuǎn)換為位準(zhǔn)La;同時，位D(I)則在時段tl中反相地由位準(zhǔn)La轉(zhuǎn)換為位準(zhǔn) Lb。不過，當(dāng)位D’ (0)與D’⑴分別響應(yīng)位D(O)與D(I)的位轉(zhuǎn)換時，反相的互耦會抵減轉(zhuǎn)換的驅(qū)動力，位D’ (0)與D’ (1)會需要較長的時段t2才能分別由位準(zhǔn)Lb’轉(zhuǎn)換為位準(zhǔn) La，、由位準(zhǔn)La，轉(zhuǎn)換為Lb，，即t2 > t0。由于數(shù)據(jù)線間的互耦，在各數(shù)據(jù)線上的位傳輸特性會彼此影響，使各數(shù)據(jù)線的傳輸特性無法相互匹配，連帶也影響總線BO傳輸并列數(shù)據(jù)的性能。隨著長度LO增長及/或距離d0縮減，各數(shù)據(jù)線的相互影響也越嚴(yán)重。在集成電路中，總線BO所需延伸的長度LO 與集成電路中各相關(guān)電路的布局安排有關(guān)，故長度LO可縮減的程度有限。增加距離d0則會增加總線BO占用的布局面積，影響集成電路的集積度。某些技術(shù)會在總線中安排緩沖器來改進(jìn)總線的傳輸特性，但緩沖器會占用額外的布局面積，增加功耗，且制造出額外的延遲，也無法有效改善數(shù)據(jù)線間的互耦。請參考圖2，其所示出的是依據(jù)本發(fā)明一實施例而在信號電路10中設(shè)置總線Bl的示意圖。信號電路10為一區(qū)段傳輸信號電路，可設(shè)置于一芯片、晶?；蛞患呻娐分?，具有前側(cè)電路12與后側(cè)電路14。前側(cè)電路12耦接總線Bi，向總線Bl提供并列數(shù)據(jù)PD⑴作為輸入并列數(shù)據(jù)；在圖1的例子中，并列數(shù)據(jù)PD(I)由位D(O)至D(3)依序排列形成。總線Bl長度Li，其可將并列數(shù)據(jù)PD(I)的各位D(O)至DC3)傳輸至后側(cè)電路14。為克服圖1中總線BO的缺點，本發(fā)明總線中設(shè)有復(fù)數(shù)個區(qū)段，每兩個區(qū)段間設(shè)有交換電路；各區(qū)段傳輸一對應(yīng)的并列數(shù)據(jù)，耦接于兩對應(yīng)區(qū)段間的交換電路則針對一對應(yīng)區(qū)段中的并列數(shù)據(jù)進(jìn)行位次序交換以形成另一對應(yīng)區(qū)段的并列數(shù)據(jù)，使不同區(qū)段對應(yīng)的并列數(shù)據(jù)具有不同的位次序。以圖2為例，總線Bl即劃分為兩個區(qū)段S(I)與“2)，中間設(shè)有交換電路SW。為傳輸四位的并列數(shù)據(jù)，區(qū)段S (1)中設(shè)有數(shù)據(jù)線分段DS (0，1)、DS (1，1)、DS (2，1) 與DS(3，1)；區(qū)段S(2)中則設(shè)有數(shù)據(jù)線分段DS(0，2)、DS(1，2)、DSQ，2)與DS(3，2)。數(shù)據(jù)線分段DS(0，1)與DS(0，2)可視為同一數(shù)據(jù)線的兩個區(qū)段，對應(yīng)次序0;數(shù)據(jù)線分段DS(1， 1)與DS(1，2)可視為另一數(shù)據(jù)線的兩個區(qū)段，對應(yīng)次序1。同理，數(shù)據(jù)線分段DSQ，1)與 DS (2，2)為次序2數(shù)據(jù)線的兩個區(qū)段，數(shù)據(jù)線分段DS (3，1)與DS (3，2)則為次序3數(shù)據(jù)線的兩個區(qū)段。而交換電路SW即是將不同區(qū)段中對應(yīng)不同次序的數(shù)據(jù)線分段耦接在一起，以實現(xiàn)位次序的交換。在圖2的例子中，交換電路SW中設(shè)有聯(lián)機(jī)A10、A02、A31、A2M、AM3與MO ；聯(lián)機(jī)AlO 將區(qū)段S(I)中的數(shù)據(jù)線分段DS(1，1)耦接至區(qū)段S(2)中的數(shù)據(jù)線分段DS(0，2)，聯(lián)機(jī)(連線)A02則將數(shù)據(jù)線分段DS(0，1)耦接至數(shù)據(jù)線分段DS0，2)。聯(lián)機(jī)A31將區(qū)段S(I)中的數(shù)據(jù)線分段DS(3，1)耦接至區(qū)段S(2)中的數(shù)據(jù)線分段DS(1，2)，數(shù)據(jù)線分段DSQ，1)則經(jīng)由交換電路SW中的聯(lián)機(jī)A2M、M0與AM3耦接至數(shù)據(jù)線分段DS (3，2)。在實現(xiàn)總線Bl時，各數(shù)據(jù)線分段DS(0，1)至DS (3，1)、DS (0，2)至DS (3，2)與聯(lián)機(jī)MO可設(shè)置于同一導(dǎo)體層(例如一金屬層)，聯(lián)機(jī)A10、A02、A2M、A31與AM3則可形成于其它的導(dǎo)體層。如圖2所示，經(jīng)由交換電路SW的聯(lián)機(jī)(連線)安排，原本在區(qū)段S(I)中傳輸?shù)乃奈徊⒘袛?shù)據(jù)PD(I)依序由位0(0)、0(1)工(2)與D (3)形成，在區(qū)段S (2)中傳輸?shù)牟⒘袛?shù)據(jù) PD (2)則改依位D(I)、D (3)、D(O)與D (2)的順序而形成。也就是說，在區(qū)段S(I)與S (2) 中傳輸?shù)牟⒘袛?shù)據(jù)PD(I)與PD(2)具有不同的位次序。在各區(qū)段中改變位次序可在各區(qū)段中調(diào)節(jié)兩相鄰數(shù)據(jù)線分段上發(fā)生同相轉(zhuǎn)換與反相轉(zhuǎn)換的相關(guān)程度。以圖2中的位D(O)來舉例說明在區(qū)段S(I)中，位D(O)由數(shù)據(jù)線分 S DS(0,1)傳輸；由于數(shù)據(jù)線分段DS(0，1)相鄰于數(shù)據(jù)線分段DS(1，1)，故位D(O)與D(I) 會因互耦而相互影響。不過，到了區(qū)段S(2)中，位D(O)改由數(shù)據(jù)線分段DSQ，2)傳輸，位 D(I)則改由數(shù)據(jù)線分段DS(0，2)傳輸。因為數(shù)據(jù)線分段DSQ，2)與DS(0，2)不相鄰，位 D(O)與D(I)的相互影響程度就會減少。也就是說，當(dāng)位D(O)在總線Bl中傳輸時，由于位 D(O)會在不同區(qū)段中與不同的位相鄰，位D(O)受互耦影響的程度會分散取決于不同位，不會被單一位D(I)主導(dǎo)。因此，位D(O)的傳輸特性會維持平均，不會傾向于極端(例如極短或極長的轉(zhuǎn)換時間)。換句話說，在某一區(qū)段中，傳輸某一給定位的數(shù)據(jù)線分段可能會相鄰于一個較常發(fā)生反相轉(zhuǎn)換的另一數(shù)據(jù)線分段；但由于不同區(qū)段間的位次序改變，在次一區(qū)段內(nèi)傳輸該給定位的數(shù)據(jù)線分段就會相鄰于一個較常發(fā)生同相轉(zhuǎn)換的數(shù)據(jù)線分段。因此，在傳輸并列數(shù)據(jù)中的各位時，各位遭遇同相轉(zhuǎn)換與反相轉(zhuǎn)換的程度就會被打散，使總線上各位的傳輸特性能趨于一致。后側(cè)電路14可由總線Bl的各區(qū)段S(I)與S(2)接收并列數(shù)據(jù)PD(I)的各位。在圖2的例子中，后側(cè)電路14以電路單元U(I)接收區(qū)段S⑴中傳輸?shù)母魑籇 (0)至D (3)，并以電路單元UQ)接收區(qū)段SQ)中傳輸?shù)母魑籇(O)至D 03)。各區(qū)段對應(yīng)的電路單元數(shù)目可視實際需要而增加、刪減或省去。本發(fā)明在圖2的實施例可加以推廣，如圖3所示。圖3示出的是依據(jù)本發(fā)明一實施例而在一信號電路20中設(shè)置總線B2的示意圖。信號電路20為一區(qū)段傳輸信號電路，其可設(shè)置于一芯片、晶?；蛞患呻娐分?，具有前側(cè)電路22與后側(cè)電路M。前側(cè)電路22耦接總線B2，向總線B2提供一并列數(shù)據(jù)PD⑴作為輸入并列數(shù)據(jù)；在圖2的例子中，并列數(shù)據(jù) PD(I)為K位的數(shù)據(jù)，由位D(O)至D (K-I)依序形成?？偩€B2可將并列數(shù)據(jù)PD(I)的各位 D(O)至D (K-I)傳輸至后側(cè)電路M?？偩€B2中包括有復(fù)數(shù)個區(qū)段S (1)至S (N)，各區(qū)段S (n) (n = 1至N)傳輸一對應(yīng)的并列數(shù)據(jù)PD(n)。各區(qū)段S(n)中設(shè)有K個并列的數(shù)據(jù)線分段DS(0，η)至DS(K_l，n)，各數(shù)據(jù)線分段DS (k，n) (k = 0至(K-I))對應(yīng)次序k，可傳輸一位的數(shù)據(jù)；而在區(qū)段S (η)中傳輸?shù)牟⒘袛?shù)據(jù)PD(n)即由數(shù)據(jù)線分段DS(0，η)至DS(K_l，n)上的位依次序排列形成。在各
區(qū)段S(I) MS(N)中，對應(yīng)同一次序k的各數(shù)據(jù)線分段DS (k，l)、DS (k，2).....DS (k，η)、
DS(k,n+l)至DS(k，N)可以是同一數(shù)據(jù)線的不同分段。在總線B2中，每兩個區(qū)段S (η)與S(n+1)之間還設(shè)有一交換電路SW (η) (η = 1至 (Ν-1))。耦接于區(qū)段S(n)與S(n+1)之間的交換電路SW(η)會針對區(qū)段S(n)中的并列數(shù)據(jù) PD(η)進(jìn)行位次序交換以形成區(qū)段S(n+1)的并列數(shù)據(jù)PD(n+l)。例如說，交換電路SW(η)可用聯(lián)機(jī)將區(qū)段S (η)的數(shù)據(jù)線分段DS (k，η)耦接至區(qū)段S(n+1)的數(shù)據(jù)線分段DS (k’，n+1)， 其中k為0至(K-I)的其中之一，k’可以是0至(K-I)的其中之一，且k’與k不相等。如此，并列數(shù)據(jù)PD(η)與PD(n+1)的位次序就會相異，以改善各位在總線B2上的傳輸特性。后側(cè)電路對可由分段S(I)至S(N)中的任何一個或多個分段中接收各位D(O)至 D(k-l)。由于本發(fā)明已經(jīng)能有效分散各位間的相互影響，故相鄰兩并列數(shù)據(jù)線分段DS(k， η)與DS(k+l，η)間的距離d2可以是工藝設(shè)計規(guī)則(design rule)中可容許的最小距離。 同理，本發(fā)明也特別適合需要長總線的應(yīng)用，例如驅(qū)動顯示面板的源極驅(qū)動芯片。信號電路 20的前側(cè)電路22可由一視頻信號接口接收串行的視頻信號，由視頻信號中取出像素色彩分量，將其轉(zhuǎn)換為并列數(shù)據(jù)PD(I)。經(jīng)由總線B2，后側(cè)電路M可接收到并列數(shù)據(jù)PD(I)，據(jù)以驅(qū)動顯示面板上的各個像素。類似圖2的后側(cè)電路14，后側(cè)電路對也可設(shè)置復(fù)數(shù)個電路單元(未示于圖幻，各電路單元設(shè)有數(shù)字至模擬轉(zhuǎn)換器及/或驅(qū)動放大器等等，由一區(qū)段中接收各位D(O)至D (K-I)，并依據(jù)位D(O)至D (K-I)提供對應(yīng)的驅(qū)動力至顯示面板上的像
ο總結(jié)來說，當(dāng)并列數(shù)據(jù)的各位傳輸于并列總線時，本發(fā)明可使各位在總線的不同區(qū)段鄰接于不同的位，由此分散各位相互間的影響程度，進(jìn)而改善總線的傳輸特性。雖然本發(fā)明已以優(yōu)選實施例揭露如上，然其并非用以限定本發(fā)明，本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作某些更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求書所限定的范圍為準(zhǔn)。主要元件符號說明10、20信號電路12、22前側(cè)電路14、對后側(cè)電路U(.)電路單元
B0、B1、B2 總線DB(.)數(shù)據(jù)線S (·)區(qū)段DS (·，·)數(shù)據(jù)線分段D(.)、D，(.)位PD(.)并列數(shù)據(jù)SW、SW(.)交換電路A10、A02、A31、A2M、AM3、M0 聯(lián)機(jī)R電阻C電容t0_t2 時段L0、L1 長度d0、dl、d2 距離La-Lb、La，-Lb，位準(zhǔn)。
權(quán)利要求
1.一種區(qū)段傳輸信號電路，包含 總線，包含復(fù)數(shù)個區(qū)段，各區(qū)段傳輸一對應(yīng)的并列數(shù)據(jù)，且不同區(qū)段對應(yīng)的并列數(shù)據(jù)具有不同的位次序。
2.根據(jù)權(quán)利要求1的區(qū)段傳輸信號電路，其中所述總線還包含至少一交換電路，各交換電路耦接于所述些區(qū)段中的兩對應(yīng)區(qū)段之間，針對所述兩對應(yīng)區(qū)段之一的所述并列數(shù)據(jù)進(jìn)行位次序交換以形成另一所述對應(yīng)區(qū)段的所述并列數(shù)據(jù)。
3.根據(jù)權(quán)利要求2的區(qū)段傳輸信號電路，其中，各所述區(qū)段包含預(yù)設(shè)數(shù)目個數(shù)據(jù)線分段，分別對應(yīng)一次序；而各所述交換電路于所述兩對應(yīng)區(qū)段之一中將對應(yīng)第一次序的數(shù)據(jù)線分段耦接至另一對應(yīng)區(qū)段中對應(yīng)第二次序的數(shù)據(jù)線分段，所述第一次序與所述第二次序相異。
4.根據(jù)權(quán)利要求1的區(qū)段傳輸信號電路，其中所述區(qū)段形成于同一導(dǎo)體層。
5.根據(jù)權(quán)利要求1的區(qū)段傳輸信號電路，還包含前側(cè)電路，耦接所述總線，向所述總線提供一輸入并列數(shù)據(jù)；以及后側(cè)電路，耦接所述區(qū)段，由所述區(qū)段接收所述輸入并列數(shù)據(jù)。
6.根據(jù)權(quán)利要求5的區(qū)段傳輸信號電路，其中所述輸入并列數(shù)據(jù)是多位的像素色彩數(shù)據(jù)。
7.一種區(qū)段傳輸信號電路，包含 總線，包含復(fù)數(shù)個數(shù)據(jù)線，各所述數(shù)據(jù)線中包含復(fù)數(shù)個數(shù)據(jù)線分段，各數(shù)據(jù)線分段對應(yīng)一區(qū)段；以及至少一交換電路，各交換電路于所述數(shù)據(jù)線之一中將對應(yīng)第一區(qū)段的數(shù)據(jù)線分段耦接至另一數(shù)據(jù)線中對應(yīng)第二區(qū)段的數(shù)據(jù)線分段；其中所述第一區(qū)段與所述第二區(qū)段相異。
8.根據(jù)權(quán)利要求7的區(qū)段傳輸信號電路，還包含前側(cè)電路，耦接所述總線，向所述總線提供輸入并列數(shù)據(jù)；以及后側(cè)電路，耦接所述數(shù)據(jù)線分段，由所述數(shù)據(jù)線分段接收所述輸入并列數(shù)據(jù)。
9.根據(jù)權(quán)利要求8的區(qū)段傳輸信號電路，其中所述輸入并列數(shù)據(jù)是多位的像素色彩分量。
10.根據(jù)權(quán)利要求7的區(qū)段傳輸信號電路，其中所述數(shù)據(jù)線分段是形成于同一導(dǎo)體層。
全文摘要
本發(fā)明提供一區(qū)段傳輸信號電路，具有一傳輸數(shù)據(jù)的并列總線?？偩€包括復(fù)數(shù)個區(qū)段，各區(qū)段傳輸一對應(yīng)的多位并列數(shù)據(jù)，且不同區(qū)段對應(yīng)的并列數(shù)據(jù)具有不同的位次序，本發(fā)明還提供了一種區(qū)段傳輸信號電路，包含總線，該總線包含復(fù)數(shù)個數(shù)據(jù)線，以及至少一交換電路。
文檔編號G06F13/40GK102467483SQ20111003333
公開日2012年5月23日 申請日期2011年1月30日 優(yōu)先權(quán)日2010年11月16日
發(fā)明者黃智全 申請人:瑞鼎科技股份有限公司