非易失性半導(dǎo)體存儲裝置制造方法
【專利摘要】本發(fā)明涉及非易失性半導(dǎo)體存儲裝置。根據(jù)實施例的非易失性半導(dǎo)體存儲裝置包括：存儲單元陣列，其包括多個存儲單元，其中在多個第一線與多個第二線的每個交叉處上設(shè)置一個存儲單元，每個存儲單元根據(jù)纖絲的狀態(tài)存儲數(shù)據(jù)；以及控制電路，其執(zhí)行將數(shù)據(jù)寫入所述存儲單元的寫入序列，所述寫入序列包括：置位步驟，其將置位脈沖施加到所述存儲單元，所述置位脈沖具有第一極性；以及去除步驟，其將去除脈沖施加到所述存儲單元，所述去除脈沖具有不同于所述第一極性的第二極性；并且所述控制電路在執(zhí)行所述寫入序列期間重復(fù)執(zhí)行所述置位步驟，直到所述存儲單元達到期望的狀態(tài)，然后執(zhí)行所述去除步驟。
【專利說明】非易失性半導(dǎo)體存儲裝置
[0001]相關(guān)申請的交叉引用
[0002]本申請基于2013年7月12日提交的編號為2013-146963的在先日本專利申請并要求其的優(yōu)先權(quán)，該申請的全部內(nèi)容通過引用的方式并入于此。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明的實施例涉及非易失性半導(dǎo)體存儲裝置。

【背景技術(shù)】
[0004]近幾年來，電阻變化型存儲器(ReRAM:電阻RAM)作為實現(xiàn)更高程度的半導(dǎo)體存儲裝置集成的技術(shù)引起了人們的注意。
[0005]一類電阻變化型存儲器采用離子導(dǎo)電存儲器作為存儲單元(cell)，離子導(dǎo)電存儲器被配置為具有金屬層以及層疊于其中的離子導(dǎo)電層。當(dāng)該離子導(dǎo)電層被施以電信號時，金屬層中所包括的金屬原子就會被電離，并且在離子導(dǎo)電層內(nèi)遷移以形成由金屬原子構(gòu)成的纖絲(filament)。該離子導(dǎo)電存儲器根據(jù)這樣形成的纖絲的狀態(tài)存儲不同的數(shù)據(jù)。
[0006]但是問題出現(xiàn)了:如果該離子導(dǎo)電存儲器被置于室內(nèi)等環(huán)境中，所形成的纖絲會逐漸變化，從而所存儲的數(shù)據(jù)也會發(fā)生變化。


【發(fā)明內(nèi)容】

[0007]根據(jù)實施例的非易失性半導(dǎo)體存儲裝置包括:存儲單元陣列，其包括多個第一線、與所述多個第一線交叉的多個第二線、以及多個存儲單元，其中在所述多個第一線與所述多個第二線的每個交叉處上設(shè)置一個存儲單元，每個存儲單元根據(jù)纖絲的狀態(tài)存儲數(shù)據(jù)；以及控制電路，其執(zhí)行將數(shù)據(jù)寫入所述存儲單元的寫入序列，所述寫入序列包括:置位步驟，其將置位脈沖施加到所述存儲單元，所述置位脈沖具有第一極性；以及去除步驟，其將去除脈沖施加到所述存儲單元，所述去除脈沖具有不同于所述第一極性的第二極性；并且所述控制電路在執(zhí)行所述寫入序列期間重復(fù)執(zhí)行所述置位操作，直到所述存儲單元達到期望的狀態(tài)，然后執(zhí)行所述去除步驟。
[0008]本實施例使得提供一種具有高數(shù)據(jù)保持特性的非易失性半導(dǎo)體存儲裝置成為可倉泛。

【專利附圖】

【附圖說明】
[0009]圖1是示出根據(jù)第一實施例的非易失性半導(dǎo)體存儲裝置的整體配置的框圖。
[0010]圖2是示出根據(jù)同一實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元陣列的結(jié)構(gòu)的透視圖。
[0011]圖3是根據(jù)同一實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元陣列的等效電路圖。
[0012]圖4是根據(jù)同一實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元陣列的另一等效電路圖。
[0013]圖5是根據(jù)同一實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元陣列的另一等效電路圖。
[0014]圖6是示出根據(jù)同一實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元陣列及其外圍電路的配置實例的透視圖。
[0015]圖7是示出根據(jù)同一實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元的配置和存儲單元的特性的圖。
[0016]圖8是解釋根據(jù)同一實施例的非易失性半導(dǎo)體存儲裝置中的數(shù)據(jù)寫入概要的圖。
[0017]圖9是示出在根據(jù)同一實施例的非易失性半導(dǎo)體存儲裝置的寫入序列(writesequence)期間被施加到存儲單元的電壓的圖。
[0018]圖10是示出在根據(jù)第二實施例的非易失性半導(dǎo)體存儲裝置的寫入序列期間被施加到存儲單元的電壓的圖。
[0019]圖11是示出在根據(jù)第三實施例的非易失性半導(dǎo)體存儲裝置的寫入序列期間被施加到存儲單元的電壓的圖。
[0020]圖12是示出在根據(jù)第四實施例的非易失性半導(dǎo)體存儲裝置的寫入序列期間被施加到存儲單元的電壓的圖。
[0021]圖13是示出在根據(jù)第五實施例的非易失性半導(dǎo)體存儲裝置的寫入序列期間被施加到存儲單元的電壓等的圖。
[0022]圖14是示出在根據(jù)同一實施例的非易失性半導(dǎo)體存儲裝置的另一寫入序列期間被施加到存儲單元的電壓等的圖。
[0023]圖15是示出根據(jù)同一實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元陣列及其外圍電路的配置實例的透視圖。

【具體實施方式】
[0024]下面參考附圖描述根據(jù)實施例的非易失性半導(dǎo)體存儲裝置。
[0025][第一實施例]
[0026]首先將描述根據(jù)第一實施例的非易失性半導(dǎo)體存儲裝置的整體配置。
[0027]圖1是示出根據(jù)本實施例的非易失性半導(dǎo)體存儲裝置的整體配置的框圖。
[0028]該非易失性半導(dǎo)體存儲裝置包括存儲單元陣列1、列控制電路2和行控制電路3，它們控制相對于該存儲單元陣列I的數(shù)據(jù)擦除、數(shù)據(jù)寫入和數(shù)據(jù)讀取。存儲單元陣列I包括多個層疊的存儲單元層ML。每個存儲單元層ML包括相互交叉的多個位線BL (第一線)和多個字線WL (第二線)、以及連接到這些位線BL與字線WL的各個交叉處的存儲單元MC。以下需要指出，相對于存儲單元陣列I或存儲單元MC的數(shù)據(jù)擦除、數(shù)據(jù)寫入和數(shù)據(jù)讀取有時被統(tǒng)稱為“訪問操作”。
[0029]列控制電路2連接到存儲單元層ML的位線BL。列控制電路2針對存儲單元MC上的訪問操作控制位線BL。列控制電路2包括位線驅(qū)動器2a和感測放大器2b。位線驅(qū)動器2a包括解碼器和多工器，它們選擇位線BL并為位線BL提供在訪問操作中所需的電壓。感測放大器2b在數(shù)據(jù)讀取期間檢測/放大流入存儲單元MC的電流，從而判定存儲單元MC存儲的數(shù)據(jù)。
[0030]另一方面，行控制電路3連接到存儲單元層ML的字線WL。行控制電路3在訪問操作期間選擇字線WL。行控制電路3包括字線驅(qū)動器3a，該驅(qū)動器為字線WL提供在訪問操作中所需的電壓。
[0031]接下來，將描述存儲單元陣列I。
[0032]圖2是示出根據(jù)本實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元陣列的結(jié)構(gòu)的透視圖。
[0033]存儲單元陣列I是交叉點型存儲單元陣列。存儲單元陣列I的存儲單元層ML包括平行設(shè)置的多個位線BL、以及在與這些位線BL交叉的方向上平行設(shè)置的多個字線WL。存儲單元MC設(shè)置在位線BL與字線WL的各個交叉處上，以便夾在兩個線之間。如上所述，通過將多個此類存儲單元層ML層疊為多個層來形成存儲單元陣列I。在上下方向上相互鄰近的存儲單元層ML共享位線BL或字線WL。在圖2所示的實例中，存儲單元陣列I的最底層存儲單元層MLO與位于該存儲單元層MLO上方的相鄰的存儲單元層MLl共享位線BL00-BL02。而且，在圖2所示的結(jié)構(gòu)中，從層疊方向觀察，在位線BL與字線WL的交叉處上形成柱形存儲單元MC。但是，也可以采取這樣一種結(jié)構(gòu):其中存儲單元MC的層疊結(jié)構(gòu)在位線層(該層具有在第二方向上排列的多個位線BL)與字線層(該層具有在第一方向上排列的多個字線WL)之間的層的整個表面上形成。
[0034]圖3是根據(jù)本實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元陣列的等效電路圖。圖3是圖2所示的存儲單元陣列I的等效電路圖。
[0035]如下面將描述的那樣，存儲單元MC具有可變電阻特性和非歐姆特性。在附圖中需要指出，存儲單元MC由將電阻器和二極管的相應(yīng)符號組合而成的符號來表示。該符號的三角形指示大電流流動方向，在下面的描述中，在二極管之后，三角形的底端側(cè)有時也稱為“陽極”，三角形的頂端側(cè)有時也稱為“陰極”。此外，陽極側(cè)比陰極側(cè)具有更高電壓時的偏壓有時也稱為“正向偏壓”，與此偏壓相反的偏壓有時也稱為“反向偏壓”。
[0036]在圖3所示的實例中，在存儲單元陣列I中從較低層到較高層形成字線WLOn(n=0-2)、位線BLOm (m=0_2)、字線WLln和位線BLlm。在這些字線和位線中，字線WLOn和位線BLOm，連同設(shè)置在這些字線WLOn與位線BLOm的交叉處上的存儲單元MCOmn —起，構(gòu)成存儲單元層MLO。類似地，位線BLOm和字線WLln，連同設(shè)置在這些位線BLOm和字線WLln的交叉處上的存儲單元MClmn —起，構(gòu)成存儲單元層MLl。字線WLln和位線BLlm，連同設(shè)置在這些字線WLln與位線BLlm的交叉處上的存儲單元MC2mn —起，構(gòu)成存儲單元層ML2。在圖3所示的實例中，存儲單元層ML的所有存儲單元MC具有連接到存儲單元MC的陽極側(cè)的位線BL和連接到存儲單元MC的陰極側(cè)的字線WL。
[0037]除了圖2和3中所示的結(jié)構(gòu)之外，可以構(gòu)想各種模式作為存儲單元陣列I的結(jié)構(gòu)。本文給出這些模式的實例。
[0038]圖4和5是是根據(jù)本實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元陣列的其它等效電路圖。
[0039]在圖4所示的實例中，與圖3所示的實例相反，所設(shè)置的存儲單元MC的整流方向在所有存儲單元層ML中均相同。而且,在圖5所示的實例中，與圖3所示的實例相反,所有存儲單元層ML獨立地包括位線BL和字線WL。除了這些結(jié)構(gòu)之外，本實施例還適用于存儲單元陣列I的其它各種結(jié)構(gòu)。
[0040]為了構(gòu)成采用上述交叉點型存儲單元陣列I的三維存儲器，需要為每個存儲單元陣列I提供如圖1所示種類的感測放大器、驅(qū)動器、解碼器、多工器等等作為在三維存儲器上執(zhí)行訪問操作的外圍電路。因此，接下來將描述存儲單元陣列I及其外圍電路的配置。
[0041]圖6是示出根據(jù)本實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元陣列及其外圍電路的配置實例的透視圖。
[0042]在圖6所示的實例中，為了執(zhí)行從存儲單元陣列I的位線BL和字線WL到襯底電路的布線，將存儲單元陣列I的四個邊配置為垂直布線區(qū)域。如圖6所示，用于在存儲單元陣列I上執(zhí)行訪問操作的列控制電路2和行控制電路3設(shè)置在位于存儲單元陣列I下面的襯底電路上。位線驅(qū)動器2a設(shè)置在與存儲單元陣列I的位線BL方向上的兩端對應(yīng)的位置上。感測放大器2b設(shè)置在存儲單元陣列I的下側(cè)中央上，以及字線驅(qū)動器3a設(shè)置在與存儲單元陣列I的字線WL方向上的兩端對應(yīng)的位置上?？偩€Ia設(shè)置在感測放大器2b和字線驅(qū)動器3a與位線驅(qū)動器2a之間。結(jié)果，該非易失性半導(dǎo)體存儲裝置的芯片面積可以制造為大致等于存儲單元陣列I的面積。
[0043]位線驅(qū)動器2a和字線驅(qū)動器3a選擇位線BL和字線WL，并且基于來自外部的地址信號和命令將特定水平的電壓置位到位線BL和字線WL。數(shù)據(jù)經(jīng)由作為全局總線區(qū)域一部分的總線Ia在位線驅(qū)動器2a與感測放大器2b之間傳輸。
[0044]接下來，將描述存儲單元MC。
[0045]圖7是示出根據(jù)本實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元的結(jié)構(gòu)和狀態(tài)的示意圖。
[0046]圖7示出存儲單元MC的結(jié)構(gòu)。存儲單元MC包括金屬層11 (在圖7所示的實例中為Ag源層)和離子導(dǎo)電層12 (在圖7所示的實例中為非晶硅層)，這兩層從位線BL側(cè)開始按順序設(shè)置在位線BL與字線WL之間。金屬層11充當(dāng)金屬離子產(chǎn)生源，并且采用活性金屬而形成，例如以Ag、Cu等作為其材料。另一方面，離子導(dǎo)電層12構(gòu)成金屬纖絲生長的介質(zhì)。離子導(dǎo)電層12的電阻在初始狀態(tài)下為高電阻，但是隨著纖絲生長變?yōu)榈碗娮琛?br> [0047]除了上述結(jié)構(gòu)之外，存在采用纖絲伸/縮的電阻變化型存儲器的其它幾種結(jié)構(gòu)。例如，采用諸如HfOx或TaOx之類的過渡金屬氧化物作為電阻變化層的ReRAM也是一種此類結(jié)構(gòu)。在這些實例中，纖絲由母體材料的氧缺陷(oxygen deficiency)構(gòu)成。下面的描述以金屬纖絲體系電阻變化型存儲器作為實例，但是本實施例不限于此實例，只要電阻變化型存儲器為纖絲型電阻變化型存儲器(例如，氧缺陷纖絲體系電阻變化型存儲器等)，則本實施例都適用。
[0048]需要指出，還可以在離子導(dǎo)電層12與字線WL之間形成P型摻雜多晶硅層或η型摻雜多晶硅層。此外，還可以在離子導(dǎo)電層12與字線WL之間形成二極管。而且，在圖7中，示出氧化硅膜(S1x)作為離子導(dǎo)電層12，但是，離子導(dǎo)電層12不限于此，并且可以是諸如非晶硅層、氮氧化硅(S1xNy)、氮化硅(SiNx)、由HfOx等構(gòu)成的金屬氧化膜等之類的絕緣膜。此外，離子導(dǎo)電層12可以是這些材料層疊的結(jié)構(gòu)，并且可被配置為例如是非晶硅和氧化硅的層疊結(jié)構(gòu)。而且，圖7所示的字線WL只需充當(dāng)電極，并且可以是P型摻雜多晶硅或η型摻雜多晶硅，也可以是金屬。
[0049]圖7中的B至D示出存儲單元MC的狀態(tài)。在圖7中，構(gòu)成纖絲的原子通過不帶陰影的圓示出。需要指出，存儲單元MC具有連接到其陽極側(cè)的位線BL和連接到其陰極側(cè)的字線WL。
[0050]根據(jù)離子導(dǎo)電層12中的纖絲的狀態(tài)，存儲單元MC具有兩種基本狀態(tài)，即復(fù)位狀態(tài)和置位狀態(tài)。
[0051]如圖7中的B所示，例如，存儲單元MC的復(fù)位狀態(tài)指示纖絲未穿透離子導(dǎo)電層12的狀態(tài)。在復(fù)位狀態(tài)下，存儲單元MC為高電阻。
[0052]另一方面，如圖7中的C所示，例如，存儲單元MC的置位狀態(tài)指示纖絲已穿透離子導(dǎo)電層12的狀態(tài)。在置位狀態(tài)下，存儲單元MC為低電阻。
[0053]為了使存儲單元MC處于置位狀態(tài)，例如，將大約4-7V的正向偏壓施加到存儲單元MC0具體而言，連接到陽極側(cè)的位線BL被施以大約4-7V的置位電壓Vset，連接到陰極側(cè)的字線WL被施以接接地電壓Vss。結(jié)果，朝著離子導(dǎo)電層12中的陰極側(cè)施加電場。該電場導(dǎo)致金屬離子被從金屬層11吸引到離子導(dǎo)電層12。結(jié)果，纖絲從金屬層11和離子導(dǎo)電層12的邊界面伸長到陰極側(cè)。而且，當(dāng)該纖絲到達字線WL時，存儲單元MC達到置位狀態(tài)。
[0054]另一方面，為了使存儲單元MC處于復(fù)位狀態(tài)，例如，將大約7-8V的反向偏壓施加到存儲單元MC。具體而言，連接到陽極側(cè)的位線BL被施以接地電壓Vss，連接到陰極側(cè)的字線WL被施以大約7-8V的復(fù)位電壓。結(jié)果，與上述使存儲單元MC處于置位狀態(tài)的實例相反，朝著離子導(dǎo)電層12中的陽極側(cè)施加電場。該電場導(dǎo)致形成纖絲的金屬原子被拉回到金屬層11。需要指出，金屬原子是構(gòu)成纖絲的原子的一個實例。結(jié)果，纖絲朝著金屬層11和離子導(dǎo)電層12的邊界面回縮。而且，當(dāng)纖絲的前端充分遠離字線WL時，存儲單元MC達到復(fù)位狀態(tài)。
[0055]而且，為了讀取存儲單元MC的狀態(tài)，例如，將大約5V的正向偏壓施加到存儲單元MC。具體而言，連接到陽極側(cè)的位線BL被施以大約5V的讀取電壓Vread，連接到陰極側(cè)的字線WL被施以接接地電壓Vss。然后，通過借助感測放大器2b檢測此時流入存儲單元MC的單元電流，可以讀取存儲單元MC的狀態(tài)。
[0056]需要指出，如圖7中的D所示，如果處于置位狀態(tài)下的存儲單元MC繼續(xù)被進一步施以正向偏壓，則纖絲繼續(xù)伸長，從而變得強連接到字線WL。此狀態(tài)被稱為過置位(over-set)狀態(tài)。存儲單元MC—旦達到過置位狀態(tài)，有時便無法返回復(fù)位狀態(tài)，即使在被施以反向偏壓時也無法復(fù)位。
[0057]在下面的描述中，存儲單元MC達到置位狀態(tài)有時也稱為“置位操作”，存儲單元MC達到復(fù)位狀態(tài)有時也稱為“復(fù)位操作”。需要指出，在本實施例的情況下，數(shù)據(jù)寫入意指在存儲單元MC上執(zhí)行置位操作，數(shù)據(jù)擦除意指在存儲單元MC上執(zhí)行復(fù)位操作.
[0058]如上所述，將特定的正向偏壓施加到存儲單元MC允許執(zhí)行數(shù)據(jù)寫入。但是，僅將正向偏壓施加到存儲單元MC有時導(dǎo)致出現(xiàn)下面的問題。換言之，通過施加正向偏壓形成的纖絲包括與離子導(dǎo)電層12的母體材料強耦合的金屬原子(下文稱為“強耦合金屬原子”)、以及與離子導(dǎo)電層12的母體材料弱耦合的金屬原子(下文稱為“弱耦合金屬原子”)。因此，如果處于置位狀態(tài)下的存儲單元MC被置于室內(nèi)等中，則弱耦合金屬原子逐漸散開，由此纖絲縮短。由此，存儲單元MC的電阻升高，不久之后，存儲單元MC轉(zhuǎn)換為復(fù)位狀態(tài)。這意味著存儲單元MC的存儲數(shù)據(jù)已被破壞。
[0059]因此，在本實施例中，存儲單元MC的數(shù)據(jù)保持特性通過以下的數(shù)據(jù)寫入得到改盡口 ο
[0060]圖8是解釋根據(jù)本實施例的非易失性半導(dǎo)體存儲裝置中的數(shù)據(jù)寫入概要的圖，圖8示出纖絲由Ag原子形成的實例。
[0061]首先，在步驟SI，將置位電壓Vset的正向偏壓施加到存儲單元MC，從而使離子導(dǎo)電層12中的纖絲伸長。如圖8所示，此時，纖絲包括強耦合金屬原子和弱耦合金屬原子。
[0062]然后，在步驟S2，存儲單元MC經(jīng)受去除在纖絲中包括的弱耦合金屬原子的操作。此操作可通過電的或熱的方式執(zhí)行，但是細節(jié)在下面介紹。如圖8所示，此操作導(dǎo)致僅強耦合金屬原子被留在纖絲中。
[0063]最后，在步驟S3，再次將正向偏壓施加到存儲單元MC。因此，金屬離子再次被從金屬層11吸引到離子導(dǎo)電層12以填充纖絲?，F(xiàn)在，一定比例的新吸引的金屬離子變?yōu)閺婑詈辖饘僭印Ｒ虼?，可以形成與步驟SI完成時的纖絲相比，具有更多強耦合金屬原子和更少弱耦合金屬原子的纖絲。
[0064]根據(jù)上述數(shù)據(jù)寫入，在步驟S2，弱耦合金屬原子被從纖絲中去除，因此更難發(fā)生由于存儲單元MC被置于室內(nèi)等而導(dǎo)致的纖絲變化。而且，在步驟S3，在步驟S2丟失金屬原子(弱耦合金屬原子)的纖絲可以由在被置于室內(nèi)等時較牢固的強耦合金屬原子填充。因此，可以實現(xiàn)具有高數(shù)據(jù)保持特性的存儲單元MC。
[0065]接下來，將描述特定的數(shù)據(jù)寫入過程。需要指出，數(shù)據(jù)寫入可通過執(zhí)行多個步驟實現(xiàn)，但是在下面，這一系列步驟被稱為“寫入序列”。
[0066]圖9是示出在根據(jù)本實施例的非易失性半導(dǎo)體存儲裝置的寫入序列期間被施加到存儲單元的電壓的圖。需要指出，圖9中的短劃線/雙點劃線指示的脈沖是復(fù)位脈沖(圖9所示的“復(fù)位”)，該復(fù)位脈沖具有復(fù)位操作所需的復(fù)位電壓Vreset的高度。需要指出，該復(fù)位脈沖是為了參考而被指示，并非在寫入序列中被實際施加到存儲單元MC。
[0067]首先，在步驟S101，執(zhí)行置位步驟。置位步驟是用于在存儲單元MC上執(zhí)行置位操作的步驟。在此，形成正向偏壓的置位脈沖(圖9所示的“置位”)被施加到存儲單元MC。置位脈沖例如是具有置位電壓Vset的高度的脈沖，并且通過將置位電壓Vset施加到位線BL、將接地電壓Vss施加到字線WL而被施加到存儲單元MC。因此，金屬離子被從金屬層11吸引到離子導(dǎo)電層12，從而使纖絲伸長。
[0068]然后，在步驟S102，執(zhí)行驗證步驟。驗證步驟是判定存儲單元MC的狀態(tài)的步驟。在此，形成正向偏壓的驗證脈沖(圖9所示的“驗證”)被施加到存儲單元MC。驗證脈沖例如是具有讀取電壓Vread的高度的脈沖，并且通過將讀取電壓Vread施加到位線BL、將接地電壓Vss施加到字線WL而被施加到存儲單元MC。因此，單元電流流入存儲單元MC，這樣，通過由感測放大器2b檢測該單元電流，可以確認存儲單元MC的置位操作是否完成。
[0069]如果在步驟S102判定存儲單元MC處于置位狀態(tài)下，則執(zhí)行轉(zhuǎn)移到步驟S103。另一方面，如果在步驟S102判定存儲單元MC不處于置位狀態(tài)下，則再次執(zhí)行步驟SlOl和S102。此時，置位脈沖的高度可被設(shè)為常數(shù)，或者，如圖9所示，可以在升高置位脈沖的高度之后執(zhí)行下一置位步驟。
[0070]在步驟S103，執(zhí)行去除步驟。去除步驟對應(yīng)于圖8所示的步驟S2，并且是去除在纖絲中包括的弱耦合金屬原子的步驟。在此，形成反向偏壓的去除脈沖(圖9所示的“去除”)被施加到存儲單元MC。去除脈沖為以下高度的脈沖:使得形成纖絲的金屬原子中的僅弱耦合金屬原子被拉回金屬層11，而留下形成纖絲的金屬原子中的強耦合金屬原子。在此方面，去除脈沖是低于復(fù)位脈沖(圖9所示的短劃線/雙點劃線)的脈沖。因此，到目前為止，在這些步驟所形成的纖絲中包括的僅弱耦合金屬原子被拉回金屬層11。
[0071]然后，在步驟S104，執(zhí)行填充步驟。填充步驟對應(yīng)于圖8所示的步驟S3，并且是重新從金屬層11吸引金屬離子并通過強耦合金屬原子填充在步驟S103的去除步驟中被去除了弱耦合金屬原子的纖絲的步驟。在此，形成正向偏壓的填充脈沖(圖9所示的“填充”)被施加到存儲單元MC。需要指出，如果填充脈沖的高度太低，則存在無法通過強耦合金屬原子充分填充纖絲的風(fēng)險，從而使得存儲單元MC達到不完全的置位狀態(tài)或復(fù)位狀態(tài)。相反，如果填充脈沖的高度太高，則存在纖絲過度伸長的風(fēng)險，從而使得存儲單元MC達到過置位狀態(tài)。因此，填充脈沖被優(yōu)選地設(shè)為與上一次執(zhí)行的置位步驟中采用的置位脈沖具有大致相同的高度(參考圖9所示的虛線a)。
[0072]然后，在步驟S105，執(zhí)行類似于步驟S102的驗證步驟。此驗證步驟是執(zhí)行最終確認存儲單元MC的狀態(tài)的步驟。作為此驗證步驟的結(jié)果，如果判定存儲單元MC處于置位狀態(tài)下，則寫入序列完成。相反，如果判定存儲單元MC不處于置位狀態(tài)下，則再次執(zhí)行步驟S103-S105。
[0073]如上所述，在本實施例的情況下，執(zhí)行去除步驟導(dǎo)致形成纖細狀態(tài)改變因素的弱耦合金屬原子的去除。此外，執(zhí)行后續(xù)的填充步驟導(dǎo)致通過強耦合金屬原子填充在去除步驟中被去除了弱耦合金屬原子的纖絲。因此，本實施例可以提供具有高數(shù)據(jù)保持特性的非易失性半導(dǎo)體存儲裝置。
[0074]需要指出，在本實施例中，一旦存儲單元MC的置位操作完成后(參考圖9所示的虛線b)，就執(zhí)行去除步驟。因此，所需的執(zhí)行去除步驟的次數(shù)與下面描述的實施例相比更少，從而可縮短寫入序列的處理時間。
[0075][第二實施例]
[0076]第二實施例描述了不同于第一實施例的寫入序列。
[0077]圖10是示出在根據(jù)第二實施例的非易失性半導(dǎo)體存儲裝置的寫入序列期間被施加到存儲單元的電壓的圖。需要指出，圖10中的短劃線/雙點劃線所指示的脈沖是復(fù)位脈沖(圖10所示的“復(fù)位”)，該復(fù)位脈沖具有復(fù)位操作所需的復(fù)位電壓Vreset的高度。需要指出，該復(fù)位脈沖是為了參考而被指示，并非在寫入序列中被實際施加到存儲單元MC。
[0078]首先，在步驟S201，執(zhí)行去除步驟。此去除步驟類似于第一實施例中的步驟S103中的去除步驟。結(jié)果，在已經(jīng)通過以前的寫入序列等形成的纖絲中包括的僅弱耦合金屬原子被拉回到金屬層11。
[0079]然后，在步驟S202，執(zhí)行置位操作。此置位步驟類似于第一實施例中的步驟SlOl中的置位步驟。但是，此置位步驟不單是伸長纖絲，而且重要意義在于通過強耦合金屬原子填充在步驟S201的去除步驟中被去除了弱耦合金屬原子的纖絲。換言之，此置位步驟還組合了第一實施例中的填充步驟的作用。
[0080]然后，在步驟S203，執(zhí)行驗證步驟。此驗證步驟類似于第一實施例的步驟S102中的驗證步驟。此步驟的結(jié)果是確認存儲單元MC的置位操作是否完成。
[0081]在步驟S203，如果判定存儲單元MC處于置位狀態(tài)下，則寫入序列完成。另一方面，如果判定存儲單元MC不處于置位狀態(tài)下，則再次執(zhí)行步驟S201-S203。此時，置位脈沖的高度可被設(shè)為常數(shù)，或者，如圖10所示，可以在升高置位脈沖(圖10所示的“置位”)的高度之后執(zhí)行下一置位步驟。
[0082]如上所述，在本實施例中，執(zhí)行去除步驟和執(zhí)行發(fā)揮填充步驟作用的置位步驟，因此，與第一實施例類似，可以提供具有高數(shù)據(jù)保持特性的非易失性半導(dǎo)體存儲裝置。
[0083]此外，在本實施例的情況下，在每次執(zhí)行發(fā)揮填充步驟作用的置位步驟之前執(zhí)行去除步驟，因此，與第一實施例相比，可以更可靠地去除在纖絲中包括的弱耦合金屬原子。而且，只需重復(fù)步驟S201-S203便可實現(xiàn)寫入序列，這樣，與第一實施例相比，控制可以更簡單，在第一實施例中在存儲單元MC的置位操作完成前后(圖9所示的虛線b)切換步驟的執(zhí)行模式。
[0084][第三實施例]
[0085]第三實施例描述了不同于第一和第二實施例的寫入序列。
[0086]圖11是示出在根據(jù)第三實施例的非易失性半導(dǎo)體存儲裝置的寫入序列期間被施加到存儲單元的電壓的圖。需要指出，圖11中的短劃線/雙點劃線所指示的脈沖是復(fù)位脈沖(圖11所示的“復(fù)位”)，該復(fù)位脈沖具有復(fù)位操作所需的復(fù)位電壓Vreset的高度。需要指出，該復(fù)位脈沖是為了參考而被指示，并非在寫入序列中被實際施加到存儲單元MC。
[0087]首先，在步驟S301，執(zhí)行置位步驟。此置位步驟類似于第一實施例中的步驟SlOl中的置位步驟。此步驟導(dǎo)致離子導(dǎo)電層12中的纖絲伸長。
[0088]然后，在步驟S302，執(zhí)行去除步驟。此去除步驟類似于第一實施例中的步驟S103中的去除步驟。此步驟導(dǎo)致在離子導(dǎo)電層12中的纖絲中包括的弱耦合金屬原子被去除。
[0089]然后，在步驟S303，執(zhí)行填充步驟。此填充步驟類似于第一實施例中的步驟S104中的填充步驟。需要指出，為了抑制不充分填充或過度填充，此填充步驟中采用的填充脈沖(圖11中的“填充”)被優(yōu)選地設(shè)為與之前步驟S301的置位步驟中采用的置位脈沖具有大致相同的高度(參考圖11所示的虛線a)。此步驟導(dǎo)致在步驟S302中被去除了弱耦合金屬原子的纖絲被強耦合金屬原子填充。
[0090]然后，在步驟S304，執(zhí)行驗證步驟。此驗證步驟類似于第一實施例中的步驟S102中的驗證步驟。此步驟導(dǎo)致確認存儲單元MC的置位操作是否完成。
[0091]在步驟S304，如果判定存儲單元MC處于置位狀態(tài)下，則寫入序列完成。另一方面，如果判定存儲單元MC不處于置位狀態(tài)下，則再次執(zhí)行步驟S301-S304。此時，置位脈沖和填充脈沖的高度可被設(shè)為常數(shù)，或者，如圖11所示，可以在升高置位脈沖和填充脈沖的高度之后執(zhí)行下一置位步驟和填充步驟。
[0092]如上所述，在本實施例中，執(zhí)行去除步驟和填充步驟，因此，與第一實施例類似，可以提供具有高數(shù)據(jù)保持特性的非易失性半導(dǎo)體存儲裝置。
[0093]此外，在本實施例的情況下，每當(dāng)執(zhí)行置位步驟，便執(zhí)行去除步驟和填充步驟，因此，可以形成由與第一實施例相比更大數(shù)量的強耦合金屬原子構(gòu)成的纖絲。而且，只需重復(fù)步驟S301-S304便可實現(xiàn)寫入序列，這樣，類似于第二實施例，與第一實施例相比，可以使控制更簡單。
[0094][第四實施例]
[0095]第四實施例描述了第一到第三實施例的寫入序列的修改實例。需要指出，盡管此處涉及第一實施例的修改實例，但是本實施例也適用于第二和第三實施例。
[0096]圖12是示出在根據(jù)第四實施例的非易失性半導(dǎo)體存儲裝置的寫入序列期間被施加到存儲單元的電壓的圖。需要指出，圖12中的短劃線/雙點劃線所指示的脈沖是復(fù)位脈沖(圖12所示的“復(fù)位”)，該復(fù)位脈沖具有復(fù)位操作所需的脈寬。需要指出，該復(fù)位脈沖是為了參考而被指示，并非在寫入序列中被實際施加到存儲單元MC。
[0097]本實施例的寫入序列重復(fù)執(zhí)行置位步驟(圖12所示的步驟S401)和驗證步驟(圖12所示的步驟S402)，直到存儲單元MC的置位操作完成，然后執(zhí)行去除步驟(圖12所示的步驟S403)、填充步驟(圖12所示的步驟S404)和驗證步驟(圖12所示的步驟S405)。這些步驟S401-S405分別對應(yīng)于第一實施例的步驟S101-S105。
[0098]但是，盡管在第一實施例中，在重復(fù)執(zhí)行置位步驟和驗證步驟時升高置位脈沖的高度，但是在本實施例中，如圖12所示，是增大置位脈沖(圖12所示的“置位”)的脈寬。即使在這種情況下，也可以促進離子導(dǎo)電層12中的纖絲伸長，與第一實施例中的置位步驟類似。
[0099]需要指出，本實施例的去除步驟中采用的去除脈沖(圖12所示的“去除”)只需從離子導(dǎo)電層12中的纖絲中去除弱耦合金屬原子，因此該脈沖具有與復(fù)位脈沖(圖12中的短劃線/雙點劃線)相比更小的脈寬。而且，為了抑制不充分填充或過度填充，此填充步驟中采用的填充脈沖(圖12中的“填充”)被優(yōu)選地設(shè)為與上一次執(zhí)行的置位步驟中采用的置位脈沖具有大致相同的脈寬(參考圖12所示的虛線a)。
[0100]如上所述，在本實施例的情況下，根據(jù)脈寬而增大置位脈沖。因此，盡管一方面與根據(jù)高度增大置位脈沖的情況相比，需要更多的寫入序列處理時間，但是，被施加到存儲單元MC的電壓可以保持較低，從而可減小壓力。
[0101]需要指出，置位脈沖的增大不必僅根據(jù)高度或脈寬之一而執(zhí)行，也可以根據(jù)高度和脈寬這兩方面執(zhí)行。
[0102][第五實施例]
[0103]第五實施例描述了第一到第四實施例的寫入序列的修改實例。需要指出，盡管此處涉及第一實施例的修改實例，但是本實施例也適用于第二到第四實施例。
[0104]圖13和14是示出在根據(jù)第五實施例的非易失性半導(dǎo)體存儲裝置的寫入序列期間被施加到存儲單元的電壓等的圖。
[0105]本實施例的寫入序列重復(fù)執(zhí)行置位步驟(圖13和14所示的步驟S501)和驗證步驟(圖13和14所示的步驟S502)，直到存儲單元MC的置位操作完成，然后執(zhí)行去除步驟(圖13和14所示的步驟S503)、填充步驟(圖13和14所示的步驟S504)和驗證步驟(圖13和14所示的步驟S505)。這些步驟S501-S505分別對應(yīng)于第一實施例的步驟S101-S105。
[0106]但是，盡管在第一實施例中，使用去除脈沖以加電的方式執(zhí)行去除步驟，但是在本實施例中，如圖13和14所示，通過加熱存儲單元MC使在纖絲中包括的弱耦合金屬原子發(fā)生熱擴散。
[0107]現(xiàn)在，當(dāng)以加熱的方式去除弱耦合金屬原子時，必須加熱存儲單元MC，但此時必須考慮存儲單元MC的溫度特性。因此，在圖13所示的實例中，在去除步驟后直到后面的填充步驟之間提供用于冷卻存儲單元MC的時間(參考圖13所示的虛線a)。此外，在圖14所示的實例中，填充步驟中采用的填充脈沖(圖14所示的“填充”)和在填充步驟之后的驗證步驟中采用的驗證脈沖(圖14所示的“驗證”)被設(shè)為小于在執(zhí)行去除步驟之前所執(zhí)行的置位步驟中采用的置位脈沖和驗證步驟中采用的驗證脈沖(參考圖14所示的虛線a)。
[0108]接下來，將描述用于實現(xiàn)圖13和14所示的寫入序列的非易失性半導(dǎo)體存儲裝置的配置實例。
[0109]圖15是示出根據(jù)本實施例的非易失性半導(dǎo)體存儲裝置中的存儲單元陣列及其外圍電路的配置實例的視圖。在本實施例的情況下，相對于第一實施例中描述的圖6所示的配置實例，進一步地，在襯底電路與存儲單元陣列I之間插入與存儲單元陣列I具有大致相同面積的加熱層。該加熱層4設(shè)置有高電阻線4a。在該配置實例的情況下，設(shè)置加熱層4允許由高電阻線4a產(chǎn)生的焦耳熱加熱整個存儲單元陣列I。需要指出，加熱層4不限于像圖15跨越整個存儲單元陣列I，也可以通過對加熱層4進行分區(qū)來分塊加熱存儲單元MC。
[0110]如上所述，在本實施例的情況下，即使在加熱存儲單元MC的情況下，也可實現(xiàn)與在采用去除脈沖的情況下類似的優(yōu)點。換言之，本實施例也可以提供具有高數(shù)據(jù)保持特性的非易失性半導(dǎo)體存儲裝置。
[0111]在此，如果兩個脈沖具有基本相同的高度，則兩個脈沖的高度差為0.7V或更小。如果兩個脈沖具有相同的高度，則兩個脈沖的高度差為0.3V或更小。如果兩個脈沖具有基本相同的寬度，則較窄脈沖的寬度是較寬脈沖的寬度的70%或更多。如果兩個脈沖具有相同的寬度，則較窄脈沖的寬度是較寬脈沖的寬度的90%或更多。基于測量期間的典型誤差容限描述這些容限。
[0112][其它]
[0113]盡管已經(jīng)描述了本發(fā)明的特定實施例，但是這些實施例僅通過舉例的方式被呈現(xiàn)，并非旨在限制本發(fā)明的范圍。實際上，此處描述的新穎方法和系統(tǒng)可以通過各種其它形式實現(xiàn)；而且，在不偏離本發(fā)明的精神的情況下，可以對此處描述的方法和系統(tǒng)的形式做出各種省略、替換和修改。所附權(quán)利要求及其等同物旨在涵蓋這些將落在本發(fā)明的范圍和精神內(nèi)的形式或修改。
【權(quán)利要求】
1.一種非易失性半導(dǎo)體存儲裝置，包括: 存儲單元陣列，其包括多個第一線、與所述多個第一線交叉的多個第二線、以及多個存儲單元，其中在所述多個第一線與所述多個第二線的每個交叉處上設(shè)置一個存儲單元，每個存儲單元根據(jù)纖絲的數(shù)據(jù)存儲狀態(tài)存儲數(shù)據(jù)；和 控制電路，其被配置為執(zhí)行將數(shù)據(jù)寫入所述存儲單元的寫入序列， 所述寫入序列包括: 置位操作，其將具有第一極性的置位脈沖施加到所述存儲單元；和 去除操作，其將具有與所述第一極性相反的第二極性的去除脈沖施加到所述存儲單元；并且 所述控制電路在執(zhí)行所述寫入序列期間被配置為重復(fù)執(zhí)行所述置位操作，直到所述存儲單元達到期望的數(shù)據(jù)存儲狀態(tài)，然后執(zhí)行所述去除操作。
2.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲裝置，其中 所述寫入序列進一步包括驗證操作，所述驗證操作將驗證脈沖施加到所述存儲單元，以確認所述存儲單元是否已達到所述期望的數(shù)據(jù)存儲狀態(tài)，并且 所述控制電路在執(zhí)行所述寫入序列期間被配置為在每次執(zhí)行所述置位操作之后執(zhí)行所述驗證操作。
3.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路被配置為進一步執(zhí)行擦除所述存儲單元中數(shù)據(jù)的擦除序列，所述擦除序列包括復(fù)位操作，所述復(fù)位操作將具有所述第二極性的復(fù)位脈沖施加到所述存儲單元，并且 所述去除脈沖具有比所述復(fù)位脈沖的振幅更低的振幅。
4.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路被配置為進一步執(zhí)行擦除所述存儲單元中數(shù)據(jù)的擦除序列，所述擦除序列包括復(fù)位操作，其將具有所述第二極性的復(fù)位脈沖施加到所述存儲單元，并且 所述去除脈沖具有比所述復(fù)位脈沖的脈寬更小的脈寬。
5.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路在執(zhí)行所述寫入序列期間被配置為執(zhí)行多個所述置位操作，同時在每個置位操作之后升高所述置位脈沖的振幅。
6.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲裝置，其中 所述寫入序列包括填充操作，所述填充操作將具有所述第一極性的填充脈沖施加到所述存儲單元，并且 所述控制電路在執(zhí)行所述寫入序列期間被配置為在執(zhí)行所述去除操作之后執(zhí)行所述填充操作。
7.根據(jù)權(quán)利要求6的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路在執(zhí)行所述寫入序列期間被配置為在執(zhí)行所述填充操作之后執(zhí)行驗證操作，所述驗證操作將驗證脈沖施加到所述存儲單元，以確認所述存儲單元是否已達到所述期望的數(shù)據(jù)存儲狀態(tài)。
8.根據(jù)權(quán)利要求6的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路在執(zhí)行所述寫入序列期間被配置為使用所述填充脈沖執(zhí)行所述填充操作，所述填充脈沖與上一次執(zhí)行的所述置位操作的所述置位脈沖具有基本相同的振幅。
9.根據(jù)權(quán)利要求6的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路在執(zhí)行所述寫入序列期間被配置為使用所述填充脈沖執(zhí)行所述填充操作，所述填充脈沖與上一次執(zhí)行的所述置位操作的所述置位脈沖具有基本相同的脈寬。
10.一種非易失性半導(dǎo)體存儲裝置，包括: 存儲單元陣列，其包括多個第一線、與所述多個第一線交叉的多個第二線、以及多個存儲單元，其中在所述多個第一線與所述多個第二線的每個交叉處上設(shè)置一個存儲單元，每個存儲單元根據(jù)纖絲的數(shù)據(jù)存儲狀態(tài)存儲數(shù)據(jù)；和 控制電路，其被配置為執(zhí)行將數(shù)據(jù)寫入所述存儲單元的寫入序列， 所述寫入序列包括: 置位操作，其將具有第一極性的置位脈沖施加到所述存儲單元；和 去除操作，其將具有與所述第一極性相反的第二極性的去除脈沖施加到所述存儲單元；并且 所述控制電路在執(zhí)行所述寫入序列期間被配置為重復(fù)執(zhí)行所述去除操作，然后執(zhí)行所述置位操作，直到所述存儲單元達到期望的數(shù)據(jù)存儲狀態(tài)。
11.根據(jù)權(quán)利要求10的非易失性半導(dǎo)體存儲裝置，其中 所述寫入序列進一步包括驗證操作，所述驗證操作將驗證脈沖施加到所述存儲單元，以確認所述存儲單元是否已達到所述期望的數(shù)據(jù)存儲狀態(tài)，并且 所述控制電路在執(zhí)行所述寫入序列期間被配置為在每次執(zhí)行所述置位操作之后執(zhí)行所述驗證操作。
12.根據(jù)權(quán)利要求10的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路被配置為進一步執(zhí)行對所述存儲單元擦除數(shù)據(jù)的擦除序列，所述擦除序列包括復(fù)位操作，所述復(fù)位操作將具有所述第二極性的復(fù)位脈沖施加到所述存儲單元，并且 所述去除脈沖具有比所述復(fù)位脈沖的振幅更低的振幅。
13.根據(jù)權(quán)利要求10的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路被配置為進一步執(zhí)行對所述存儲單元擦除數(shù)據(jù)的擦除序列，所述擦除序列包括復(fù)位操作，所述復(fù)位操作將具有所述第二極性的復(fù)位脈沖施加到所述存儲單元，并且 所述去除脈沖具有比所述復(fù)位脈沖的脈寬更小的脈寬。
14.根據(jù)權(quán)利要求10的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路在執(zhí)行所述寫入序列期間被配置為執(zhí)行多個所述置位操作，同時在每個置位操作之后升高所述置位脈沖的振幅。
15.一種非易失性半導(dǎo)體存儲裝置，包括: 存儲單元陣列，其包括多個第一線、與所述多個第一線交叉的多個第二線、以及多個存儲單元，其中在所述多個第一線與所述多個第二線的每個交叉處上設(shè)置一個存儲單元，每個存儲單元根據(jù)纖絲的數(shù)據(jù)存儲狀態(tài)存儲數(shù)據(jù)；和 控制電路，其被配置為執(zhí)行將數(shù)據(jù)寫入所述存儲單元的寫入序列， 所述寫入序列包括: 置位操作，其將具有第一極性的置位脈沖施加到所述存儲單元； 去除操作，其將具有與所述第一極性相反的第二極性的去除脈沖施加到所述存儲單元；以及 填充操作，其將填充脈沖施加到所述存儲單元，所述填充脈沖具有所述第一極性；并且 所述控制電路在執(zhí)行所述寫入序列期間被配置為按以下順序重復(fù)執(zhí)行所述置位操作、所述去除操作、以及所述填充操作，直到所述存儲單元達到期望的數(shù)據(jù)存儲狀態(tài)。
16.根據(jù)權(quán)利要求15的非易失性半導(dǎo)體存儲裝置，其中 所述寫入序列包括驗證操作，所述驗證操作將驗證脈沖施加到所述存儲單元，以確認所述存儲單元是否已達到所述期望的數(shù)據(jù)存儲狀態(tài)，并且 所述控制電路在所述寫入序列期間被配置為在每次執(zhí)行所述填充操作之后執(zhí)行所述驗證操作。
17.根據(jù)權(quán)利要求15的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路被配置為進一步執(zhí)行對所述存儲單元擦除數(shù)據(jù)的擦除序列，所述擦除序列包括復(fù)位操作，所述復(fù)位操作將具有所述第二極性的復(fù)位脈沖施加到所述存儲單元，并且 所述去除脈沖具有比所述復(fù)位脈沖的振幅更低的振幅。
18.根據(jù)權(quán)利要求15的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路被配置為進一步執(zhí)行對所述存儲單元擦除數(shù)據(jù)的擦除序列，所述擦除序列包括復(fù)位操作，所述復(fù)位操作將具有所述第二極性的復(fù)位脈沖施加到所述存儲單元，并且 所述去除脈沖具有比所述復(fù)位脈沖的脈寬更小的脈寬。
19.根據(jù)權(quán)利要求15的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路在執(zhí)行所述寫入序列期間被配置為執(zhí)行多個所述置位操作，同時在每個置位操作之后升高所述置位脈沖的振幅。
20.根據(jù)權(quán)利要求15的非易失性半導(dǎo)體存儲裝置，其中 所述控制電路在執(zhí)行所述寫入序列期間被配置為使用所述填充脈沖執(zhí)行所述填充操作，所述填充脈沖與所述置位操作的所述置位脈沖具有基本相同的振幅。
【文檔編號】G11C16/14GK104282335SQ201310600999
【公開日】2015年1月14日 申請日期:2013年11月25日 優(yōu)先權(quán)日:2013年7月12日
【發(fā)明者】松并絢也 申請人:株式會社東芝