高性能可擴展只讀存儲器單元的制作方法
【專利摘要】本發(fā)明涉及一種二位只讀存儲器（ROM）單元以及檢測其數(shù)據(jù)狀態(tài)的方法。陣列中的每個ROM單元包括單一n溝道金屬-氧化物-半導體（MOS）晶體管，該晶體管帶有偏置參考電壓的源極，以及晶體管的漏極，該漏極通過接觸或通孔連接至陣列中與其列相關的第一、第二和第三位線中的一個或一個都不連接。陣列中的每一行與用于該行的單元的晶體管柵極的字線有關。為了讀出，列選擇電路響應列地址，選擇三個位線中的一對使其以線“或非”方式應用到讀出線中。
【專利說明】高性能可擴展只讀存儲器單元
【技術領域】
[0001]本發(fā)明屬于固態(tài)半導體存儲器領域。本發(fā)明的實施例更具體地針對只讀存儲器的存儲單元和結構。
【背景技術】
[0002]現(xiàn)在，在很多電子系統(tǒng)，尤其是在便攜式電子裝置和系統(tǒng)中，非易失性固態(tài)存儲器裝置是常見的。掩膜可編程只讀存儲器(ROM)構成一種傳統(tǒng)類型的非易失性半導體存儲器。當讀/寫非易失性存儲器技術(例如電可擦除可編程“只讀”存儲器(EEPROM)裝置，“閃存”EEPR0M，鐵電隨機存儲器(FRAM))目前可用時，由于掩膜可編程ROM具有非常小的單元尺寸和快速的讀取時間，其繼續(xù)存在吸引力(為說明起見，此處可以簡單地將掩膜可編程ROM稱為“R0M”，應該理解，EEPROM和其他可編程存儲器也充當“只讀”存儲器的作用)。
[0003]圖1a和Ib示出傳統(tǒng)掩膜可編程ROM單元的設置。圖1a是傳統(tǒng)ROM陣列的2X4部分的簡化電氣原理圖，其示出兩行和四列中ROM單元2"至21:3的設置。在這個傳統(tǒng)的1^陣列實例中，單元20.0至20，3在相同行，正因如此，接收該行的字線孔0，而單元21，(|至21，3在相同行，則接收該行的字線WL1。單元20.0，21，0在相同列，并且各自耦合至位線此0，而單元2^,2〃耦合至其列的位線BLl，單元20.2、21.2耦合至其列的位線BL2，并且單元
耦合至其列的位線BL3。位線BLO至BL 3通過列譯碼多路復用器5各自連接到讀出放大器6和預充電電路3。可替換地，預充電電路3可連接到所有位線BLO至BL3 (例如，從列譯碼多路復用器5連接在其另一端)。字線譯碼器(未示出)根據(jù)譯碼后的行地址驅動字線WL0、WLl中的一個。列譯碼多路復用器5接收譯碼后的地址信號Y[0]、Y[l]、Υ[2]、Υ[3]，響應每個相應的位線BLO至BL3中的一個，分別地，耦合至讀出線SL和讀出放大器6。
[0004]在本傳統(tǒng)實例中，每個單元2構造成單一 η溝道金屬-氧化物-半導體(MOS)晶體管，其柵極連接到所在行的字線WL0、WL1，并且其源極接地(Vss)。每個單元2的MOS晶體管的漏極可或不可連接到其列的位線BLx，這取決于該單元2的編程的數(shù)據(jù)狀態(tài)。在圖1a的實例中，由于其晶體管漏極分別連接到位線BL1、BL0,單元&和21?(ι各自編程為“O”電平。相反地，由于其晶體管漏極分別浮置且沒有連接到位線BLO、BL1，單元2"和21Λ各自編程為“I”電平。
[0005]在圖1a的傳統(tǒng)實例的操作中，通過列譯碼多路復用器5選擇位線BLO至BL3中的一個，例如響應列地址的兩個最低有效位；這種選擇同樣選擇整個陣列的每個第四列。在讀周期的開始，當字線WLO、WLl保持無效低電平，預充電電路3為選定的位線預充電至高電壓，然后釋放這些選定的位線，允許其電浮置。位線預充電之后，響應行地址，字線WLO、WLl中的一個被通電，開啟該行中單元2的η溝道MOS晶體管。選定行和選定列中被編程為“O”狀態(tài)的那些單元2開始將各自的位線從預充電電平拉向Vss。例如，如果選擇位線BLl并且字線WLO隨后被驅動為有效高電平，則單元2^的η溝道晶體管將在位線BLl處放電預充電電平，因為單元2^被編程為其“O”狀態(tài)。相反地，選定行和選定列中被編程為“I”狀態(tài)的那些單元2會從其各自的位線斷開，并且不能將那些位線從其預充電電壓拉向Vss。對于圖1a中單元的實例，如果選擇位線BLl和字線WL1，位線BLl將保持其預充電電平，因為已編程為“I”狀態(tài)。經過充分的時間，選定的位線BL0、BL1到達其最終電平，讀出放大器6能夠探測選定位線BLO、BLl端的電平。
[0006]從圖1a中可明顯看出，單元2的構造相當簡單-每個單元2僅由單一晶體管組成，其漏極連接或不連接到所在列的位線BLx。圖1b根據(jù)傳統(tǒng)方法示出四個單元2α(ι至的構造的平面(布局)視圖。在該構造中，每個單元2被構造在有源區(qū)(例如P型阱，或傳統(tǒng)意義上通過隔離介質包圍襯底的P型區(qū))。字線WL0、WL1由多晶硅或另外的柵極材料構造而成，并延伸至有源區(qū)以便在相應行中充當單元2的η溝道晶體管的柵電極。在字線WL0、WLl任一側的有源表面是η型摻雜，從而以傳統(tǒng)自對準方式形成這些晶體管的源極區(qū)9s和漏極區(qū)9d。提供接地電壓Vss的金屬導體延伸至單元2的每一行的兩端，平行于字線WL0、WL1，穿過通孔13與每個源極區(qū)9s接觸。位線BLO、BLl由提供接地電壓Vss的不同金屬層形成，且垂直延伸至在相應列的單元2的兩端。在本實例中，位線BLO水平(在圖1b的視圖中)垂直延伸在單元兩端，且位線BLl延伸在單元兩端。
[0007]每個單元2通過其漏極區(qū)9d和其相應位線BL0、BL1之間的通孔11的存在或不存在來編程。在本實例中，沒有給單元提供通孔11，并且同樣地，這些單元都不連接至其相應位線BL0、BL1 ;這些單元2"、〗^因此被編程為“I”數(shù)據(jù)狀態(tài)。相反地，在每個單元中提供通孔11，分別連接漏極區(qū)9d至其位線BLO、BLl0這些單元因此被編程為“O”數(shù)據(jù)狀態(tài)。
[0008]在該傳統(tǒng)構造中，ROM單元2的讀取性能是通過“O”數(shù)據(jù)狀態(tài)的η溝道晶體管傳導的電流確定的，因為單元2要對預充電的位線放電至能夠被讀出放大器6準確并可靠讀出電壓，此過程所需要的時間由該電流確定。作為MOS領域基本的知識，單元晶體管的電流驅動與晶體管溝道寬/長比成正比。圖1b示出單元2"的晶體管溝道寬度CW和溝道長度(例如，柵極寬度)GW。對于最大的器件密度，因此ROM資源需要最小的芯片面積，通過使用用于制造技術的最小尺寸的MOS晶體管來構造單元2是有利的。
[0009]據(jù)觀察，關于本發(fā)明，在45nm以及更小的技術節(jié)點的ROM晶體管的擴展是有限的。一個難點是在這些小的形體尺寸中增加的器件可變性，特別是關于閾值電壓的可變性。在這些非常小的形體尺寸中，如隨機摻雜波動、應力效應，以及線邊緣粗糙度的效應能夠引起晶體管到晶體管的閾值電壓的顯著變化。這種閾值電壓的可變性體現(xiàn)于在相同陣列中從單元到單元的讀取電流的顯著變化。這種變化為解釋最壞條件下的電流，使設計參數(shù)的松弛成為必要，例如通過不擴展ROM單元晶體管和制造技術的最小晶體管尺寸，或者通過減小位線長度，或者通過這兩種方式。這些松弛的參數(shù)導致可用技術節(jié)點比預計的性能降低而且芯片面積增大。

【發(fā)明內容】

[0010]本發(fā)明的實施例提供一種只讀存儲器(R0M)，其具有的芯片面積和性能特點是可擴展的，具有制造技術的最小晶體管形體尺寸。
[0011]本發(fā)明的實施例提供這樣一種R0M，其中根據(jù)所需的存儲器組織，能夠得到具有全長度位線的這種性能擴展。 [0012]本發(fā)明的實施例提供這樣一種R0M，在其中通過在讀出通路需要最低量的譯碼和多路復用電路的方式能夠得到這種擴展。
[0013]參考以下說明連同其附圖，本發(fā)明的實施例的其他目的和優(yōu)勢對本領域技術人員來說是明顯的。
[0014]本發(fā)明可應用到掩膜可編程只讀存儲器(ROM)陣列，其中每個可尋址存儲器單元儲存二位數(shù)據(jù)。每個單元構造為單一金屬-氧化物-半導體(MOS)晶體管，其具有在晶體管的漏極區(qū)和第一、第二和第三位線之間的三個潛在接觸位置。對于每個單元，二位數(shù)據(jù)狀態(tài)通過在或不在單一的第一、第二和第三接觸位置放置接觸或通孔來編程。耦合到三個位線的列譯碼多路復用器能夠根據(jù)編碼方案，讀出三個位線中的一對的邏輯組合以復原由尋址單元儲存的數(shù)據(jù)位中的一個。由能夠讀出三個位線中的不同對的邏輯組合的列譯碼多路復用器能夠恢復由該單元儲存的第二數(shù)據(jù)位。
【專利附圖】

【附圖說明】
[0015]圖1a是以原理圖的形式，示出傳統(tǒng)只讀存儲器(ROM)中的陣列的一部分的電氣圖。
[0016]圖1b是示出集成電路表面的一部分的平面圖，其中圖1a示出的陣列中的傳統(tǒng)ROM存儲單元在此表面實現(xiàn)。
[0017]圖2根據(jù)本發(fā)明的實施例以方框圖的形式示出構造的大規(guī)模集成電路的電氣圖。
[0018]圖3根據(jù)本發(fā)明的實施例以方框圖的形式示出在圖2的集成電路中構造的存儲器資源的電氣圖。
[0019]圖4根據(jù)本發(fā)明的實施例以原理圖的形式示出圖3的存儲器的一部分的電氣圖。
[0020]圖5a和5b示出集成電路表面的一部分的平面圖，其中根據(jù)本發(fā)明的實施例構造的ROM單元在此表面實現(xiàn)。
[0021]圖6a至6c根據(jù)本發(fā)明的實施例示出圖5a和5b的ROM單元的剖面圖。
【具體實施方式】
[0022]本發(fā)明將結合一個或更多其他實施例來描述，即根據(jù)金屬-氧化物-半導體(MOS)技術構造的掩膜可編程只讀存儲器(read-only memory, ROM)中實施,正如預期的，當在該背景下實施本發(fā)明特別有利。然而，還可以預期的是，本發(fā)明能夠提供在其他電路和應用中的優(yōu)勢。因此，應該理解，以下說明僅舉例方式提供，并不意圖限制本發(fā)明所要求保護的實際范圍。
[0023]圖2以所謂的“片上系統(tǒng)”(“SoC”)的形式示出大規(guī)模集成電路30的實例，正如現(xiàn)在在很多電子系統(tǒng)中流行的一樣。集成電路30是單芯片集成電路，在其中實現(xiàn)整個計算機體系結構。同樣地，在本實例中，集成電路30包括微處理器32的中央處理單元，其連接到系統(tǒng)總線SBUS。包括隨機存取存儲器(RAM) 38和只讀存儲器(ROM) 39的各種存儲器資源駐留在系統(tǒng)總線SBUS上并且因此可由微處理器32訪問。在本實例中，盡管還可提供例如電可擦除可編程只讀存儲器(EEPROM)的額外的“只讀”存儲器資源，R0M39被實現(xiàn)為掩膜可編程ROM。R0M39通常充當程序存儲器，儲存微處理器32可執(zhí)行的程序指令，而RAM38充當數(shù)據(jù)存儲器。在某些情況下，程序指令可駐留在RAM38中由微處理器32調用和執(zhí)行。在一般意義上，其他系統(tǒng)功能在集成電路30中經由系統(tǒng)控制34和輸入/輸出接口(I/F) 37示出。
[0024]參考了本說明的本領域技術人員會認識到，集成電路30包括圖2示出的功能的附加的或可替換的功能，或者根據(jù)與圖2示出的結構不同的結構設備其功能。因此集成電路30的結構和功能僅舉例提供，并不傾向于限制本發(fā)明的范圍。
[0025]本發(fā)明的實施例可在集成電路30中經由R0M39實現(xiàn)，其構造的實例在圖3中示出?？商鎿Q地，R0M39可對應于獨立存儲器集成電路，而不是如圖2示出的嵌入式存儲器。參考了本說明的本領域技術人員會理解，圖3中的R0M39的存儲器結構僅通過舉例提供。
[0026]在本實例中，R0M39包括包含設置成行和列的只讀存儲器單元的存儲器陣列40。雖然在圖3示出的是存儲器陣列40的單一例子，應該理解，R0M39包括多個存儲器陣列40，每個對應于R0M39的地址空間內的存儲塊。在圖3示出的實例中，存儲器陣列40包括m行和η列ROM單元，其中每個單元儲存二位數(shù)據(jù)。在本發(fā)明的實施例中，相同列中的ROM單元共享三個位線BLA[n-l:0]、BLB[n-l:0]、BLC[n-l:0]，并且相同行中的ROM單元共享一個字線WL[m-l:0]。存儲器陣列40可以根據(jù)地址空間或存儲器結構可替換地設置為包括ROM單元的多個陣列塊或子陣列。如在下文將會進一步詳細描述的，行譯碼器45接收表明將被訪問的存儲器陣列40的行的行地址值，并且為對應于該行地址值的一個字線WL [m-Ι: O]通電，行地址值根據(jù)儲存在那些單元中的數(shù)據(jù)的狀態(tài)將對應行中的ROM單元耦合至相應列的位線 BLA [η-1: O]、BLB [n_l: O]、BLC [n_l: O]。，
[0027]列譯碼器46接收至少一部分列地址值，對該列地址值譯碼，并生成列選擇信號Y[MF-1:0]，其應用至列選擇電路42。如在下文將會進一步詳細描述的，列選擇電路42通過將與由列地址值選擇的一列或多列相關的那些位線BLA[n-l:0]、BLB[n-l:0]、BLC[n-l:0]耦合至一個或多個讀出放大器44來響應列選擇信號Y [MF-1:0]。如在下文將會進一步詳細描述的，根據(jù)多路復用因子MF以及考慮到在本發(fā)明的實施例中每個ROM單元儲存兩個數(shù)據(jù)位，列選擇電路42構造為一個`或多個多路復用器，每個多路復用器與存儲器陣列40的一組列相關。讀出放大器44以傳統(tǒng)方式構造，并且將讀出的數(shù)據(jù)狀態(tài)從所選的ROM單元傳輸至數(shù)據(jù)總線DATA_0UT。在每個讀取操作之前，提供位線預充電電路47以施加所需的預充電電壓至位線BLA [η-1: O]、BLB [n_l: O]、BLC [n_l: O]。在本實施例中，預充電電路47通過列選擇電路42耦合至位線BLA [η-1: O]、BLB [n_l: O]、BLC [n_l: O]?？商鎿Q地，預充電電路47可以替換地從列選擇電路42提供在陣列40的相對側，以對位線BLA[n-l:0]、BLB[n_l:0]、BLC[n-l:0]直接預充電。
[0028]圖4示出與列選擇電路42的相應部分結合的存儲器陣列40的2X2部分。在本示圖中，示出四個ROM單元50。根據(jù)本發(fā)明的該實施例,每個ROM單元50儲存二位數(shù)字數(shù)據(jù)。ROM單元50α(ι駐留在行O和列0，并且ROM單元SOcu駐留在行O和列I。類似地，ROM單元501(|和501;1分別駐留在行I的列O和列I。
[0029]典型ROM單元SOc^jOcu的電氣構造的實例在圖4示出，應該理解，在存儲器陣列40中的其他ROM單元50將被類似地構造。根據(jù)本發(fā)明的該實施例，ROM單元SOc^jOcu各自包括η溝道MOS晶體管52，該晶體管的源極在接地電壓Vss上，而柵極連接至字線WL[0]。以ROM單元50"為例，晶體管52的漏極連接到開關54，開關54根據(jù)ROM單元50"的編程狀態(tài)將晶體管52的漏極連接至與ROM單元50的該列O相關的三個位線BLA[O]、BLB [O]、BLC[O]的其中之一或不連接。根據(jù)本發(fā)明的實施例，每個單元50的開關54將選擇其列的位線BLA、BLB, BLC中的至多一個，或者一個也不選擇。
[0030]根據(jù)本發(fā)明的該實施例，并如下文所描述的，單元50^的開關54由穿過對應于位線BLA[0] ,BLB[O] ,BLC[O]的覆蓋導體和到晶體管52的漏極的連接之間的絕緣層的接觸或通孔開口的存在或不存在來實現(xiàn)。術語“接觸”通常理解為指穿過用于一個平面中的金屬或多晶硅至另一個平面中的硅之間的連接的絕緣體的開口，而術語“通孔”一般理解為指穿過用于兩個金屬平面之間的連接的絕緣體的開口。然而，為了說明，術語“接觸開口 ”用來一般指兩種類型的開口或連接，例如，既包括到硅的接觸又包括金屬層之間的通孔。在本實施例中，至多一種這樣的開口會出現(xiàn)在給定的ROM單元50內。
[0031]與存儲器陣列40的列O相關的三個位線BLA[O]、BLB [O]、BLC[O]通過列選擇電路42。接收。在本實施例中，列選擇電路42(|包括四個MOS晶體管55a-55d，其中每個具有連接到讀出線SL的源極。晶體管55a具有連接到位線BLC[O]的漏極以及接收列選擇信號
Y[O]的柵極，而晶體管55b具有連接到位線BLA [O]的漏極以及也接收列選擇信號Y[0]的柵極。晶體管55c具有連接到位線BLB[O]的漏極以及接收列選擇信號Y[l]的柵極，而晶體管55d具有連接到位線BLC[O]的漏極以及接收列選擇信號Y[l]的柵極。在操作中，晶體管55a、55b都通過來自列譯碼器46的列選擇信號Y[0]上的有效高電平開啟，在讀出線SL上形成位線BLA[0]和BLC[0]讀出線的邏輯組合(在這種情況下，“線或非”)(即，位線BLA[O]和BLC[0]中的任一個在低電平都將讀出線SL拉低)。類似地，列選擇信號Y[l]的有效高電平開啟晶體管55c和55d，在讀出線SL上形成位線BLB[0]和BLC[0]讀出線的線“或非”?？商鎿Q地，所述結構可以被設置以獲得選定位線的邏輯組合而不是線“或非”的邏輯組合。列選擇電路42i可類似地像列選擇電路4?構造和操作，但是列選擇電路42i從列譯碼器46接收列I的列地址的表示性的列選擇信號Y[2]、Υ[3]。列選擇電路42i還可連接到與列選擇電路42。 相同的讀出線SL。事實上，列選擇電路42。、列選擇電路42i的組合可認為并被實現(xiàn)為單一多路復用電路。
[0032]在本發(fā)明的本實施例中，預充電電路47構造為P溝道MOS晶體管，該晶體管具有連接在讀出線SL和供電電壓Vdd之間的源極/柵極通路，或者供電電壓可以是另一個電壓電平，其中位線BLA[n-l:0]、BLB[n-l:0]、BLC[n-l:0]被預充電至此電壓，并且預充電電路47在其柵極接收預充電控制信號PRE_。如上所述，可替換地，位線BLA[n-l:0]、BLB[n-l:0]、BLC[n-l:0]可從陣列40的相對側直接被預充電，而不是通過如圖4實例中的列選擇電路42。不論何種情況，“下拉”η溝道MOS晶體管(未示出)可連接至列選擇電路420,42,的任一側上的位線BLA[n-l:0]、BLB[n-l:0]、BLC[n-l:0]，以便在讀周期結束時儲存低電平；對于預充電高電平R0M，這種下拉裝置在本領域中是常見的。
[0033]在操作中，行譯碼器45和列譯碼器46分別接收當前讀周期中要讀的一個或多個ROM單元50的行和列地址。行地址將表明會對哪個字線WL[m]通電來完成讀取。在本發(fā)明的本實施例中，列地址將表明哪個列選擇信號Y[0]、Y[l]、Y[2]、Y[3]會被選擇，例如根據(jù)列地址的兩個最低有效位。選定的列選擇信號Υ[0]、Υ[1]、Υ[2]、Υ[3]將會依次選擇相應的列選擇電路的其中一個以及位線BLA [η-1: O]、BLB [n_l: O]、BLC [n_l: O]的對應組。
[0034]一旦選擇尋址列，通過列選擇信號Y的其中之一的斷言(assertion)來完成預充電。例如，通過列譯碼器46斷言列選擇信號Y[0]為有效高電平，開啟列選擇電路4?的晶體管55a、55b以將位線BLA[0] ,BLC[O]連接至讀出線SL來選擇列O。繼該選擇之后，控制電路(未示出)驅動預充電控制信號PRE_至有效低電平，這將供電電壓Vdd施加到位線BLA[0]和BLC[0]。經過充分的時間提高位線電壓至所需要的電壓，預充電控制信號PRE_失效，允許位線BLA[0]和BLC[0]浮置在其預充電電壓。所有字線WL[m]在該預充電操作期間已處于無效低電平，并且列選擇信號Y[0]保持斷言。
[0035]然后行譯碼器45斷言對應于所尋址行的字線WL[m]的其中之一，這將會開啟陣列40相應行中的每個ROM單元50的晶體管52。例如，如果字線WL[0]通電，將開啟單元50。，。和SOcu中的晶體管52。因為本實例中單元50α(ι在選定列，單元50α(ι的開關54的編程的數(shù)據(jù)狀態(tài)會被傳輸至其預充電位線BLA [O]、BLC [O]。如果ROM單元50"的開關54被編程為連接晶體管52的漏極至位線BLAtl，位線BLA[0]將被晶體管52拉低。由于晶體管44a、44b都是通過斷言的列選擇信號Y[0]開啟，預充電位線BLA[O]將通過位線BLA[0]降低而拉低。類似地，如果單元50"的開關54被編程為連接晶體管52的漏極至位線BLC[O]，位線BLC[0]反而會放電(經由列選擇電路42。的位線BLA[0]也一樣)。如果ROM單元5(^。的開關54被編程為連接晶體管52的漏極至位線BLB[0]，或不連接至位線BLA[0]、BLB[O]、BLC[O]中的任何一個，然后兩個預充電位線BLA[O]、BLC[O]在字線WL[0]驅動至有效高時保持在其預充電電平。經過充分時間，電壓在讀出線SL上建立，讀出放大器44被使能讀出線，此時位線BLA[0]和BLC[0]的線“或非”被讀出為數(shù)據(jù)位Q。然后列選擇信號Y[0]和字線WL[0]被斷電。在本發(fā)明的實施例中，該周期中讀取的數(shù)據(jù)位Q，根據(jù)斷言的列選擇信號Y [O]，對應于由單元50。，。儲存的兩個數(shù)據(jù)位的其中之一，并且可通過讀出放大器44在數(shù)據(jù)總線DATA_0UT上傳輸。
[0036]在需要讀取單元50"儲存的其他數(shù)據(jù)位的時候，重復該過程，但是根據(jù)列譯碼器44斷言的列選擇信號Y [I]，開啟列選擇電路42。中的晶體管55c和55d，并耦合位線BLB [O]和BLC[0]至讀出線SL。在，預充電信號PRE_驅動為有效低以便施加供電電壓Vdd至這些位線BLB[0]和BLC[0]至所需要的預充電時間，然后像之前的一樣被釋放。斷言字線WL[0]，開啟該行O的單元5中O 的晶體管52，其中包括單元50^，列選擇信號Y[l]保持斷言以致位線BLB[O]、BLC[O]都連接至讀出線SL。然后該選定單元50^中的開關54編程后的狀態(tài)確定位線BLB[O]、BLC[O]是否通過其晶體管52放電。然后位線BLB[O]和BLC[O]在讀出線SL上的線“或非”通過讀出放大器44讀出為數(shù)據(jù)位Q，并且對列選擇信號Y[l]和字線WL[O]斷電。在本發(fā)明的本實施例中，根據(jù)斷言的列選擇信號Y[l]，在本周期中讀取的數(shù)據(jù)位Q對應于單元50"儲存的兩個數(shù)據(jù)位中的另一個。
[0037]根據(jù)本發(fā)明的本實施例，將ROM單元50"中的開關54的編程后的位置編碼為二位儲存的數(shù)據(jù)位對應于將位線BLA [O]、BLB [O]、BLC [O]分配至列選擇信號Y [O]、Y [I]選定的對。在本實例中，ROM單元50"儲存的兩個數(shù)據(jù)位的四個可用數(shù)據(jù)狀態(tài)對應于開關54的以下狀態(tài):
【權利要求】
1.一種集成電路中的只讀存儲器，即ROM，其包括: 存儲單元陣列，其按行和列排列； 多個字線，其每個與所述陣列中的存儲單元的行相關；和 多個位線，其排列成包括第一、第二和第三位線的組，每個組與所述陣列中的存儲單元的列相關； 讀出放大器，其與所述陣列中的存儲單元的一列或多列相關；以及多個列選擇電路，每個所述列選擇電路與所述列中的一列相關，其用來將與所述列相關的第一、第二和第三位線的第一和第二對耦合至所述讀出放大器； 其中每個存儲單元包括: 晶體管，其具有源極區(qū)和漏極區(qū)，其安置在與所述存儲單元的行相關的字線中的一個的對立側；并且 至多一個連接，其在所述晶體管的漏極區(qū)和與所述存儲單元的所述列相關的所述第一、第二和第三位線之間。
2.根據(jù)權利要求1所述的ROM，其中每個所述存儲單元進一步包括: 與所述源極區(qū)電接觸的偏壓導體。
3.根據(jù)權利要 求2所述的ROM，其中所述偏壓導體進一步包括: 參考電壓導體，其延伸至多個存儲單元中的每一個的所述源極區(qū)，并且在偏壓接觸端與所述多個存儲單元中的每一個的源極區(qū)電接觸。
4.根據(jù)權利要求1所述的ROM，其中所述晶體管的源極和漏極區(qū)在所述集成電路的半導體表面形成； 其中每個所述存儲單元進一步包括: 電介質材料，其安置在與所述存儲單元的所述列相關的所述第一、第二和第三位線和所述晶體管的所述漏極區(qū)之間；和 其中所述至多一個連接包括穿過所述電介質材料的開口，該開口填充導電材料，并被安置在相應的與所述存儲單元的所述列相關的所述第一、第二和第三位線中的一個覆蓋在所述漏極區(qū)的位置。
5.根據(jù)權利要求1所述的ROM，其中每個存儲單元進一步包括: 扁導線，其安置在所述漏極區(qū)之上和每個所述第一、第二和第三位線之下，所述扁導線在一個或多個接觸位置與所述漏極區(qū)接觸；和 其中所述至多一個連接在所述扁導線和與所述存儲單元的所述列相關的所述第一、第二和第三位線中的一個之間。
6.根據(jù)權利要求5所述的ROM，其中每個存儲單元進一步包括: 電介質材料，其安置在與所述存儲單元的所述列相關的所述第一、第二和第三位線和所述扁導線之間；以及 其中所述至多一個連接包括穿過所述電介質材料的開口，該開口填充導電材料，并被安置在相應的與所述存儲單元的所述列相關的所述第一、第二和第三位線中的一個覆蓋所述扁導線的位置。
7.根據(jù)權利要求1所述的ROM，其中每個所述列選擇電路包括: 第一和第二晶體管，其每個都具有分別耦合到所述讀出放大器的一側和相關列的所述第一和第三位線的另一側的傳導通路，并且每個都具有經耦合而接收第一列選擇信號的柵電極；和 第三和第四晶體管，每個都具有分別耦合到所述讀出放大器的一側和所述相關列的第二和第三位線的另一側的傳導通路，并且每個都具有經耦合而接收第二列選擇信號的柵電極。
8.根據(jù)權利要求7所述的ROM，其中至多一個被填充的開口的位置對應于所述存儲單元儲存的二位數(shù)據(jù)狀態(tài)，所述二位數(shù)據(jù)狀態(tài)表示第一、第二、第三和第四值中的任何一個； 其中第一值對應于選定行和選定列中的所述存儲單元，其具有在所述漏極區(qū)和與其列相關的第三位線之間的連接； 其中第二值對應于所述選定行和選定列中的所述存儲單元，其具有在所述漏極區(qū)和與其列相關的第二位線之間的連接； 其中第三值對應于所述選定行和選定列中的所述存儲單元，其具有在所述漏極區(qū)和與其列相關的第一位線之間的連接； 以及其中第四值對應于所述選定行和選定列中的所述存儲單元，其不具有在所述漏極區(qū)和與其列相關的第一、第二和第三位線中的任何一個之間的連接。
9.一種集成電路中的只讀存儲器，即ROM，其包括: 存儲單元陣列，其按行和列排列； 多個字線，其每個與所述陣列中的存儲單元的行相關；和 多個位線，其排列為包括第一、第二和第三位線的組，每個組與所述陣列中的存儲單元的列相關；` 讀出放大器，其與所述陣列中的存儲單元的一列或多列相關；以及 多個列選擇電路，其每個與所述列中的一列相關，其用來將與所述列相關的第一、第二和第三位線的第一和第二對耦合至所述讀出放大器； 其中每個所述存儲單元包括: 晶體管，其具有偏置參考電壓的源極區(qū)，包括與所述存儲單元相關的行的字線的柵電極，以及連接至與所述存儲單元的所述列相關的所述第一、第二和第三位線中的至多一個的漏極區(qū)。
10.根據(jù)權利要求9所述的ROM，其中至少一個所述存儲單元包括晶體管，其帶有不連接至與其列相關的所述第一、第二和第三位線中任何一個的漏極區(qū)。
11.根據(jù)權利要求9所述的ROM，其中每個所述列選擇電路包括: 第一和第二晶體管，其每個都具有分別耦合到所述讀出放大器的一側和相關列的所述第一和第三位線的另一側的傳導通路，并且每個具有經耦合而接收第一列選擇信號的柵電極；和 第三和第四晶體管，每個都具有分別耦合到所述讀出放大器的一側和所述相關列的所述第二和第三位線的另一側的傳導通路，并且每個都具有經耦合而接收第二列選擇信號的柵電極。
12.根據(jù)權利要求11所述的ROM，其中每個存儲單元儲存表示第一、第二、第三和第四值的任何一個的二位數(shù)據(jù)狀態(tài)； 其中第一值對應于選定行和選定列的所述存儲單元，其漏極區(qū)連接到與其列相關的第所述三位線； 其中第二值對應于選定行和選定列的所述存儲單元，其漏極區(qū)連接到與其列相關的所述第二位線； 其中第三值對應于選定行和選定列的所述存儲單元，其漏極區(qū)連接到與其列相關的所述第一位線； 以及其中第四值對應于選定行和選定列的所述存儲單元，其漏極區(qū)不連接到所述的第一、第二和第三位線中的任何一個。
13.一種操作只讀存儲器即ROM以讀取在ROM單元陣列的選定行和選定列中的ROM單元的數(shù)據(jù)狀態(tài)的方法，其中每個ROM單元包括的晶體管具有偏置參考電壓的源極區(qū)，接收與存儲單元的行相關的字線的柵電極，以及連接至與所述ROM單元的所述列相關的第一、第二和第三位線中的至多一個的漏極區(qū)，該方法包括如下步驟: 為ROM單元的選定行的字線通電； 然后將選定列的所述第一和第三位線耦合至讀出線；以及 然后在所述讀出線讀出邏輯電平。
14.根據(jù)權利要求13所述的方法，其進一步包括: 然后將所述選定列的所述第二和第三位線耦合至所述讀出線；以及 然后在所述讀出線讀出邏輯電平。
15.根據(jù)權利要求13所述的方法，其進一步包括: 在所述通電步驟之前，為所述第一·和第三位線預充電至不同于所述參考電壓的預充電電壓。
16.根據(jù)權利要求14所述的方法，其中將所述第一和第三位線耦合至所述讀出線在所述第一和第三位線處執(zhí)行線“或非”邏輯電平。
17.根據(jù)權利要求16所述的方法，其進一步包括: 為所述第二和第三位線預充電至不同于所述參考電壓的預充電電壓； 然后對所述選定行的所述字線通電； 然后將所述選定列的所述第一和第三位線耦合至所述讀出線；以及 然后在所述讀出線讀出邏輯電平。 并且，其中將所述第二和第三位線耦合至所述讀出線，在所述第二和第三位線處執(zhí)行線“或非”邏輯電平。
18.根據(jù)權利要求17所述的方法，其中ROM單元的第二列與所述讀出放大器相關； 并且，所述方法進一步包括: 在將所述選定列的所述第一和第三位線耦合至所述讀出線的步驟期間，將所述第二列的所述第一、第二和第三位線從所述讀出線隔離；以及 在將所述選定列的所述第二和第三位線耦合至所述讀出線的步驟期間，將所述第二列的所述第一、第二和第三位線從所述讀出線隔離。
19.根據(jù)權利要求13所述的方法，其進一步包括: 譯碼列地址； 其中響應于指示該列的選擇的譯碼步驟，對選定列執(zhí)行耦合所述第一和第三位線的步驟。
【文檔編號】G11C7/06GK103824577SQ201310581498
【公開日】2014年5月28日 申請日期:2013年11月18日 優(yōu)先權日:2012年11月16日
【發(fā)明者】M·P·克林頓 申請人:德克薩斯儀器股份有限公司