存儲器電路及其操作方法
【專利摘要】本發(fā)明公開了一種存儲器電路及其操作方法，該存儲器電路包含耦接至一存儲器陣列的多個地址線，其中包括在一擦除操作中被取消選取的一具有一個或多個地址線的第一組地址線，以及在該擦除操作中被選取的一具有一個或多個地址線的第二組地址線。該控制電路耦接該第一組地址線至一接地電壓，以響應(yīng)一用以執(zhí)行該擦除操作的擦除指令。其他例子更包含一可切換地將一個地址線耦合到一個全局的地址線的一第一晶體管，以及一可切換地將一個地址線耦接至一個接地電壓的一第二晶體管。該控制電路可耦接至該第一晶體管與該第二晶體管，而該控制電路具有一多個模式，其中至少包含一擦除操作。
【專利說明】存儲器電路及其操作方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明與地址線驅(qū)動器電路有關(guān)，尤其是一種用于選取和取消選取地址線的存儲器電路及其操作方法。

【背景技術(shù)】
[0002]在一個傳統(tǒng)的存儲器設(shè)計中，被取消選取而未被選取的地址線自接受擦除指令一直到完成擦除操作之期間會處于浮動的狀態(tài)。在這個設(shè)計中，被取消選取的地址線會受到鄰近的被選取的地址線在進(jìn)行擦除操作時所產(chǎn)生的擾動。
[0003]如何處理被取消選取的地址線在進(jìn)行擦除操作時所受到的擾動，是一個重要的課題。
[0004]在另一個傳統(tǒng)的存儲器設(shè)計中，如U.S.Patent N0.5，801, 991第9行的第40-54列所記載，一個地址線會被選取或取消選取。然而在該設(shè)計中，將地址線與不同的電壓耦合在一起的邏輯，會與地址線驅(qū)動器和相關(guān)的輸出電路分開，但會與列譯碼器或是進(jìn)一步與來自地址線結(jié)合在一起。這樣的邏輯讓控制地址線驅(qū)動器的信號變的復(fù)雜。
[0005]如何解決用以耦接地址線至各電壓的邏輯位置問題，是一個重要的課題。


【發(fā)明內(nèi)容】

[0006]本發(fā)明的一個方面為提供一個包括一存儲器電路的一裝置，其中存儲器電路包含:耦接至一存儲器陣列的一多個地址線以及控制電路。該多個地址線包括在一擦除操作中被取消選取的一具有一個或多個地址線的第一組地址線，以及在該擦除操作中被選取的一具有一個或多個地址線的第二組地址線。該控制電路在響應(yīng)一用以執(zhí)行該擦除操作的擦除指令時，耦接該具有一個或多個地址線的第一組地址線至一參考電壓。
[0007]本發(fā)明的另一個方面為提供一種存儲器操作方法，包含:
[0008]響應(yīng)一用以執(zhí)行該擦除操作的擦除指令時，耦接一參考電壓至耦接于一存儲器陣列的一多個地址線中的一具有一個或多個地址線的第一組地址線，該具有一個或多個地址線的第一組地址線在該擦除操作中被取消選取。
[0009]在一個實施例中，該控制電路在響應(yīng)該用以執(zhí)行該擦除操作的擦除指令時，先預(yù)充該具有一個或多個地址線的第一組地址線至該參考電壓并在擦除該具有一個或多個地址線的第二組地址線之前，將該具有一個或多個地址線的第一組地址線浮動。
[0010]在一個實施例中，該控制電路在響應(yīng)該用以執(zhí)行該擦除操作的擦除指令時，在預(yù)充該具有一個或多個地址線的第一組地址線至該參考電壓一段時間后，再將該具有一個或多個地址線的第一組地址線由該參考電壓充電至一提升電壓。
[0011]本發(fā)明技術(shù)的多個實施例中，更包括一可切換式地將一多個地址線中的一地址線耦接至一全局地址線的第一晶體管，以及一可切換式地將一地址線耦接至一個接地電壓的一第二晶體管。該控制電路可耦接至該第一晶體管和該第二晶體管。該控制電路在有多個模式，其中至少包含一擦除操作。在第一模式下，該第一晶體管將該多個地址線中的該地址線耦接至該全局的地址線，而該第二晶體管的地址線與該接地電壓解耦合。在第二模式下，該第一晶體管的該多個地址線中的該地址線與該全局地址線解耦合，而第二晶體管的地址線則耦接至該接地電壓。
[0012]在本發(fā)明技術(shù)的一個實施例中，擦除操作中模式的切換，取決于該多個地址線中的地址線是被選取或是被取消選取。響應(yīng)于擦除操作下的該多個地址線中的地址線被選取的狀況，控制電路會處于相對于該多個地址線中的地址線的第一模式和第二模式其中的一個模式，響應(yīng)于擦除操作下的該多個地址線其中的地址線被取消選取的狀況，控制電路會處于相對于該多個地址線中的地址線的第一模式和第二模式其中的的另一個模式。
[0013]在本發(fā)明技術(shù)的一個實施例中，若該多個地址線相同的地址線被選取，則模式的切換會依據(jù)不同的操作類型而定。為回應(yīng)在一第一操作類型下該多個地址線其中的地址線被選取的狀況，控制電路會處于相對于該多個地址線中的地址線的第一模式和第二模式其中的一個模式，為響應(yīng)和該第一操作類型不同的一第二操作類型下該多個地址線中的地址線被選取的狀況，控制電路會處于相對于該多個地址線中的地址線的第一模式和第二模式其中的另一個模式。
[0014]在本發(fā)明技術(shù)的一個實施例中，若該多個地址線相同的地址線被取消選取，則模式的切換會依據(jù)不同的操作模式而定。為響應(yīng)在一第一操作模式下該多個地址線中的地址線被取消選取的狀況，控制電路會處于相對于該多個地址線中的地址線的第一模式和第二模式其中的一個模式，為響應(yīng)和第一操作模式不同的一第二操作模式下該多個地址線中的地址線被取消選取的狀況，控制電路會處于相對于該多個地址線中的地址線的第一模式和第二模式其中的另一個模式。
[0015]在本發(fā)明技術(shù)的一個實施例中，為響應(yīng)在擦除操作模式下該多個地址線中的地址線被選取的狀況，控制電路會處于相對于該多個地址線中的地址線的第二模式中。
[0016]本發(fā)明技術(shù)的一個實施例中，為響應(yīng)在擦除操作模式下該多個地址線中的地址線被取消選取的狀況，控制電路會處于相對于該多個地址線中的地址線的第一模式中。
[0017]本發(fā)明技術(shù)的一個實施例中，為響應(yīng)在一個非擦除操作模式下該多個地址線中的地址線被選取的狀況，控制電路會處于相對于該多個地址線中的地址線的第一模式中。
[0018]本發(fā)明技術(shù)的一個實施例中，為響應(yīng)在一個非擦除操作模式下該多個地址線中的地址線被取消選取的狀況，控制電路會處于相對于該多個地址線中的地址線的第二模式中。
[0019]本發(fā)明技術(shù)的一個實施例中，進(jìn)一步包括一個電位位移器。所述的控制電路的第一組晶體管和第二組晶體管經(jīng)由電位位移器來控制。
[0020]本發(fā)明技術(shù)的一個實施例中，進(jìn)一步包括一用以將一個譯碼器的輸出耦接至電位位移器上的邏輯電路。該邏輯電路提供一個輸入給電位位移器，相當(dāng)于在譯碼器的輸出和一個操作顯示器之間進(jìn)行一個異或(Exclusive or)的運(yùn)算。操作顯示器為高電位表示一個目前的操作為擦除狀態(tài)，而低電位則表示目前操作為非擦除的狀態(tài)。

【專利附圖】

【附圖說明】
[0021]圖1為在預(yù)充電為了擦除而被選取與被取消選取的存儲器區(qū)塊地址線后，擦除非易失性存儲器的處理流程。
[0022]圖2顯示一包括存儲器單元、地址線、位線以及其他存取存儲器單元的非易失性存儲器的電路圖。
[0023]圖3顯示非易失性存儲器存取電路的時序圖。
[0024]圖4顯示控制地址線被選取或被取消選取的地址線驅(qū)動器電路的方塊圖。
[0025]圖5為在擦除非易失性存儲器時，同時對于存儲器區(qū)塊中位被選取進(jìn)行擦除操作的地址線設(shè)置偏壓的處理流程。
[0026]圖6顯示非易失性存儲器存取電路的時序圖。
[0027]圖7顯示控制地址線被選取或被取消選取的地址線驅(qū)動器電路的方塊圖。
[0028]圖8顯示一包括一非易失性存儲器陣列以及改善地址線驅(qū)動器電路的其他電路的集成電路方塊圖。
[0029]圖9至圖14顯示用以控制地址線驅(qū)動器電路的不同的高電壓開關(guān)。
[0030]圖15顯不一用于圖11被改善的高電壓開關(guān)的節(jié)點電壓表。
[0031]110 文件系統(tǒng)界面
[0032]120 文件系統(tǒng)
[0033]121 用戶數(shù)據(jù)管理器
[0034]125 后設(shè)數(shù)據(jù)管理器
[0035]126 容忍度感知管理單元
[0036]130 讀高速緩存(可選項)
[0037]140 相變存儲器
[0038]141 后設(shè)數(shù)據(jù)
[0039]142 用戶數(shù)據(jù)
[0040]610 要求更新一個數(shù)據(jù)對象
[0041]620 遞增第一和第二窗口計數(shù)值
[0042]625 第一窗口計數(shù)值=第一臨界值？
[0043]630 復(fù)位第一窗口計數(shù)值
[0044]635 數(shù)據(jù)對象在活動窗口內(nèi)？
[0045]640 將一個地址區(qū)段加至活動窗口內(nèi)
[0046]645 第二窗口計數(shù)值=第二臨界值？
[0047]650 復(fù)位第二窗口計數(shù)值
[0048]655 數(shù)據(jù)對象在活動窗口內(nèi)？
[0049]665 各區(qū)段計數(shù)值=各區(qū)段臨界值？
[0050]670 自活動窗口中移除地址區(qū)段
[0051]680 互換地址區(qū)段中的數(shù)據(jù)對象
[0052]690 如果數(shù)據(jù)對象不在活動窗口內(nèi)，將數(shù)據(jù)對象互換至活動窗口內(nèi)
[0053]1110移動第一容器內(nèi)的對象至一第二容器
[0054]1120使用第一容器內(nèi)的來源指標(biāo)來找出一第三容器
[0055]1130更新第三容器內(nèi)的間接目標(biāo)指針來指向第二容器
[0056]1140更新第二容器內(nèi)的來源指標(biāo)來指向第三容器
[0057]1210將第一容器內(nèi)的一第一對象與第二容器內(nèi)的一第二對象互換
[0058]1220使用第一容器內(nèi)的間接來源指標(biāo)來找出一第三容器，以及使用第二容器內(nèi)的間接來源指標(biāo)來找出一第四容器
[0059]1230互換第三容器和第四容器內(nèi)的間接目標(biāo)指針
[0060]1240互換第一容器和第二容器內(nèi)的間接來源指標(biāo)
[0061]1300計算機(jī)系統(tǒng)
[0062]1314使用行進(jìn)策略的存儲器控制器
[0063]1315定義實體地址空間內(nèi)地址區(qū)段的一個活動窗口
[0064]1316數(shù)據(jù)處理器
[0065]1318網(wǎng)絡(luò)接口
[0066]1320用戶接口輸出裝置
[0067]1322用戶接口輸入設(shè)備
[0068]1324儲存次系統(tǒng)
[0069]1325邏輯地址對應(yīng)至實體地址空間內(nèi)位置的數(shù)據(jù)對象
[0070]1326存儲器次系統(tǒng)
[0071]1327具有間接指標(biāo)的節(jié)點容器
[0072]1328使用行進(jìn)策略管理下的相變存儲器
[0073]1330RAM
[0074]1332ROM

【具體實施方式】
[0075]圖1為在預(yù)充電為了擦除而被選取與被取消選取的存儲器區(qū)塊地址線后，擦除非易失性存儲器的處理流程。
[0076]在步驟12，處理流程開始啟動。在步驟14，所有存儲器區(qū)塊都被致能。在某些實施例中，在一個被致能的存儲器區(qū)塊中，地址線會以電性方式與全局地址線或參考電壓耦合在一起。被致能的存儲器區(qū)塊包括一用以進(jìn)行一擦除操作的被選取的存儲器區(qū)塊，以及用以進(jìn)行一擦除操作的被取消選取的存儲器區(qū)塊。
[0077]在步驟16中，所有在步驟14中被致能的存儲器區(qū)塊的地址線會被預(yù)充電。例如，被致能的存儲器區(qū)塊的地址線在進(jìn)行真正的存儲器操作之前，會被充電至一個高電壓。
[0078]如兩個實施例所示。一個實施例在步驟16之后接續(xù)步驟18，于步驟18中所有在步驟14中被致能的存儲器區(qū)塊會被失能。在某些實施例中，在一被失能的存儲器區(qū)塊中，地址線會與全局地址線或參考電壓電性解耦合。
[0079]在步驟20中，被存儲器地址譯碼器所選取的存儲器區(qū)塊會被致能。被致能的存儲器區(qū)塊的地址線會與全局地址線或參考電壓電性耦合。
[0080]另一個實施例在步驟16之后接續(xù)步驟21，于步驟21中被取消選取的區(qū)塊會被失能。因為先前步驟14致能所有區(qū)塊，剩下的被致能的區(qū)塊只有被選取的區(qū)塊。
[0081]兩個實施例都接續(xù)執(zhí)行步驟22，其中于步驟20中被致能或是在步驟21中保持致能的被選取的存儲器區(qū)塊會被擦除。全局地址線或參考電壓會將一個擦除電壓加至被選取的存儲器區(qū)塊的地址在線。在步驟26，處理流程結(jié)束。
[0082]圖2則顯示非易失性存儲器的電路圖，其中包括存儲器單元、地址線、位線以及其他存取存儲器單元的電路。
[0083]地址線28可存取一個存儲器陣列。地址線28在進(jìn)行一個存儲器操作前會被預(yù)先充電。預(yù)充電的發(fā)生會通過地址線驅(qū)動器電路來實現(xiàn)，如圖4或圖7所顯示。對一個擦除操作，被取消選取的地址線會被預(yù)充電到一個高電壓，或替代地對未被選取的地址線施加一偏壓電平。被選取的地址線會與一個參考電壓如接地電壓耦合在一起，以最大化(i)地址線和(ii)耦接至基底的位線之間的電壓差。
[0084]地址線28被一個偶數(shù)接地選取線30界限在上方以及被一個奇數(shù)接地選取線32界限在下方。
[0085]存儲器串會以位線至共同源極線以及共同源極線至位線不同的方向交替來顯示。在一個實施例中，本發(fā)明技術(shù)可應(yīng)用至三度空間的非易失性存儲器陣列，而在另一個實施例，本發(fā)明技術(shù)可應(yīng)用至二度空間的非易失性存儲器陣列。本發(fā)明技術(shù)在三度空間的非易失性存儲器陣列中特別有用，這是因為地址線與三度空間非易失性存儲器陣列相關(guān)的基底或位線之間的電容耦合率較低的緣故。
[0086]四個存儲器串會被顯示。由左至右，這些存儲器串包括:位線34至共同源極線42、共同源極線44至位線36、位線38至共同源極線46以及共同源極線48至位線40。在每個存儲器串中，一個串選取晶體管位于位線和接地選取晶體管之間。每個存儲器串包括一個串選取晶體管，由最左邊的存儲器串到最右邊的存儲器串，依序為串選取晶體管50、串選取晶體管52、串選取晶體管54以及串選取晶體管56。
[0087]圖3在顯示非易失性存儲器存取電路的時序圖。
[0088]時序圖會顯示出以下的軌跡:
[0089](i) VPP58表示高電壓施加至電位位移器。電位位移器位于列譯碼器和電性耦接全局地址線與本地地址線的多個晶體管之間。
[0090](ii)GWL60為全局地址線。全局地址線電性耦接至本地地址線，以使操作電壓施加至存儲器單元上。
[0091](iii)SWL61為一被選取的地址線。在存儲器操作當(dāng)中，一被選取的地址線會電性耦接至一全局地址線。
[0092](iv)UWL62為一個未被選取的地址線。一個未被選取的地址線在一個存儲器操作時會與一全局地址線或一參考電壓電性解耦合。
[0093](V)BL64為一個位線。當(dāng)串選取晶體管將位線電性耦接至存儲器串時，位線會控制晶體管的基底電壓。
[0094]在真正的預(yù)充電步驟之前，位于時間166與時間268之間的VPP58為低電壓。
[0095]在時間268和時間370的區(qū)間，VPP58為一高電壓以使電位位移器將GWL60預(yù)充電 UWL62 以及 SWL61。
[0096]在時間370和時間472的區(qū)間，VPP58為一低電壓使得電位位移器將GWL60與UWL62以及SWL61電性解耦合，而導(dǎo)致SWL61浮動(floating) 77以及UWL62浮動(floating) 78。由于GWL60與UWL62電性解耦合，當(dāng)GWL60變低時，UWL62會依然保持高電壓。
[0097]在時間472和時間574的區(qū)間，擦除操作會被執(zhí)行于SWL61。BL64變成高電壓，會使相對于地址線的基底電壓升高。由于位線和浮動地址線之間電容耦合的緣故，BL64的電壓增加以及因為BL boost80的關(guān)系會造成UWL62的電壓增加。然后，UWL62的電壓因浮動地址線漏電之故而慢慢降低。
[0098]在進(jìn)行下一項操作(未顯示)之前，在時間574和時間676的區(qū)間，UWL62和BL64會變成低電壓。
[0099]圖4顯示控制地址線被選取或被取消選取的地址線驅(qū)動器電路的方塊圖。
[0100]區(qū)塊譯碼器BLKDEC84收到一個列地址86，然后輸出地址線選取信號WLSEL90。組合邏輯如XOR柵88會收到地址線選取信號WLSEL90和擦除信號ERS92。另一個實施例包括狀態(tài)邏輯如正反器來補(bǔ)充或取代組合邏輯88。地址線選取信號WLSEL90變成高電位來選取一個特殊的存儲器區(qū)塊。擦除信號ERS92在擦除操作時為高電位，在非擦除操作時如寫入程序或讀取為低電位。
[0101]電位位移器LS94會收到組合邏輯88的輸出。電位位移器LS94的高電壓為VPP。若地址線選取信號WLSEL90和擦除信號ERS92只有一個是高電壓，則信號線102會被選取，否則信號線102會被取消選取。若地址線選取信號WLSEL90和擦除信號ERS92只有一個是高電壓，則信號線106會被取消選取，否則信號線106會被選取。
[0102]若信號線102被選取，則晶體管M196將全局地址線GWL104電性耦接至地址線WLlOO0若信號線102被取消選取，則晶體管M196將全局地址線GWL104與地址線WL100電性解耦合。
[0103]若信號線106被取消選取，則晶體管M298會將地址線WL100與參考電壓接地GND108電性解耦合。若信號線106被選取，則晶體管M298會將地址線WL100電性耦接至參考電壓接地GND108。
[0104]圖5是在擦除操作下，同時對于存儲器區(qū)塊中的被取消選取的地址線施加偏壓的一擦除非易失性存儲器處理流程。
[0105]在步驟106，處理流程開始。在步驟111，被選取的存儲器區(qū)塊被致能且未被選取的區(qū)塊被設(shè)定到一電壓電平，而不是浮動。在一些實施例中，在一被致能的區(qū)塊中，地址線電性耦接至一全局地址線或是一參考電壓。
[0106]在步驟113，在步驟111中，被選取的存儲器區(qū)塊被擦除。該全局地址線或是該參考電壓會對被選取的存儲器區(qū)塊中該地址線施一擦除電壓。在步驟113，處理流程結(jié)束。
[0107]圖6顯示非易失性存儲器存取電路的時序圖。
[0108]時序圖當(dāng)中顯示以下路徑:
[0109](i)VPP120，系為對電位位移器施加的高電壓。該電位位移器位于列譯碼器與電性耦接全局地址線至局部地址線的晶體管的中間。
[0110](ii)GWL122，系為全局地址線。該全局地址線電性耦接至局部地址線，以對存儲器單元施加操作電壓。
[0111](iii)UWL124，系為一未被選取的地址線。在一存儲器操作中，一未被選取的地址線自一全局地址線或一參考電壓解耦合。
[0112](iv)SWL126，系為一被選取的地址線。在一存儲器操作中，一被選取的地址線電性耦接至一全局地址線或一參考電壓。
[0113](v)BL128，系為一地址線。當(dāng)串選取晶體管將位線電性耦接至存儲器串時，位線會控制晶體管的基底電壓。
[0114]在時間1110與時間2112期間，在擦除步驟前，VPP120為低電壓。
[0115]在時間2112與時間5118期間，VPP120為高電壓，導(dǎo)致電位位移器使GWL122對UffL124 充電。
[0116]在時間3114與時間4116期間，SWL126會執(zhí)行擦除操作。BL128會到一高電平，以提升相對于地址線的基底電壓。
[0117]在時間4116與時間5118期間，在下一驟前(未被顯示)，UWL124以及BL128會到一低電平。
[0118]圖7顯示控制地址線被選取或被取消選取的地址線驅(qū)動器電路的方塊圖。
[0119]區(qū)塊譯碼一 BLKDEC84接受一列地址86，并輸出地址線選取信號WLSEL90。
[0120]電位位移器LS94接受該地址線選取信號WLSEL90，如果地址線選取信號WLSEL90為一高電平，信號線102為選取信號，否則信號線102為取消選取信號。
[0121]如果信號線102為選取信號，晶體管M196將全局地址線GWL104電性耦接至地址線WL100。如果信號線102為取消選取信號，晶體管M196將全局地址線GWL104與地址線WL100電性解耦合。
[0122]圖8為一個集成電路的方塊圖，該集成電路包括一個非易失性存儲器陣列，和改善地址線驅(qū)動器電路的其他電路。
[0123]集成電路250包括一個以NAND存儲器單元實現(xiàn)的存儲器陣列200?？偩€505上的地址會被供應(yīng)給行譯碼器203和列譯碼器201，該些譯碼器包括改良的地址線驅(qū)動器電路和譯碼器電路。區(qū)塊206內(nèi)的感測放大器和數(shù)據(jù)輸入結(jié)構(gòu)，會通過數(shù)據(jù)總線203與行譯碼器203耦合在一起。數(shù)據(jù)是通過數(shù)據(jù)輸入線211來供應(yīng)，該數(shù)據(jù)來可來自于集成電路250上的輸入/輸出端，或是來自于集成電路250內(nèi)部或外部的其他數(shù)據(jù)源，然后送到區(qū)塊206內(nèi)的數(shù)據(jù)輸入結(jié)構(gòu)。數(shù)據(jù)是通過數(shù)據(jù)輸出線211來供應(yīng)，它來自于區(qū)塊206，然后送到集成電路250上的輸入/輸出端，或是送到集成電路250內(nèi)部或外部的其他的數(shù)據(jù)目的地。集成電路250也可包括非易失性儲存器之外的其他功能電路。
[0124]本實施例中實現(xiàn)的一個控制器，會使用偏壓配置狀態(tài)機(jī)209來控制偏壓配置電壓源208的使用狀況，如讀取、編程、擦除、擦除確認(rèn)以及編程確認(rèn)的電壓值?？刂破?09在響應(yīng)一擦除指令時，也可對被取消選取的地址線施加一改良的偏壓方式。在其他的實施例中，控制器包含一個一般功能的處理器，它可被實現(xiàn)在相同的集成電路上，并執(zhí)行一個計算機(jī)程序來控制裝置的操作。在其他的實施例中，特殊功能邏輯電路和一般功能處理器的組合可用以實現(xiàn)控制器。
[0125]圖9顯不一個使用NAND閃存的聞電壓開關(guān)。它將有助于說明后續(xù)的圖例。
[0126]M3是一個空乏型NMOS晶體管。在一個實施例中，M2和M3的閾值電壓分別是-1V和-0.8V。在一例中，Vin為低電壓而Vsw=GND為接地。M2為截止?fàn)顟B(tài)，而且Vsb為0.8V(M3有個負(fù)的閾值電壓Vth)。M4為截止?fàn)顟B(tài)，而且Vout與Vhv無關(guān)。當(dāng)Vin接近Vdd時，M2會導(dǎo)通，將節(jié)點電壓Vsw提升上來。晶體管Ml會使Vsw增加直至等于VDD-Vth。在這個時候，Ml變成一連接二極管以隔開電路的低電壓部分，因此以反向器來表示。節(jié)點Vsb和Vsw的正回饋(經(jīng)過M2和M3)會將電壓Vsw變成Vhv的值。
[0127]圖10顯示一個改進(jìn)的高電壓開關(guān)或高電壓開關(guān)。
[0128]這個改進(jìn)的高電壓開關(guān)300，可以提供一個負(fù)的電壓輸入來關(guān)閉一個NAND存儲器區(qū)塊302。在此電路下，先前提到錯誤地致能(enable)NAND陣列中存儲器區(qū)塊的問題不會發(fā)生。因此，改進(jìn)的高電壓開關(guān)或高電壓開關(guān)，可以提供一個負(fù)的電壓輸入來關(guān)閉被取消選取的NAND存儲器區(qū)塊。
[0129]VNP為芯片在操作時最負(fù)的電壓。VPP為芯片在操作時最正的電壓。
[0130]高電壓開關(guān)300包括一個電位位移器304和一個上拉電路306。高電壓開關(guān)300的輸入是一來自于致能或失能NAND陣列中一個存儲器區(qū)塊的譯碼器的SEL信號。
[0131]電位位移器304類似交叉耦合反相器，因為有兩對P型和η型晶體管在一個高電壓參考VDD和一個低電壓參考VNP之間串聯(lián)在一起，而且每個η型晶體管的柵極和其他η型晶體管的汲極會耦合在一起。不過，與反相器不同的是，各P型晶體管的柵極會分別與譯碼器的SEL信號及其反向信號SELB耦合在一起。輸出則為串聯(lián)的P型和η型晶體管對之一的一個內(nèi)部節(jié)點。在已顯示的實施例中，輸出為串聯(lián)的P型和η型晶體管對之一的一個內(nèi)部節(jié)點，其中P型晶體管的一柵極被用來接收譯碼器的SEL信號。這個輸出進(jìn)一步會被一個反相器處理。電位位移器304的輸出具有一個被電位位移器304拓寬的負(fù)電壓范圍以包括VNP。
[0132]上拉電路306有一個可選的η型晶體管，它將電位位移器的輸出連接到上拉電路306的主要部分，這與一個X譯碼器或列譯碼器一致。一個η型空乏模式晶體管在VPP和高電壓開關(guān)的輸出之間串聯(lián)一個P型晶體管。η型空乏模式晶體管的柵極會連接到高電壓開關(guān)的輸出，汲極會連接到VPP，而源極則連接到P型晶體管的源極。P型晶體管的汲極會連接到高電壓開關(guān)的輸出，而柵極則連接至譯碼器信號SELB。
[0133]一般來說，一個上拉電路如一個X譯碼器或是列譯碼器電路，會收到一個致能/失能信號和一個致能/失能的反相信號。為反映致能信號，上拉電路會輸出一個比致能信號(如VPP)更大的電壓。為反映失能信號，上拉電路會輸出失能信號。
[0134]在圖10至圖14所說明的高電壓開關(guān)之中，一電位位移器級之后會跟著一個譯碼器級。負(fù)電壓位移器級會輸出一個被擴(kuò)大的負(fù)電壓范圍的信號，而譯碼器級則會輸出被擴(kuò)大的正電壓范圍的信號。
[0135]電位位移器級接收區(qū)塊選取信號SEL做為輸入。在許多實施例中，區(qū)塊選取信號SEL和邏輯電路輸出一樣具有一個單一極性(負(fù)或正)，一般為正。因此區(qū)塊選取信號SEL通常具有譯碼器輸出的值，如VDD或接地的邏輯值。在電位位移器收到區(qū)塊選取信號SEL之后，電位位移器級會輸出一個在VDD與VNP之間較寬范圍的信號。電位位移器級會將較低電壓范圍由GND擴(kuò)大至一個負(fù)的VNP。
[0136]譯碼器級會擴(kuò)大信號范圍由VDD和VNP至VPP和VNP。其中，電位位移器級的最大電壓為VDD，相當(dāng)于邏輯電路輸出最大值，而譯碼器級的最大電壓為VPP，高于VDD。
[0137]圖11顯不另一個改良的聞電壓開關(guān)，或聞電壓開關(guān)。
[0138]高電壓開關(guān)310包括一個電位位移器312并跟著一個上拉電路314。高電壓開關(guān)310被一個晶體管316跟著，該晶體管與NAND串串聯(lián)。NAND存儲器區(qū)塊會以上述的方式被致能/失能，以符合圖示的內(nèi)容，這取決于電壓開關(guān)是否收到一個高或低的區(qū)塊選取信號。
[0139]將圖11與圖10比較，圖8的高電壓開關(guān)310顯示一個反相器收到譯碼器信號SEL并產(chǎn)生譯碼器的反向信號SELB。譯碼器的反向信號，可由譯碼器來產(chǎn)生，或是如圖11所顯不的方式來產(chǎn)生。
[0140]圖12顯不另一個改良的聞電壓開關(guān)或聞電壓開關(guān)。
[0141]高電壓開關(guān)318包括一個電位位移器320并跟著一個上拉電路322。高電壓開關(guān)318被一個晶體管324跟著，該晶體管與NAND串串聯(lián)。NAND存儲器區(qū)塊會以上述的方式被致能/失能，以符合圖示的內(nèi)容，這取決于電壓開關(guān)是否收到一個高或低的區(qū)塊選取信號。和圖11不同的是，在開始的時候高電壓開關(guān)318的輸入具有區(qū)塊選取信號SEL和區(qū)塊選取條信號SELB的相反極性。由于相反極性的緣故，一個反相器會自高電壓開關(guān)的電位位移器中移除。
[0142]圖13顯不另一個改良的聞電壓開關(guān)或聞電壓開關(guān)。
[0143]高電壓開關(guān)326包括一個電位位移器328并跟著一個上拉電路330。高電壓開關(guān)326被一個晶體管332跟著，該晶體管與NAND串串聯(lián)。NAND存儲器區(qū)塊會以上述的方式被致能/失能，以符合圖示的內(nèi)容，這取決于電壓開關(guān)是否收到一個高或低的區(qū)塊選取信號。
[0144]與圖11和圖12不同的是，圖13中高電壓開關(guān)326的上拉電路330中的P型晶體管的柵極，既不會與譯碼器輸出區(qū)塊選取信號SEL耦合，也不會與譯碼器輸出區(qū)塊選取條反向信號SELB耦合。取而代之的是，高電壓開關(guān)326的上拉電路330中的p型晶體管的柵極，會與SELHB信號耦合在一起，然后再透過一個η型晶體管與VNP耦合，VNP為電位位移器328的負(fù)電壓參考值。SELH輸出信號和SELHB信號位于電位位移器中不同的節(jié)點。
[0145]圖14顯不另一個改良的聞電壓開關(guān)或聞電壓開關(guān)。
[0146]高電壓開關(guān)334包括一個電位位移器336并跟著一個上拉電路338。高電壓開關(guān)334被一個晶體管340跟著，該晶體管與NAND串串聯(lián)。NAND存儲器區(qū)塊會以上述的方式被致能/失能，以符合圖示的內(nèi)容，這取決于電壓開關(guān)是否收到一個高或低的區(qū)塊選取信號。
[0147]與圖13不同的是，在開始的時候高電壓開關(guān)334的輸入具有區(qū)塊選取信號SEL和區(qū)塊選取條信號SELB的相反極性。由于相反極性的緣故，一個反相器會加至高電壓開關(guān)334的電位位移器336中。
[0148]圖12顯示了圖8電路的節(jié)點電壓表，電壓會因不同的操作(讀取、擦除、編程)和不同的區(qū)塊選取狀態(tài)(選取、取消選取)而不同。
[0149]圖15的表格顯不高電壓開關(guān)的輸入、信號SEL和它的反向信號SELB,都具有邏輯信號值O和VDD。高電壓開關(guān)的功能在于擴(kuò)展這些信號的電壓范圍，以便能充分地選取和取消選取存儲器陣列的區(qū)塊。高電壓開關(guān)的電位位移器會將電壓范圍擴(kuò)展到包括VNP，也就是電位位移器的負(fù)電壓參考。上拉電路則會擴(kuò)展電壓范圍包括VPP，也就是上拉電路的正電壓參考。因此，高電壓開關(guān)能擴(kuò)展信號的電壓范圍從相當(dāng)窄的O到VDD，到相當(dāng)寬的VNP到VPP。
[0150]在VPP高于VDD的實施例中，晶體管區(qū)域會比較小。
[0151]該表顯示出NMOS晶體管的操作需求,會高于PMOS晶體管的操作需求。在表中，NMOS的操作需求為30V (例如，VPP-SELH或VPP-SELHB)。在表中，PMOS的操作需求為17V (例如，SELHB-SELH)。
[0152]PMOS操作需求較低的原因，是基于負(fù)電位位移器級和NAND陣列之間多了一級譯碼器。PMOS的低操作需求降低了 PMOS晶體管的面積需求。
[0153]NMOS / PMOS晶體管在VPWR和VNP之間能夠持續(xù)進(jìn)行高電壓的操作。整個工作范圍會受到NMOS的限制。在某些實施例中，該開關(guān)的輸出范圍為:
[0154]-15?IOV (擦除操作)和O?30V (編程操作)。
[0155]某些實施例會同時出現(xiàn)高的正電壓值但沒有高的負(fù)電壓值，以及/或高的負(fù)電壓值但沒有高的正電壓值。該特性會降低晶體管的面積需求。
[0156]雖然本發(fā)明以前述的較佳實施例和范例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)相像技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的專利保護(hù)范圍須視本說明書隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種存儲器電路，包含: 一耦接至一存儲器陣列的多個地址線，包括: 在一擦除操作中被取消選取的一具有一個或多個地址線的第一組地址線；以及在該擦除操作中被選取的一具有一個或多個地址線的第二組地址線；以及一控制電路，在響應(yīng)一用以執(zhí)行該擦除操作的一擦除指令時，耦接該擦除操作中被取消選取的該具有一個或多個地址線的第一組地址線至一參考電壓。
2.根據(jù)權(quán)利要求1所述的存儲器電路，其中該控制電路在響應(yīng)該用以執(zhí)行該擦除操作的擦除指令時，先預(yù)充該具有一個或多個地址線的第一組地址線至該參考電壓并在擦除該具有一個或多個地址線的第二組地址線之前，將該具有一個或多個地址線的第一組地址線浮動。
3.根據(jù)權(quán)利要求1所述的存儲器電路，其中該控制電路在響應(yīng)該用以執(zhí)行該擦除操作的擦除指令時，在預(yù)充該第一組地址線至該參考電壓，使第一組地址線充至一比參考電壓的一提升電壓的一段時間后，響應(yīng)該用以執(zhí)行該擦除操作的擦除指令。
4.根據(jù)權(quán)利要求1所述的存儲器電路，更包含: 一第一晶體管，用以切換式地將該多個地址線中的一地址線耦接至一全局地址線； 一第二晶體管，用以切換式地將該多個地址線中的該地址線耦接至一接地電壓； 其中該控制電路耦接至該第一晶體管與該第二晶體管，該控制電路至少在該擦除操作中具有一多個模式，該多個模式包括: 一第一模式，其中該第一晶體管將該多個地址線中的該地址線耦接至該全局地址線，以及該第二晶體管將該地址線與接地電壓解耦合；以及 一第二模式，其中該第一晶體管將該多個地址線中的該地址線與全局地址線解耦合，以及該第二晶體管將該地址線耦接至該接第電壓。
5.一種操作存儲器的方法，包含:為響應(yīng)一用以執(zhí)行該擦除操作的擦除指令，耦接一參考電壓至耦接于一存儲器陣列的一多個地址線中的一具有一個或多個地址線的第一組地址線，該具有一個或多個地址線的第一組地址線在該擦除操作中被取消選取。
6.根據(jù)權(quán)利要求5所述的存儲器電路，其中該控制電路在響應(yīng)該用以執(zhí)行該擦除操作的擦除指令時，先預(yù)充該具有一個或多個地址線的第一組地址線至該參考電壓并在擦除該具有一個或多個地址線的第二組地址線之前，將該具有一個或多個地址線的第一組地址線浮動。
7.根據(jù)權(quán)利要求5所述的存儲器電路，其中該控制電路在響應(yīng)該用以執(zhí)行該擦除操作的擦除指令時，在預(yù)充該具有一個或多個地址線的第一組地址線至該參考電壓一段時間后，再將該具有一個或多個地址線的第一組地址線由該參考電壓充電至一提升電壓。
8.根據(jù)權(quán)利要求5所述的方法，更包含: 在至少一存儲器擦除操作中，執(zhí)行: 在地址線控制電路的一第一模式下，經(jīng)由一第一晶體管將該多個地址線中的一地址線耦接至一全局地址線，以及經(jīng)由一第二晶體管將該地址線與該參考電壓解耦合；以及 在地址線控制電路的一第二模式下，經(jīng)由該第一晶體管將該多個地址線中的該地址線與全局地址線解耦合，以及經(jīng)由該第二晶體管將該地址線耦接至該參考電壓。
9.根據(jù)權(quán)利要求8所述的方法，還包含:為回應(yīng)在擦除操作下的該多個地址線中的被選取地址線，該控制電路會處于相對于該多個地址線中的地址線的該第一模式和該第二模式其中的一個模式，以及 為回應(yīng)在擦除操作下的該多個地址線中的被取消選取地址線，該控制電路會處于相對于該多個地址線中的地址線的該第一模式與該第二模式中的另一個模式。
10.一種存儲器電路，包含:一裝置，用以在響應(yīng)一用以執(zhí)行該擦除操作的擦除指令時，耦接一參考電壓至耦接于一存儲器陣列的一多個地址線中的一具有一個或多個地址線的第一組地址線 ，該具有一個或多個地址線的第一組地址線在該擦除操作中被取消選取。
【文檔編號】G11C8/08GK104051000SQ201310477638
【公開日】2014年9月17日 申請日期:2013年10月14日 優(yōu)先權(quán)日:2013年3月11日
【發(fā)明者】洪俊雄, 陳弟文, 洪碩男, 黃世麟 申請人:旺宏電子股份有限公司