一種存儲裝置及其制造方法
【專利摘要】本發(fā)明公開了一種存儲裝置及其制造方法，該存儲裝置包含串聯(lián)安排的一第一導體，一二極管，一存儲元件，及一第二導體。該二極管包括于一側壁半導體層中的一PN結。此二極管包括一第一半導體層位于第一導體之上且與其電性溝通。一具有側壁的圖案化絕緣層于此第一半導體層之上。此二極管包括一中間半導體層于該側壁的第一部分，且與第一半導體層接觸。此中間半導體層具有較第一半導體層更低的載子濃度且可以是本征半導體。在該側壁的第二部分并與該中間半導體層接觸的第二半導體層，具有較中間半導體層更高的載子濃度。一存儲元件與第二半導體層電性耦接。此第二導體與存儲元件電性耦接。
【專利說明】一種存儲裝置及其制造方法
【技術領域】
[0001]本發(fā)明是關于根基于例如是硫屬化物的相變化存儲材料及其他可編程電阻存儲材料的高密度存儲裝置，以及此種裝置的制造方法。
【背景技術】
[0002]在某些可編程電阻存儲器陣列的組態(tài)中，每一個存儲單元包括一個二極管與一相變化存儲元件串聯(lián)。此二極管是作為驅動元件，使得存儲單元苦以在施加正向偏壓于二極管時被選取操作，而為選取存儲單元中的電流則通過將此二極管反向偏壓被阻擋。此相變化存儲元件是由相變化材料構成，其會在非晶狀態(tài)(高電阻率)與結晶狀態(tài)(低電阻率)之間有著極大的阻值差異。
[0003]在一相變化存儲元件的正常操作中，于施加電流脈沖通過此相變化存儲元件及二極管驅動裝置時，可以復位或設置此相變化存儲元件的阻值狀態(tài)。自結晶狀態(tài)改變?yōu)榻Y非晶狀態(tài)的相變化，在此稱為復位，一般為一高電流操作，其包含一個短且高電流密度脈沖加熱此存儲元件中的一有源區(qū)域至熔化溫度，之后并且導致相變化材料穩(wěn)定至非晶相。自非晶狀態(tài)改變?yōu)榻Y晶狀態(tài)的相變化在此稱為設置，通常是一中等電流的脈沖操作，其導致加熱至結晶轉換溫度，且一個較長的冷卻時間可以用來允許此有源區(qū)域穩(wěn)定在此結晶相。為了讀取此存儲元件的狀態(tài)，則施加一個小電壓至所選取存儲單元且感測所產(chǎn)生的電流。
[0004]二極管早已用作為半導體存儲器驅動裝置。一般而言，用來制造二極管驅動裝置的工藝技術包括圖案化線條或是孔洞的填充。如此的技術可以使用先進的光刻工具或是多重圖案化工藝已產(chǎn)生較小尺寸的二極管且因此并不適合微縮。
[0005]因此需要提供一種具有較可微縮的二極管驅動裝置結構以使用于高密度存儲裝置中。

【發(fā)明內(nèi)容】

[0006]此處所描述技術為一種存儲裝置，其包含串聯(lián)安排的一第一導體，一二極管，一存儲元件，及一第二導體，其中該二極管包括于一側壁半導體層中的一 PN結。此二極管具有第一和第二終端而其間具有一 PN結，其中此PN結是在一圖案化絕緣層側壁的側壁半導體層之中。舉例而言，此第一終端包含一半導體層于第一導體之上且與其電性溝通。一具有側壁的圖案化絕緣層于此第一半導體層之上。此二極管可以包括一中間半導體層于該側壁的第一部分，且與第一半導體層接觸。此中間半導體層具有較第一半導體層更低的載子濃度且可以是本征半導體。在該側壁的第二部分的第二半導體層提供該二極管的第二終端。一存儲元件與第二半導體層電性耦接。此第二導體與存儲元件電性耦接。
[0007]本發(fā)明的目的，特征，和實施例，會在下列實施方式的章節(jié)中搭配圖式被描述。
【專利附圖】

【附圖說明】
[0008]圖1A顯示一個范例存儲裝置中具有側壁二極管驅動裝置的存儲單元的剖面圖。[0009]圖1B顯示一個范例存儲裝置中具有完全自動對準存儲單元的剖面圖。
[0010]圖2A和圖2B顯示在存儲裝置中具有側壁二極管驅動裝置的存儲單元陣列的一部分的示意圖。
[0011]圖3A和圖3B顯示在存儲裝置200中具有替代實施例的側壁二極管驅動裝置的存儲單元陣列的一部分的示意圖。
[0012]圖4A和圖4B~圖14A和圖14B分別顯示制造此處所描述的具有側壁二極管驅動裝置的存儲裝置的一系列工藝子步驟的上視及剖面示意圖。
[0013]圖15A和圖15B~圖16A和圖16B分別顯示制造圖1B中所描述的存儲裝置100B中具有完全自動對準存儲單元的一系列工藝子步驟的上視及剖面示意圖。
[0014]圖17顯示使用側壁二極管驅動裝置的一存儲單元陣列的一部分示意圖。
[0015]圖18顯示根據(jù)本發(fā)明一實施例的集成電路的簡化示意圖。
[0016]【主要元件符號說明】
[0017]100A、100B:存儲裝置
[0018]110、210、310:第一導體
[0019]120、220、320:第一半導體層
[0020]130、230、330:中間半導體層
[0021]140、240、340:第二半導體層
[0022]150、250、350、550:圖案化絕緣層
[0023]155、255、257、355、357:側壁
[0024]160、260、360:絕緣填充層
[0025]170、270、370:電極材料層
[0026]180、280、1485、1487:存儲材料層
[0027]190、390、1495、1497:電極材料層(第二導體)
[0028]195: 二極管
[0029]285,287,385,387:存儲元件
[0030]295,297,395,397,1695,1697:上導體
[0031]410:第一導體材料
[0032]420:第一摻雜半導體材料層
[0033]450:絕緣層
[0034]510:溝道
[0035]555,557:側壁
[0036]630:半導體層
[0037]760:絕緣填充層
[0038]940:半導體填充元件
[0039]1275、1277、1575、1577:凹陷
[0040]1370、1690:電極材料層
[0041]1580:存儲材料層
[0042]1712、1714、1716、1718:位線
[0043]1720、1740、1760、1780:存儲單元[0044]1722、1742、1762、1782:相變化存儲元件
[0045]1724、1744、1764、1784:存取二極管
[0046]1792、1794、1796、1798:字線
[0047]1790:字線譯碼器
[0048]1710、1818:位線譯碼器
[0049]1814:字線譯碼器/驅動器
[0050]1800:集成電路
[0051]1810:具有側壁二極管驅動裝置的存儲陣列
[0052]1816:字線
[0053]1820:位線
[0054]1822:總線
[0055]1826:數(shù)據(jù)總線
[0056]1824:感測放大器/數(shù)據(jù)輸入結構
[0057]1840:其他電路
[0058]1834:控制器
[0059]1836:偏壓調(diào)整供應電壓電流源
[0060]1828:數(shù)據(jù)輸入線
[0061]1832:數(shù)據(jù)輸出線
[0062]1890:地址產(chǎn)生器
【具體實施方式】
[0063]本發(fā)明以下的實施例描述是搭配圖1到圖18進行說明。說明書中是描述較佳的實施方式來定義權利要求范圍，但并非用來限制本發(fā)明。熟習本發(fā)明技藝人士應能明白在本發(fā)明的精神下仍有許多均等的變化。
[0064]此處描述用于具有高密度存儲裝置的存儲器中的側壁二極管驅動裝置。使用側壁二極管驅動裝置的存儲陣列包括多條第一存取線，這些第一存取線包括第一導體。一圖案化絕緣層于多條第一存取線之上包括一側壁，例如可以使用具有第一及第二側壁的多個溝道或是其他開口于此層中。側壁半導體形成于此側壁之上。此處所使用的"側壁半導體"名詞是指沉積于側壁結構之上的薄膜，其具有垂直于側壁所量測的厚度，且其主要是由薄膜的厚度而不是由圖案化刻蝕或是其他圖案化步驟來決定。
[0065]此以下所描述的范例中，一第一半導體沉積于位于此圖案化絕緣層下方的第一導體之上。中間半導體層沉積于側壁的第一部分，且與此第一半導體層接觸。第二半導體層沉積于側壁的第二部分，且與此中間半導體層接觸。
[0066]存儲元件放置于第二半導體層之上且與其電性通訊。多個第二存取線放置于存儲元件之上，且與其電性通訊。
[0067]圖1A顯示一個范例存儲裝置100A中具有側壁二極管驅動裝置的存儲單元的剖面圖。此側壁二極管驅動裝置可以使用多晶硅、單晶硅或是其他合適的半導體材料。此存儲裝置100A包括串聯(lián)安排的一第一導體110、一二極管195、一存儲元件180及一第二導體190。此二極管195包括第一半導體層120于此第一導體110之上，且與此第一導體110電性溝通。一具有側壁155的圖案化絕緣層150于第一半導體層120之上。此二極管195包括中間半導體層130于此側壁155的第一部分，且與此第一半導體層120接觸。此中間半導體層130具有與第一半導體層120相反的導電型態(tài)及較低的載子濃度，例如為較第一半導體層120載子濃度的10_2到10_5載子/cm_3或更少。在此例示實施例中，此中間半導體層130包含本征半導體。第二半導體層140于側壁155的第二部分，且與此中間半導體層130接觸，及具有較中間半導體層130更高的濃度。在此范例中，因為此結的大部分空乏區(qū)域延伸進入較淡摻雜或是本征的中間半導體層130、130b而不是較濃摻雜的第一半導體層120b的結果，PN結是在側壁半導體層130、130b之中。
[0068]在某些范例中，此二極管的PN結可以由不使用中間半導體層或第二半導體層而實施。在某些實施例中，使用例如是硅化鈷、硅化鎳、硅化鈦、硅化鉬、或是其他金屬硅化物等的金屬硅化物(SAlicide)工藝形成于此二極管的第二終端之上。
[0069]此存儲裝置100A包括一電極材料層170于側壁155的第三部分。此存儲元件180安置于此圖案化絕緣層150之上且與例如是氮化鈦、氮化鉭、鎢或是其他相變化技術中的加熱材料的電極材料層170接觸。第二導體190放置于存儲元件180之上，且與此存儲元件180接觸。此第一導體110包括字線或位線之一。中間半導體層130、第二半導體層140及電極材料層170由在側壁155相對側的絕緣填充材料160圍繞。
[0070]此中間半導體層130及第二半導體層140具有小于10納米的厚度。第一半導體層120可以包括N+多晶硅(例如具有η型摻雜濃度約在數(shù)量級IO17或1019/cm_3或更高)，且第二半導體層140可以包括P+多晶硅(例如具有P型摻雜濃度約在數(shù)量級IO13或IO16/cm_3或更高)。此存儲元件180包括可編程電阻材料，例如相變化材料。
[0071]圖1B顯示一個范例存儲裝置100B中具有完全自動對準存儲單元的剖面圖。此存儲裝置100B具有一存儲元件及一第二導體均位于與對應的側壁二極管驅動裝置相同的側壁中。與圖1A中的存儲裝置100A相比，其具有二極管195在側壁155而對應的存儲元件是在側壁155之上。在某些實施例中，例如是氮化鈦、氮化鉭、鎢或是其他相變化技術中的加熱材料的電極材料層(未示)可以形成于介于此二極管的第二終端與存儲材料之間。在某些實施例中，使用例如是硅化鈷、硅化鎳、硅化鈦、硅化鉬、或是其他金屬硅化物等的硅化物工藝形成一硅物化層于此二極管的第二終端之上。
[0072]此存儲裝置100B包括串聯(lián)安排的一第一導體110b、一二極管195b、一存儲材料層180b及一第二導體190b。此二極管195b包括第一半導體層120b于此第一導體IlOb之上，且與此第一導體IlOb電性溝通。一具有側壁155b的圖案化絕緣層150b于第一半導體層120b之上。在此范例中，二極管195b包括中間半導體層130b于此側壁155b的第一部分，且與此第一半導體層120b接觸。此中間半導體層130b可以是N-型半導體且具有較第一半導體層120更低的載子濃度。在一實施例中，此中間半導體層130b包含本征半導體，使得側壁二極管是一 PIN 二極管。第二半導體層140b于側壁155b的第二部分，且與此中間半導體層13b0接觸，及具有較中間半導體層130b更高的濃度。當使用本發(fā)明所描述的工藝時此第二二極管195b在結構上是與第一二極管195鏡面對稱的(于工藝容許范圍內(nèi))。
[0073]此存儲裝置100B包括一存儲材料層180b于此側壁155b的第三部分，且與此第二半導體層140b接觸，及一電極材料層190b于側壁155b的第四部分，且與此存儲材料層180b接觸。此第一導體IlOb包括字線或位線之一。此電極材料層190b包括字線或位線的另一個。中間半導體層130b、第二半導體層140b、存儲材料層180b及電極材料層190b由在側壁155b相對側的絕緣填充材料160b圍繞。在某些實施例中，使用例如是硅化鈷、硅化鎳、硅化鈦、硅化鉬、或是其他金屬硅化物等的金屬硅化物(SAlicide)工藝形成一硅物化層(未示)于第二半導體層140b的上表面之上作為此二極管的第二終端。在某些實施例中，例如是氮化鈦、氮化鉭、鎢或是其他相變化技術中的加熱材料或是電極材料層(未示)可以形成于介于此二極管的第二終端與存儲材料之間。
[0074]此中間半導體層130b及第二半導體層140b具有小于10納米的厚度。存儲材料層180b具有大致與第二半導體層140b相同的厚度。第一半導體層120b可以包括N+多晶硅且第二半導體層140b可以包括P+多晶硅。此存儲元件180包括可編程電阻材料，例如相變化材料。
[0075]圖2A和圖2B顯示在存儲裝置200中具有側壁二極管驅動裝置的存儲單元陣列的一部分的示意圖。圖2A是此存儲單元陣列的上視圖。圖2B是此存儲單元陣列的剖面圖。此存儲裝置200包括多條第一存取線，這些第一存取線包括第一導體210。第一半導體層220放置于此第一導體210之上。圖案化絕緣層250于多條第一存取線210之上，其包括例如是形成于溝道中的第一和第二側壁255和257。第一和第二側壁255和257延伸通過圖案化絕緣層250而至第一半導體層220。
[0076]中間半導體層230放置于此多個溝道中的第一和第二側壁255和257的第一部分，且與此第一半導體層220接觸。此中間半導體層230具有較第一半導體層220更低的載子濃度。
[0077]第二半導體層240放置于此多個溝道中的第一和第二側壁255和257的第二部分，且與此中間半導體層230接觸。此第二半導體層240具有較中間半導體層230更高的載子濃度。
[0078]第一和第二存儲元件285和287放置于此圖案化絕緣層250之上，且與此第二半導體層240接觸。作為多條第二存取線的第一上導體295和第一上導體297放置于第一和第二存儲元件285和287之上，且與此第一和第二存儲元件285和287接觸。多條第一存取線210可以包括位線而多條第二存取線可以包括字線?；蚴翘娲?，多條第一存取線210可以包括字線而多條第二存取線可以包括位線。
[0079]此存儲裝置200包括一電極材料層270于此第一和第二側壁255和257對應的第三部分，且于第二半導體層240之上。第一和第二存儲元件285和287放置于此圖案化絕緣層250之上，且與此電極材料層270接觸。絕緣填充材料260填入由在第一側壁255的中間半導體層230、第二半導體層240及電極材料層270構成的結構，與在第二側壁257的中間半導體層230、第二半導體層240及電極材料層270構成的另一結構間的區(qū)域。
[0080]此中間半導體層230及第二半導體層240具有小于10納米的厚度。第一半導體層220可以包括N+多晶娃,且第二半導體層240可以包括P+多晶娃。中間半導體層230可以包括本質(zhì)多晶硅。此第一和第二存儲元件285和287包括可編程電阻材料，例如相變化材料。
[0081]圖案化絕緣層250包括多個溝道，這些溝道之一包括第一側壁255及其相對的第二側壁257。一半導體層形成于第一側壁255及其相對的第二側壁257，且與此第一半導體層220接觸。此半導體層包括于第一側壁255及其相對的第二側壁257第一部分之上的中間半導體層230，且與第一半導體層220接觸，且第二半導體層240于中間半導體層230之上，并于第一側壁255及其相對的第二側壁257第二部分。
[0082]第一存儲元件285經(jīng)由電極材料層270而與第一側壁255的第二半導體層240電性溝通，且第二存儲元件287經(jīng)由電極材料層270而與第二側壁257的第二半導體層240電性溝通。第一上導體295和第一上導體297分別放置于第一和第二存儲元件285和287之上，且與此第一和第二存儲元件285和287電性溝通。第一上導體295和第一上導體297具有與其下的第一和第二存儲元件285和287相同的寬度，且第一側壁255及其相對的第二側壁257是分隔大約為此寬度的兩倍，或更小。
[0083]圖3A和圖3B顯示在存儲裝置200中具有替代實施例的側壁二極管驅動裝置的存儲單元陣列的一部分的示意圖。圖3A是此存儲單元陣列的上視圖。圖3B是此存儲單元陣列的剖面圖。此存儲裝置300包括多條第一存取線，這些第一存取線包括第一導體(字線310)。第一半導體層320放置于此第一導體310之上。圖案化絕緣層350于多條第一存取線310之上，其包括例如是形成于溝道中的第一和第二側壁355和357。第一和第二側壁355和357延伸通過圖案化絕緣層350而至第一半導體層320。
[0084]中間半導體層330放置于此多個溝道中的第一和第二側壁355和357的第一部分，且與此第一半導體層320接觸。此中間半導體層330具有較第一半導體層320更低的載子濃度。
[0085]第二半導體層340放置于此多個溝道中的第一和第二側壁355和357的第二部分，且與此中間半導體層330接觸。此第二半導體層340具有較中間半導體層330更高的載子濃度。
[0086]存儲元件包括存儲材料層380于此多個溝道中的第一和第二側壁355和357的對應第三部分，及包括電極材料層390于此多個溝道中的第一和第二側壁355和357的對應第四部分，且電極材料層390位于存儲材料層380之上。存儲材料層380與此第二半導體層340接觸。電極材料層390與存儲材料層380電性溝通。作為多條第二存取線(例如位線)的第一和第二上導體395和397放置于此電極材料層390之上，且與電極材料層390接觸。
[0087]絕緣填充材料360填入由在第一側壁355的中間半導體層330、第二半導體層340、存儲材料層380及電極材料層390構成的結構，與在第二側壁357的中間半導體層330、第二半導體層340存儲材料層380及電極材料層390構成的另一結構間的區(qū)域。
[0088]此中間半導體層330及第二半導體層340具有小于10納米的厚度。存儲材料層380具有大致與第二半導體層340相同的厚度。第一半導體層320可以包括N+多晶硅，且第二半導體層340可以包括P+多晶硅。中間半導體層330可以包括本質(zhì)多晶硅。此存儲材料層380包括可編程電阻材料，例如相變化材料。
[0089]圖4A和圖4B?圖12A和圖12B分別顯示制造此處所描述的具有側壁二極管驅動裝置的存儲裝置的一系列工藝子步驟的上視及剖面示意圖。請參閱圖4A和圖4B圖，此方法包括形成全面覆蓋的第一導體材料層410，及全面覆蓋的第一摻雜半導體材料層420于第一導體材料層410之上。此導體材料層410包含適合做為字線的材料，舉例而言，例如是鎢、氮化鈦、鋁、銅、或氮化鉭等材料。此半導體層420可以包含舉例而言摻雜多晶硅或是其他半導體材料。一包含例如是氧化硅或是其他介電材料的絕緣層450沉積于第一半導體材料層420之上。圖4A顯示此絕緣層450的上視圖。此第一導體410可以組態(tài)作為字線或位線。
[0090]請參閱圖5A和圖5B，此方法包括圖案化此絕緣層450以形成具有側壁的圖案化絕緣層550于全面覆蓋的第一摻雜半導體材料層420之上。此圖案化絕緣層550包括多個溝道510，這些溝道之一具有第一側壁555和一相對的第二側壁557，其中此范例中的溝道具有開口于第一半導體材料層420之上且將其裸露。雖然此實施例中的第一半導體層在沿著第一導體的方向上是連續(xù)的，且因此可以在單一步驟中被圖案化，但是在其他的實施例中，此第一半導體層在沿著第一導體的方向上可以根據(jù)一個存儲單元接著一個存儲單元的方式被分段，或是以一群存儲單元的方式分段。
[0091]請參閱圖6A和圖6B，此方法包括形成半導體層630于第一側壁555和其相對的第二側壁557之上，且與溝道中裸露出的第一半導體層420接觸，以及形成于圖案化絕緣層550之上。圖6A顯示此半導體層630的全面沉積的上視圖。在某些實施例中，此半導體層630包含本征半導體材料，而在其他的實施例中包含淡摻雜半導體材料。此半導體層630具有較第一半導體層420更低的載子濃度。此半導體層630可以包含多晶硅，或是其他的半導體材料，例如是單晶半導體。
[0092]請參閱圖7A和圖7B，此方法包括形成絕緣填充材料760于此半導體層的第一部分630之上。此絕緣填充材料可以包含例如是氧化硅或是其他介電材料。圖7A顯示此絕緣填充材料760的上視圖。
[0093]請參閱圖8A和圖SB，此方法包括進行化學機械研磨(CMP)以移除絕緣填充材料760而將此半導體層630的上表面631 (圖中未標出)裸露出來并使得其與溝道之外的圖案化絕緣層550和溝道之中的絕緣填充材料760共平面。圖8A顯示此存儲裝置的上視圖，其中顯示半導體層630的上表面631 —側由圖案化絕緣層550而另一側由絕緣填充材料760圍繞。
[0094]請參閱圖9A和圖9B，此方法包括于側壁555、557形成元件940，其具有與第一半導體層420相反的導電載子型態(tài)。如此可以通過舉例而言在半導體層630的上半部分注入雜質(zhì)而形成，其中雜質(zhì)不會到達半導體層630的下半部分而保留中間半導體層于此結構中。圖9A顯示此存儲裝置的上視圖，其中顯示元件940的上表面941 一側由圖案化絕緣層550而另一側由絕緣填充材料760圍繞。此元件940具有較半導體層630與沿著側壁555、557接觸的部分更高的載子濃度。
[0095]請參閱圖1OA和圖10B，此方法包括進行刻蝕工藝以在疊層中形成線或長條。圖1OA顯示此存儲裝置的上視圖，其中顯示通過沿著第一導體410方向進行刻蝕而形成的具有間距的半導體長條疊層。圖1OB顯示沿著隔離側壁二極管驅動裝置的剖面圖，其中顯示包括第一導體410、第一半導體層420、圖案化絕緣層550及填充材料760的疊層結構，及半導體層630和半導體填充層940形成多條第一導線于底層基板(未示)之上。此長條在彼此之間具有共同寬度及共同間距，且側壁255及其相對的第二側壁257是分隔大約為此長條共同寬度的兩倍，或更小。此長條共同寬度在某些實施例中可以是用于定義及刻蝕此長條工藝的圖案化技術中所能達到的最小特征尺寸"F"。此外，此長條共同間距在某些實施例中可以是用于定義及刻蝕此長條工藝的圖案化技術中所能達到的最小特征尺寸"F"。(圖示并未等比例描繪)[0096]請參閱圖1lA和圖11B，此方法包括使用填充材料760填充長條半導體疊層結構間的空間。圖1lB顯示沿著隔離側壁二極管驅動裝置的剖面圖，其基本上與圖1OB相同。
[0097]請參閱圖12A和圖12B，此方法包括除去某些半導體填充層940以在側壁555形成凹陷1275及在側壁557形成凹陷1277。因為凹陷1275和1277的結果，在溝道中側壁55和側壁557的某些半導體填充層940被保留。圖12A顯示此存儲裝置的上視圖，其中顯示在凹陷1275和1277下的剩余半導體填充層940的上表面943 —側由絕緣填充材料760而另一側由圖案化絕緣層550圍繞。例如是反應離子刻蝕(RIE)可以用來形成凹陷。
[0098]請參閱圖13A和圖13B，此方法然后包括在側壁555的第三部分凹陷1275及在相對側壁557的第三部分凹陷1277中沉積電極材料1370。此結構然后進行平坦化使得電極材料1370的上表面1371裸露出來且與填充材料760和圖案化絕緣層550共平面。圖13A顯示此存儲裝置的上視圖，其中顯示電極材料1370的上表面1371 —側由絕緣填充材料760而另一側由圖案化絕緣層550圍繞。此電極材料1370可以例如是鎢、氮化鈦、氮化鉭或是其他材料。
[0099]此半導體層630及半導體填充層940具有小于10納米的厚度。第一摻雜半導體420可以包括N+多晶硅，且半導體層630可以包括N+多晶硅、本質(zhì)多晶硅或是P+多晶硅。半導體填充層940可以包括P+多晶硅。
[0100]請參閱蝕刻14A和圖14B，此圖案化絕緣層550包括多個溝道510 (顯示于第5B圖)，這些溝道中的每一個具有第一側壁555和一相對的第二側壁557。形成一半導體層于第一側壁555之上也會導致此半導體層形成于相對的第二側壁557之上，且與第一半導體420接觸。此半導體層包括在相對第二側壁557的第一部分而與第一半導體420接觸的一第一部分630及在相對第二側壁557的第二部分的第一部分630之上的第二部分940。在相對第二側壁557之上的第一部分630具有較第一半導體層420更低的載子濃度，且在相對第二側壁557之上的第二部分940具有較第一部分630更高的載子濃度。
[0101]此方法形成第一存儲元件1485經(jīng)由電極材料1370而與第一側壁555之上的半導體層第二部分940電性溝通，且第二存儲元件1487經(jīng)由電極材料1370而與相對第二側壁557之上的半導體層第二部分940電性溝通。此方法提供第一和第二上導體1495和1497分別于第一存儲元件1485和第二存儲元件1487之上并與其電性溝通。第一和第二上導體1495和1497具有與其下的第一存儲元件1485和第二存儲元件1487相同的寬度，且于導體之間具有共同間距。側壁555及其相對的第二側壁557是分隔大約為此共同寬度的兩倍，或更小。此第一上導體1495的共同寬度在某些實施例中可以是用于此工藝的圖案化技術中所能達到的最小特征尺寸"F"。此外，導體之間的共同間距在某些實施例中也可以是最小特征尺寸"F"。(圖示并未等比例描繪)當圖1OA和圖1OB中的長條與圖14A和圖14B的第一上導體1495兩者的寬度皆相當于相同的最小特征尺寸"F"時，則此陣列中每一個存儲單元所需的面積為"4F2"，而可以產(chǎn)生較高密度的陣列。此外，當F進一步縮小時此完成結構也可以跟著微縮。
[0102]圖14A顯示此存儲裝置的上視圖，其中顯示第一和第二上導體1495和1497跨過包括隔離側壁二極管驅動裝置的半導體長條。于形成第一上導體1495之后，則可以將后續(xù)的集成電路工藝完成。
[0103]圖15A和圖15B?圖16A和圖16B分別顯示制造圖1B中所描述的存儲裝置100B中具有完全自動對準存儲單元的一系列工藝子步驟的上視及剖面示意圖。此工藝可以包括直到圖12A和圖12B所示的工藝步驟。之后此工藝會于以下描述和圖13A和圖13B中不同的步驟。
[0104]請參閱圖15A和圖15B，此方法包括使用上述的工藝沉積存儲材料層1580于側壁555的第三部分凹陷1275及在相對側壁557的第三部分凹陷1277中的較低部分(圖12B)。凹陷1275和1277的較高部分構成凹陷1575和1577。圖15A顯示此存儲裝置的上視圖，其中顯示存儲材料層1580的上表面1581 —側由絕緣填充材料760而另一側由圖案化絕緣層550圍繞。此存儲材料層1580與半導體填充層940電性溝通且可以包括可編程電阻材料，例如相變化材料。
[0105]請參閱圖16A和圖16B，此方法包括沉積導體材料1690于側壁555的第四部分凹陷1575及在相對側壁557的第四部分凹陷1577中的較高部分(圖15B)。此結構然后進行平坦化使得導體材料1690的上表面1691裸露出來并與圖案化絕緣層550和絕緣填充材料760共平面。圖16A顯示此存儲裝置的上視圖，其中顯示第一和第二上導體1695和1697跨過包括與由圖案化絕緣層550和絕緣填充材料760所圍繞的導體材料1690的上表面1691對應的長條。此導體材料1690與存儲材料1580電性溝通。之后，一圖案化導電層，包括安排成類似于圖14A和圖14B的導體(例如1695、1697)，可以選擇性地形成。最后，則可以將后續(xù)的集成電路工藝完成。
[0106]圖17顯示使用側壁二極管驅動裝置的一存儲單元陣列1700的一部分示意圖。此陣列1700包含一存儲單元陣列，具有多條字線和多條位線。此范例存儲陣列1700中的每一個存儲單元包括一存取二極管與一存儲元件串聯(lián)安排于一對應的字線和一對應的位線之間。根據(jù)本發(fā)明實施例所揭露的側壁二極管結構使得相變化存儲元件與在由多條字線之上的圖案化絕緣層所定義的溝道中對應的第一和第二側壁的對應的存取二極管電性耦接。此相變化存儲元件可以放置于和存取二極管所對應的相同第一和第二側壁。每一個相變化存儲元件與一對應的存取二極管電性耦接。舉例而言，在存儲陣列中的存儲單元1720、1740、1760和1780包括相變化存儲元件1722、1742、1762和1782分別與存取二極管1724、1744、1764和1784電性耦接。
[0107]包括字線1792、1794、1796、1798的多條字線平行地延伸于一第一方向且與字線譯碼器1790電性溝通。二極管的陰極或陽極與字線連接。舉例而言，二極管1744和1784的陰極與一共同字線1798連接而二極管1724和1764的陰極與一共同字線1796連接。替代地，多條字線中的字線可以與相變化存儲元件電性耦接。
[0108]包括位線1712、1714、1716、1718的多條位線平行地延伸于一第二方向且與位線譯碼器1710電性溝通。相變化存儲元件可以連接于二極管的陰極或陽極與位線之間。舉例而言，相變化存儲元件1742連接于二極管1744的陰極與位線1712之間而相變化存儲元件1722連接于二極管1724的陰極與位線1712之間。位線1712與相變化存儲元件1722和1742共同連接而位線1714與相變化存儲元件1762和1782共同連接。必須注意的是在圖17中顯示16個存儲單元僅是為了討論方便起見，在現(xiàn)實的應用中，一個相變化存儲陣列可以包括成千上萬個如此的存儲單元。
[0109]圖18顯示根據(jù)本發(fā)明一實施例的集成電路的簡化示意圖。其中集成電路1800包括使用具有此處所描述的側壁二極管驅動裝置1810m的一存儲陣列1812。此具有側壁二極管驅動裝置1810m的一存儲陣列包括可編程電阻存儲元件與此側壁二極管驅動裝置耦接。于此存儲陣列1810操作時此存儲單元會施加偏壓。此可編程電阻存儲元件可以包括相變化材料，其在存儲陣列1810操作施加偏壓時會具有改變相態(tài)的一有源區(qū)域?？偩€1822對具有此側壁二極管驅動裝置1810m的存儲陣列中的存儲單元進行尋址。
[0110]于用戶操作時，地址產(chǎn)生器1890首先產(chǎn)生或接收此具有側壁二極管驅動裝置1810m的存儲陣列中的一可用地址。在圖18中，一字線譯碼器及驅動器1814與存儲陣列1810的多條字線1816耦接且電性溝通。位線譯碼器1818與存儲陣列1810的多條位線1820電性溝通以讀取、設置或復位存儲陣列1810中的存儲單元。地址是由總線1822提供給字線譯碼器及驅動器1814與位線譯碼器1818。方塊1824中的感測放大器與數(shù)據(jù)輸入結構，包括讀取、設置與復位模式的電壓及/或電流源，經(jīng)由數(shù)據(jù)總線1826與位線譯碼器1818耦接。數(shù)據(jù)由集成電路1800上的輸入/輸出端口或者由集成電路1800其他內(nèi)部/外部的數(shù)據(jù)源，提供給數(shù)據(jù)輸入線1828，而輸入至方塊1824中的數(shù)據(jù)輸入結構。其他電路1840包含于集成電路1800之內(nèi)，例如泛用目的處理器或特殊目的應用電路，或是模塊組合以提供由一存儲陣列1810所支持的系統(tǒng)單芯片功能。數(shù)據(jù)由方塊1824中的感測放大器，經(jīng)由數(shù)據(jù)輸出線1832，提供至集成電路1800，或提供至集成電路1800內(nèi)部/外部的其他數(shù)據(jù)終端。
[0111]在本實施例中所使用的控制器1834是使用了偏壓調(diào)整狀態(tài)機構，來控制偏壓調(diào)整供應電壓及電流源1836的應用，例如存儲陣列1810的讀取、設置、復位和編程驗證電壓及/或電流。該控制器1834可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使于同一集成電路，以執(zhí)行一計算機程序而控制裝置的操作。在又一實施例中，該控制器1834是由特殊目的邏輯電路與通用目的處理器組合而成。
[0112]本發(fā)明的較佳實施例與范例詳細揭露如上，但應了解為上述范例僅作為范例，非用以限制專利的范圍。就熟知技藝之人而言，自可輕易依據(jù)隨附權利要求范圍對相關技術進行修改與組合。
【權利要求】
1.一種存儲裝置，包含: 串聯(lián)安排的一第一導體，一第一二極管，一第一存儲元件，及一第二導體，該第一二極管包括于一側壁半導體層中的一 PN結， 一第二二極管，一第二存儲元件，及一第三導體與該第一導體串聯(lián)，該第二二極管與該第一二極管成鏡像對稱，且包括一 PN結于另一側壁半導體層中。
2.根據(jù)權利要求1所述的存儲裝置，其中該第一二極管和該第二二極管的該側壁半導體層是在該第一導體之上的一絕緣層的一開口相對兩側的半導體材料層中，且有一本征半導體層連接該第一二極管和該第二二極管的該側壁半導體層。
3.根據(jù)權利要求1所述的存儲裝置，其中該側壁半導體層的厚度小于10納米。
4.根據(jù)權利要求1所述的存儲裝置，其中該第一導體包含一字線或位線，且該第二導體包含一字線或位線中的另一個。
5.根據(jù)權利要求1所述的存儲裝置，其中該第一及第二存儲元件包含一可編程電阻材料或是一相變化材料。
6.根據(jù)權利要求2所述的存儲裝置，更包含一電極材料層放置于該相對側壁的該半導體材料層之上，且該第一及第二存儲元件放置于該絕緣層之上并與該電極材料層接觸。
7.根據(jù)權利要求2所述的存儲裝置，其中該存儲元件放置于該相對側壁的該半導體材料層之上，且該第、二導體放置于該存儲元件之上并與該存儲元件接觸。
8.一種存儲裝置，包含: 多條第一存取線，該多條第一存取線包括一第一半導體層； 一圖案化絕緣層于該多條第一存取線之上，包括具有第一和第二側壁的多個溝道，該多個溝道延伸通過該圖案化絕緣層而至該第一半導體層； 側壁半導體層，包括位于該多個溝道的該第一和第二側壁的PN結； 存儲元件，與該側壁半導體層電性溝通；以及 多條第二存取線，與該存儲元件電性溝通。
9.根據(jù)權利要求8所述的存儲裝置，其中該側壁半導體層的厚度小于10納米。
10.根據(jù)權利要求8所述的存儲裝置，其中該多條第一存取線包含字線或位線之一，且該多條第二存取線包含該字線或位線中的另一個。
11.根據(jù)權利要求8所述的存儲裝置，其中該存儲元件包含一可編程電阻材料或一相變化材料。
12.根據(jù)權利要求8所述的存儲裝置，其中該側壁半導體層包含: 中間半導體層于該多個溝道的該第一和第二側壁的第一部分，且與該第一半導體層接觸，該中間半導體層具有較對應的該第一半導體層更低的載子濃度，且該中間半導體層連接該側壁半導體層； 第二半導體層于該多個溝道的該第一和第二側壁的第二部分，且與該中間半導體層接觸，該第二半導體層具有較對應的該中間半導體層更高的載子濃度。
13.根據(jù)權利要求12所述的存儲裝置，其中該中間半導體層包括一本征半導體。
14.根據(jù)權利要求12所述的存儲裝置，更包含電極材料層放置于該多個溝道的該第一和第二側壁的對應第三部分且于該第二半導體材料層之上，且該存儲元件放置于該圖案化絕緣層之上并與該電極材料層接觸。
15.根據(jù)權利要求12所述的存儲裝置，其中該存儲元件包含一存儲材料層放置于該多個溝道的該第一和第二側壁的對應第三部分，且更包含一電極材料層放置于該存儲材料層之上并位于該第一和第二側壁的對應第四部分。
16.—種制造一存儲裝置的方法,包含: 沉積并圖案化一絕緣層以形成一圖案化絕緣層，該圖案化絕緣層具有一側壁； 形成一側壁半導體層于該側壁，該側壁半導體層包含一 PN結；以及 形成一存儲元件與 該側壁半導體層電性溝通。
17.根據(jù)權利要求16所述的方法，更包含: 于形成該側壁半導體層之后，形成一絕緣填充材料于該側壁半導體層之上，且除去該絕緣填充材料以露出該側壁半導體層的一上表面；以及 除去該側壁半導體層的一部份以形成一凹陷于該側壁，且沉積電極材料于該凹陷之中。
18.根據(jù)權利要求16所述的方法，更包含: 于形成該側壁半導體層之后，形成一絕緣填充材料于該側壁半導體層之上，且除去該絕緣填充材料以露出該側壁半導體層的一上表面；以及 除去該側壁半導體層的一部份以形成一凹陷于該側壁，且沉積存儲材料于該凹陷之中。
19.根據(jù)權利要求16所述的方法，更包含: 于形成該側壁半導體層之后，形成一絕緣填充材料于該側壁半導體層之上，且除去該絕緣填充材料以露出該側壁半導體層的一上表面；以及 除去該側壁半導體層的一部份以形成一凹陷于該側壁，且沉積存儲材料及電極材料于該凹陷之中。
20.根據(jù)權利要求16所述的方法，于沉積并圖案化該絕緣層之前: 形成一第一導體；以及 形成一第一半導體層于該第一導體之上并與該第一導體電性溝通，且其中該絕緣層的該側壁延伸至該第一半導體層，且該側壁半導體層與該第一半導體層接觸。
【文檔編號】G11C13/00GK103579281SQ201310101154
【公開日】2014年2月12日 申請日期:2013年3月27日 優(yōu)先權日:2012年8月9日
【發(fā)明者】龍翔瀾 申請人:旺宏電子股份有限公司