專利名稱：用于行譯碼電路的電平位移器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電平位移器，特別是涉及一種用于行譯碼電路的電平位移器。
背景技術(shù)：
在半導(dǎo)體存儲裝置中，閃存(flash memory)是一種易失性存儲器,且屬于可擦除可編程只讀存儲器(Erasable Programmable Read-Only Memory, EPROM)。閃存的優(yōu)點(diǎn)是其可針對整個(gè)存儲器區(qū)塊進(jìn)行擦除，且擦除速度快，約需一至兩秒。因此，近年來，閃存已運(yùn)用于各種消費(fèi)性電子產(chǎn)品中，例如:數(shù)碼相機(jī)、數(shù)碼攝影機(jī)、移動電話或筆記本電腦等。圖1為現(xiàn)有技術(shù)中一種閃存的結(jié)構(gòu)示意圖。如圖1所示，常見的閃存結(jié)構(gòu)包含電荷泵101、整流器102、擦寫控制電路103、高壓檢測電路104、行譯碼電路105及閃存陣列106。圖2為現(xiàn)有技術(shù)中普遍用于行譯碼電路的電平位移器的電路示意圖。當(dāng)需要對閃存陣列106進(jìn)行擦寫時(shí)，先給行譯碼電路105加電壓ZVdd，擦寫控制電路將地址譯碼器的譯碼低電壓輸出Add〈M:0>和控制信號xpen作與非操作得到輸出信號a，a為一負(fù)脈沖，控制信號xpen在高壓ZVdd達(dá)到一定幅度如5V內(nèi)的高電平之后為低電平,負(fù)脈沖再和控制信號xpen進(jìn)行與非運(yùn)算得到階躍信號b，階躍信號b從譯碼開始從低變?yōu)楦唠娖?。因地址Add〈M:0>譯碼后，b為高電平，則NMOS管MN2導(dǎo)通，從而selbi被拉至xdbias (低電壓)，PMOS管P4導(dǎo)通，NMOS管M4截止，sel輸出高電平ZVdd，同時(shí)selbi (NM0S管M2漏極/M3、P3漏極)被引至P2、M2的柵極，該低壓使得P2導(dǎo)通，M2截止，seli輸出高電平ZVdd，進(jìn)一步Pl截止，Ml導(dǎo)通，selb輸出低電平Xdbias，當(dāng)高壓檢測電路104檢測到高壓ZVdd高到一定程度，如5V時(shí),xpen由高變低,Xdbias產(chǎn)生1.8V左右電壓,這個(gè)Xdbias的變化最終在selbi的輸出低電壓上體現(xiàn)出來，進(jìn)一步會在selb上體現(xiàn)出來，電平位移器最終輸出sel和seli相反，而selb和selbi相近，從而完成譯碼輸出低壓Add〈M:0>到高壓ZVdd的轉(zhuǎn)換。圖3為圖2之電平位移器中的高壓管麗I (MN2)的結(jié)構(gòu)示意圖。配合圖2可見，擦寫時(shí)，高壓MOS管麗I (MN2)的四端(漏、柵、源及襯底)電壓為12V、1.5V、
1.5V及0V，即總有一個(gè)高壓管出于截止?fàn)顟B(tài)，但漏極為高壓，這容易出現(xiàn)柵致漏極泄漏GIDL(Gate-1nduceddrainleakage),而柵致漏極泄漏 GIDL(Gate-1nduceddrainleakage)可能損壞電路或引起功能錯(cuò)誤或造成功耗增加，一般在工藝上增加NLDD2/PLDD2 (N型漏極低摻雜/P型漏極低摻雜)工藝來克服，但這會增加工藝復(fù)雜性及工時(shí)成本。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)存在的問題，本發(fā)明的主要目的在于提供一種用于行譯碼電路的電平位移器，其通過將高壓管變?yōu)槎鄠€(gè)疊加的高壓管，以減少發(fā)生柵致漏極泄漏GIDL的概率。為達(dá)上述及其它目的，本發(fā)明一種用于行譯碼電路的電平位移器，包括:第一高壓管電路，包括多個(gè)疊加的高壓管，其與選通信號輸入、高壓檢測電路輸出端及第一與非門輸出端連接，以于對閃存陣列進(jìn)行擦寫操作時(shí)，使該第一高壓管電路中截止的高壓管上的漏極電壓分至各高壓管；以及第二高壓管電路，包括多個(gè)疊加的高壓管，其與選通信號反相輸入、高壓檢測電路輸出端及第二與非門輸出端連接，以于對閃存陣列進(jìn)行擦寫操作時(shí)，使該第二高壓管電路中截止的高壓管上的漏極電壓分至各高壓管。進(jìn)一步地，該第一高壓管電路包括第五NMOS管及第六NMOS管，該第五NMOS管漏極接該選通信號輸入，柵極接一電源電壓，源極接該第六NMOS管漏極，該第六NMOS管源極接該高壓檢測電路輸出端，柵極接該第一與非門之輸出端。進(jìn)一步地，該第二高壓管電路包括第七NMOS管及第八NMOS管，該第七NMOS管漏極接該選通信號反相輸入，柵極接一電源電壓，源極接該第八NMOS管漏極，該第八NMOS管源極接該高壓檢測電路輸出端，柵極接該第二與非門之輸出端。進(jìn)一步地，該第五NMOS管及第七NMOS管漏極接12V高壓，柵極接2.5V電源電壓，該第六NMOS管及第八NMOS管柵極接1.5V電壓。與現(xiàn)有技術(shù)相比，本發(fā)明一種用于行譯碼電路的電平位移器，通過將高壓管變?yōu)槎鄠€(gè)疊加的高壓管，使得截止的管子的漏極電壓被均分到多個(gè)高壓管上，降低每個(gè)高壓管上的漏極電壓，減少了發(fā)生柵致漏極泄漏GIDL的概率。


圖1為現(xiàn)有技術(shù)中一種閃存的結(jié)構(gòu)示意圖；圖2為現(xiàn)有技術(shù)中普遍用于行譯碼電路的電平位移器的電路示意圖；圖3為圖2之電平位移器中的高壓管麗I (MN2)的結(jié)構(gòu)示意圖；圖4為本發(fā)明一種用于行譯碼電路的電平位移器之較佳實(shí)施例的電路示意圖；圖5為本發(fā)明較佳實(shí)施例中第一高壓管電路/第二高壓管電路的細(xì)部電路圖。
具體實(shí)施例方式以下通過特定的具體實(shí)例并結(jié)合

本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)與功效。本發(fā)明亦可通過其它不同的具體實(shí)例加以施行或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)亦可基于不同觀點(diǎn)與應(yīng)用，在不背離本發(fā)明的精神下進(jìn)行各種修飾與變更。圖4為本發(fā)明一種用于行譯碼電路的電平位移器之較佳實(shí)施例的電路示意圖。根據(jù)圖4，本發(fā)明一種用于行譯碼電路的電平位移器，用于行譯碼電路，其包括第一 PMOS管P1、第二 PMOS 管 P2、第三 PMOS 管 P3、第四 PMOS 管 P4、第一 NMOS 管 Ml、第二 NMOS 管 M2、第三NMOS管M3、第四NMOS管M4、第一與非門B1、第二與非門B2、第一高壓管電路401及第二高壓管電路402。其中P1/P2/P3/P4源極接擦寫控制電路輸出端，以獲得高壓ZVdd，M1/M2/M3/M4源極接高壓檢測電路，以獲得低電壓xdbias，Pl漏極接Ml漏極，并輸出選通信號反相輸出selb, Pl柵極接Ml柵極,并連接于選通信號輸入seli,第一高壓管電路401與選通信號輸入sel1、高壓檢測電路輸出端及第一與非門BI輸出端連接，以于對閃存陣列進(jìn)行擦寫操作時(shí)，使第一高壓管電路401中截止的管子上高壓降低。P2漏極接M2漏極，并接于選通信號輸入seli，P2柵極與M2柵極連接，并接于P3/M3漏極，P3柵極與M3柵極連接，并接于P2/M2漏極，P3漏極與M3漏極相連，同時(shí)連接于選通信號反相輸入selbi，P4柵極接M4柵極，并與選通信號反相輸入selbi連接,漏極接M4漏極,并輸出選通信號輸出sel,第二高壓管電路402與選通信號反相輸入selb1、高壓檢測電路輸出端及第二與非門B2輸出端連接，以于對閃存陣列進(jìn)行擦寫操作時(shí)，使第二高壓管電路402中截止的管子上高壓降低。第一與非門BI —輸入端接地址譯碼器的譯碼輸出ADD〈M:0>,另一輸入端接控制信號xpen,輸出端連接第一高壓管電路401,并輸出至第二與非門B2之一輸入端,第二與非門B2之另一輸入端接控制信號xpen,輸出端連接第二高壓管電路402。在本發(fā)明較佳實(shí)施例中，第一高壓管電路401包括第五NMOS管麗Ia及第六NMOS管MNlb,第五NMOS管MNla漏極接選通信號輸入seli,柵極接一電源電壓vd25,源極接第六NMOS管麗Ib漏極，第六NMOS管源極麗Ib接低電壓xdbias，柵極接第一與非門BI之輸出端；第二高壓管電路402包括第七NMOS管MN2a及第八NMOS管MN2b，第七NMOS管MN2a漏極接選通信號反相輸入selbi，柵極接一電源電壓vd25，源極接第八NMOS管MN2b漏極，第八NMOS管麗2b源極接低電壓xdbias，柵極接第二與非門B2之輸出端。圖5為本發(fā)明較佳實(shí)施例中第一高壓管電路/第二高壓管電路的細(xì)部電路圖。在本發(fā)明較佳實(shí)施例中，高壓管MNia漏極接高壓Zvdd = 12V，柵極接vd25為2.5V，源極接高壓管^ib的漏極，^ib的柵極接1.5V,即信號a或b,源極接xdbias,這樣，當(dāng)a為低時(shí)，麗Ib截止，麗Ib漏極無電壓，麗Ia也截止，從而高壓被均分到兩個(gè)高壓管上，同理，當(dāng)b為低時(shí)，MN2b截止，MN2b漏極無電壓，MN2a也截止，從而高壓被均分到兩個(gè)高壓管上，因每個(gè)管子的漏極電壓降低，從而減少發(fā)生GIDL的概率?？梢?，本發(fā)明一種用于行譯碼電路的電平位移器，通過將高壓管變?yōu)閮蓚€(gè)疊加的高壓管，使得 截止的管子的漏極電壓被均分到兩個(gè)高壓管上，降低每個(gè)高壓管上的漏極電壓，減少了發(fā)生柵致漏極泄漏GIDL的概率。上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對上述實(shí)施例進(jìn)行修飾與改變。因此，本發(fā)明的權(quán)利保護(hù)范圍，應(yīng)如權(quán)利要求書所列。
權(quán)利要求
1.一種用于行譯碼電路的電平位移器，包括: 第一高壓管電路，包括多個(gè)疊加的高壓管，其與選通信號輸入、高壓檢測電路輸出端及第一與非門輸出端連接，以于對閃存陣列進(jìn)行擦寫操作時(shí)，使該第一高壓管電路中截止的高壓管上的漏極電壓分至各高壓管；以及 第二高壓管電路，包括多個(gè)疊加的高壓管，其與選通信號反相輸入、高壓檢測電路輸出端及第二與非門輸出端連接，以于對閃存陣列進(jìn)行擦寫操作時(shí)，使該第二高壓管電路中截止的高壓管上的漏極電壓分至各高壓管。
2.如權(quán)利要求1所述的用于行譯碼電路的電平位移器，其特征在于:該第一高壓管電路包括第五NMOS管及第六NMOS管，該第五NMOS管漏極接該選通信號輸入，柵極接一電源電壓，源極接該第六NMOS管漏極，該第六NMOS管源極接該高壓檢測電路輸出端，柵極接該第一與非門之輸出端。
3.如權(quán)利要求2所述的用于行譯碼電路的電平位移器，其特征在于:該第二高壓管電路包括第七NMOS管及第八NMOS管，該第七NMOS管漏極接該選通信號反相輸入，柵極接一電源電壓，源極接該第八NMOS管漏極，該第八NMOS管源極接該高壓檢測電路輸出端，柵極接該第二與非門之輸出端。
4.如權(quán)利要求3所述的用于行譯碼電路的電平位移器，其特征在于:該第五NMOS管及第七NMOS管漏極接12V高壓，柵極接2.5V電源電壓，該第六NMOS管及第八NMOS管柵極接1.5V電壓。
全文摘要
本發(fā)明公開一種用于行譯碼電路的電平位移器，包括第一高壓管電路，包括多個(gè)疊加的高壓管，其與選通信號輸入、高壓檢測電路輸出端及第一與非門輸出端連接，以于對閃存陣列進(jìn)行擦寫操作時(shí)，使該第一高壓管電路中截止的高壓管上的漏極電壓分至各高壓管；以及第二高壓管電路，包括多個(gè)疊加的高壓管，其與選通信號反相輸入、高壓檢測電路輸出端及第二與非門輸出端連接，以于對閃存陣列進(jìn)行擦寫操作時(shí)，使該第二高壓管電路中截止的高壓管上的漏極電壓分至各高壓管，本發(fā)明通過將高壓管變?yōu)槎鄠€(gè)疊加的高壓管，減少了發(fā)生柵致漏極泄漏的概率。
文檔編號G11C16/06GK103106921SQ20121057703
公開日2013年5月15日 申請日期2012年12月26日 優(yōu)先權(quán)日2012年12月26日
發(fā)明者黃明永, 楊光軍 申請人:上海宏力半導(dǎo)體制造有限公司