存儲器單元的制作方法
【專利摘要】本發(fā)明涉及存儲器單元。本發(fā)明實施例提供SRAM單元以及包括所述SRAM單元的SRAM單元陣列。根據(jù)本發(fā)明實施例的SRAM單元包括上拉晶體管和下拉晶體管，從而在進行讀出操作時不需要對預(yù)先讀出位線進行預(yù)充電。采用本發(fā)明的方法，可以抑制漏電流的產(chǎn)生，從而降低SRAM芯片的功耗。
【專利說明】存儲器單元【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及電路技術(shù)，更具體地說，涉及存儲器單元。
【背景技術(shù)】
[0002]靜態(tài)隨機訪問存儲器(SRAM)的是一種重要的存儲器類型。SRAM的典型配置包括SRAM單元和靈敏放大器。SRAM單元是SRAM芯片中存儲邏輯值的基本單元。SRAM單元本身的驅(qū)動能力有限，達不到驅(qū)動后級邏輯電路的要求。使用靈敏放大器(sense amplifier)對SRAM單元輸出的信號進行處理。靈敏放大器的驅(qū)動能力更強，因此能夠驅(qū)動后級邏輯電路。靈敏放大器通常由多個SRAM單元復(fù)用 [0003]圖1是傳統(tǒng)的SRAM單元的結(jié)構(gòu)。其中，邏輯值存儲在由Ml、M2、M3和M4構(gòu)成的電路中，該部分構(gòu)成核心存儲電路。WffL用來通過控制晶體管M5和M6選中該SRAM單元進行寫入操作。WBL和/WBL用來向SRAM單元輸入要寫入的值。該部分構(gòu)成寫入相關(guān)電路。RAffL用來通過控制晶體管M8來選中該SRAM單元進行讀出操作。RBL用來讀出SRAM單元所存儲的值。如果SRAM單元中所存儲的值對應(yīng)于在RBL上產(chǎn)生低電平，則M7被核心存儲電路的輸出節(jié)點NC處的高電平導(dǎo)通。如果SRAM單元中所存儲的值對應(yīng)于在RBL上產(chǎn)生高電平，則M7被節(jié)點NC處的低電平截止。該部分構(gòu)成讀出相關(guān)電路。
[0004]在上述結(jié)構(gòu)中，RBL是預(yù)充電到高電平的。也就是說，除非需要輸出低電平，否則RBL上總是高電平。在讀出操作時，對RBL的預(yù)充電停止。然后M8被RWL上的高電平導(dǎo)通以便選中該SRAM單元。在M7也被導(dǎo)通的情況下，形成從RBL到參考電平的通路，從而將RBL上的電平從高電平下拉到低電平。在讀出操作結(jié)束后，M8被RWL上的低電平截止，并且預(yù)充電電路重新連接到RBLJU RBL恢復(fù)高電平。在M7截止的情況下，RBL和參考電平之間也未形成通路，從而RBL仍然保持高電平。在讀出操作結(jié)束后，M8被RWL上的低電平截止，并且預(yù)充電電路重新連接到RBL，RBL上依然為高電平。
[0005]本領(lǐng)域技術(shù)人員可以理解，即使在晶體管截止的時候，由于晶體管源極和漏極之間的電勢差，也會有微弱的電流在源極和漏極之間流動。這種微弱的電流稱為漏電流。漏電流的大小與源極和漏極之間的電勢差的大小有關(guān)，也與晶體管溝道的尺寸有關(guān)。為了使得RBL在需要輸出低電平時快速地從高電平變?yōu)榈碗娖?，M8的溝道尺寸往往比較大，以便快速地形成RBL到參考電平的通路。然而,大尺寸的M8也意味著M8存在較大的漏電流。如前所述，M7是否導(dǎo)通取決于SRAM單元中所存儲的邏輯值。假設(shè)SRAM單元中存儲邏輯值O和邏輯值I的概率各為50%，則M7有一半的時間都是導(dǎo)通的。相應(yīng)地，在SRAM單元的一半工作時間中，都有較大的漏電流從RBL流到參考電平。雖然漏電流比工作電流小很多，但是由于漏電流是一直存在的，所以對功耗的影響也不能忽視。
[0006]因此，需要有一種新的技術(shù)方案來改善SRAM單元的漏電流性能。

【發(fā)明內(nèi)容】

[0007]本發(fā)明實施例提供SRAM單元和包括所述SRAM單元的SRAM單元陣列。[0008]根據(jù)本發(fā)明實施例的SRAM單元包括核心存儲電路和寫入相關(guān)電路，所述SRAM單元進一步包括:第一晶體管(Mil)、第二晶體管(M12)和第三晶體管(M32)，其中:所述第一晶體管的源極和漏極的一個連接到工作電平，另一個連接到中間輸出節(jié)點(10UT)，所述第二晶體管的源極和漏極中的一個連接到參考電平，另一個連接到所述中間輸出節(jié)點，所述第一晶體管和第二晶體管的柵極連接到所述核心存儲電路的輸出節(jié)點(NC)，所述第一晶體管和第二晶體管中的一個是N型晶體管，另一個是P型晶體管；所述第三晶體管的源極和漏極中的一個連接到所述中間輸出節(jié)點，另一個連接到讀出位線(RBL)，所述第三晶體管的柵極連接到讀出字線。
[0009]其中所述第一晶體管的源極和漏極的一個通過第四晶體管(M21)連接到所述工作電平，其中所述第四晶體管的源極和漏極中的一個連接到所述第一晶體管的源極和漏極的一個，所述第四晶體管的源極和漏極中的另一個連接到所述工作電平，所述第四晶體管的柵極連接到第一讀出控制信號(VVDD_C)，該信號在對所述SRAM單元進行讀出操作期間使得所述第四晶體管導(dǎo)通。
[0010]其中所述第二晶體管的源極和漏極的一個通過第五晶體管(M22)連接到所述參考電平，其中所述第五晶體管的源極和漏極中的一個連接到所述第二晶體管的源極和漏極的述一個，所述第五晶體管的源極和漏極中的另一個連接到所述參考電平，所述第四晶體管的柵極連接到第二讀出控制信號(VGND_C)，該信號在對所述SRAM單元進行讀出操作期間使得所述第五晶體管導(dǎo)通。
[0011]其中所述第四晶體管的溝道尺寸大于所述第一、第二和第三晶體管的溝道尺寸。
[0012]所述SRAM單元進一步包括第六晶體管(M31)，所述第六晶體管的源極和漏極中的一個連接到所述中間輸出節(jié)點，另一個連接到讀出位線(RBL ),所述第六晶體管的柵極連接到讀出字線的反相信號；其中所述第三晶體管和所述第六晶體管中的一個是N型晶體管，另一個是P型晶體管。
[0013]根據(jù)本發(fā)明實施例的一種SRAM單元陣列，包括多個SRAM單元，其中所述SRAM單元包括核心存儲電路和寫入相關(guān)電路，所述SRAM單元進一步包括:第一晶體管(Mil)、第二晶體管(M12)和第三晶體管(M32)，其中:所述第一晶體管的源極和漏極的一個連接到工作電平，另一個連接到中間輸出節(jié)點(10UT)，所述第二晶體管的源極和漏極中的一個連接到參考電平，另一個連接到所述中間輸出節(jié)點，所述第一晶體管和第二晶體管的柵極連接到所述核心存儲電路的輸出節(jié)點(NC)，所述第一晶體管和第二晶體管中的一個是N型晶體管，另一個是P型晶體管；所述第三晶體管的源極和漏極中的一個連接到所述中間輸出節(jié)點，另一個連接到讀出位線(RBL)，所述第三晶體管的柵極連接到讀出字線。
[0014]其中所述第三晶體管是N型晶體管，所述SRAM單元進一步包括第七晶體管(M41)和反相器，其中所述第七晶體管的源極和漏極中的一個連接到工作電平，另一個連接到所述反相器的輸入，所述反相器的輸出連接到所述第七晶體管的柵極，所述反相器的輸入進一步連接到所述讀出位線。
[0015]其中所述第三晶體管是P型晶體管，所述SRAM單元進一步包括第八晶體管(M42)和反相器，其中所述第八晶體管的源極和漏極中的一個連接到參考電平，另一個連接到所述反相器的輸入，所述反相器的輸出連接到所述第八晶體管的柵極，所述反相器的輸入進一步連接到所述讀出位線。[0016]其中所述第一晶體管的源極和漏極的一個通過第四晶體管(M21)連接到所述工作電平，其中所述第四晶體管的源極和漏極中的一個連接到所述第一晶體管的源極和漏極的一個，所述第四晶體管的源極和漏極中的另一個連接到所述工作電平，所述第四晶體管的柵極連接到第一讀出控制信號(VVDD_C)，該信號在對所述SRAM單元進行讀出操作期間使得所述第四晶體管導(dǎo)通。
[0017]其中所述第二晶體管的源極和漏極的一個通過第五晶體管(M22)連接到所述參考電平，其中所述第五晶體管的源極和漏極中的一個連接到所述第二晶體管的源極和漏極的一個，所述第五晶體管的源極和漏極中的另一個連接到所述參考電平，所述第四晶體管的柵極連接到第二讀出控制信號(VGND_C)，該信號在對所述SRAM單元進行讀出操作期間使得所述第五晶體管導(dǎo)通。
[0018]其中所述第四晶體管的溝道尺寸大于所述第一、第二和第三晶體管的溝道尺寸。
[0019]根據(jù)本發(fā)明實施例提供的技術(shù)方案，可以抑制漏電流，從而降低SRAM芯片的功耗。
【專利附圖】

【附圖說明】
[0020]通過結(jié)合附圖對本公開示例性實施方式進行更詳細的描述，本公開的上述以及其它目的、特征和優(yōu)勢將變得更加明顯，其中，在本公開示例性實施方式中，相同的參考標(biāo)號通常代表相同部件。
[0021]圖1是SRAM單元的典型電路。
[0022]圖2、圖3、圖4A、圖4B、圖5和圖6是根據(jù)本發(fā)明實施例的SRAM單元的示意圖?！揪唧w實施方式】
[0023]下面參照附圖，結(jié)合具體實施例對本發(fā)明進行描述。這樣的描述僅僅出于說明目的，而不意圖對本發(fā)明的范圍進行限制。僅以舉例說明的目的給出附圖并因此沒有按比例繪制。此外，當(dāng)?shù)谝辉幻枋鰹榕c第二元件相連時，第一元件不僅可以直接與第二元件相連，而且還可以借助第三元件間接地與第二元件相連。進一步地，為了清楚，省略了對完全理解本發(fā)明不必要的一些元件。在附圖中，相似和相應(yīng)的元件由相似的附圖標(biāo)記代表。
[0024]本領(lǐng)域技術(shù)人員可以理解，在數(shù)字電路中，電平和器件類型具有對稱的關(guān)系。例如，N型晶體管的導(dǎo)通電平是高電平，P型晶體管的導(dǎo)通電平是低電平。因此，在下面的描述中所涉及的對高低電平的條件，均可以通過對相關(guān)器件的類型進行改變而進行變化。此夕卜，也可以通過增加額外的器件對所示條件進行變化。例如對于高電平導(dǎo)通的N型晶體管，如果在N型晶體管的柵極與輸入信號之間增加非門器件，那么該晶體管可以在輸入信號為低電平時導(dǎo)通。這些變形均等同于以下所描述的本發(fā)明的實施例并且落入本專利的保護范圍。
[0025]圖2示出了根據(jù)本發(fā)明實施例的SRAM單元的結(jié)構(gòu)圖。在圖2中，核心存儲電路和寫入相關(guān)電路可以與圖1中的對應(yīng)部分一樣。本領(lǐng)域技術(shù)人員也可以采用其他的替代方案來實現(xiàn)所述核心存儲電路和寫入相關(guān)電路。
[0026]如圖2所示，核心存儲電路的輸出NC連接到晶體管Mll和晶體管M12的柵極，Mll的源極和漏極中的一個連接到工作電平，另一個連接到節(jié)點IOUT。M12的源極和漏極中的一個連接到節(jié)點IOUT，另一個連接到參考電平。晶體管Mll和M12中的一個是N型晶體管，另一個是P型晶體管。在圖2中假設(shè)Mll是P型晶體管而M12是N型晶體管。晶體管M32的源極和漏極中的一個連接到節(jié)點IOUT，另一個連接到RBL。晶體管M32的柵極連接到RWL。
[0027]在進行讀出操作時，晶體管M32導(dǎo)通。此時，如果節(jié)點NC為低電平，則Mll導(dǎo)通而M12截止，形成從工作電平經(jīng)Mll和M32到RBL的導(dǎo)電通路，從而將RBL上拉到高電平。如果節(jié)點NC為高電平，則Ml2導(dǎo)通而Mll截止，形成從RBL經(jīng)M32和Ml2到參考電平的導(dǎo)電通路，從而將RBL下拉到低電平。
[0028]與圖1所示的結(jié)構(gòu)不同，在如圖2所示的結(jié)構(gòu)中，RBL不需要預(yù)充電至高電平。這樣，由M32和M12組成的串聯(lián)電路兩端的電勢差相對于圖1中由M8和M7組成的串聯(lián)電路兩端的電勢差大大減小。如前所述，漏電流的大小與源極和漏極之間的電勢差的大小有關(guān)，也與晶體管溝道的尺寸有關(guān)。在電勢差比較小的情況下，即使M32的溝道尺寸比較大，也不會在RBL經(jīng)由M32和M12到參考電平的這條路徑上產(chǎn)生很大的漏電流。因此，在圖1所示的結(jié)構(gòu)中，既可以將晶體管M32設(shè)置為具有較大的溝道尺寸從而加快讀出操作的速度，又可以減小漏電流。類似地，由于RBL也沒有預(yù)充電至低電平，因此即使M32的溝道尺寸比較大，也不會在工作電平經(jīng)由Mll和M32到RBL的這條路徑上產(chǎn)生很大的漏電流。
[0029]一般來說，RBL是多個SRAM單元共用的。在一個SRAM單元正在從RBL上進行輸出的情況下，RBL被該SRAM單元上拉到高電平或者下拉到低電平。在這種情況下，對于連接到同一條RBL的另一個SRAM單元，如果RBL上為低電平，則存在工作電平和RBL之間的電勢差；如果RBL上為高電平，則存在RBL和參考電平之間的電勢差?？梢詫⒂捎赗BL被預(yù)充電到高電平或者低電平而產(chǎn)生的漏電流稱為靜態(tài)漏電流，將由于RBL在輸出SRAM單元所存儲的數(shù)據(jù)時所產(chǎn)生的漏電流稱為動態(tài)漏電流。靜態(tài)漏電流只要SRAM芯片上電就一直存在，而動態(tài)漏電流只有在RBL上進行輸出時才存在。
[0030]為了在圖2所示的結(jié)構(gòu)中進一步抑制動態(tài)漏電流，根據(jù)本發(fā)明另一個實施例的SRAM單元如圖3所示。與圖2中的結(jié)構(gòu)相比，在圖3中，晶體管Mll與工作電平之間進一步連接有晶體管M21，晶體管Ml2與參考電平之間進一步連接有晶體管M22。其中，晶體管M21的源極和漏極中的一個連接到晶體管M11，另一個連接到工作電平。晶體管M22的源極和漏極匯總的一個連接到晶體管M12，另一個連接到參考電平。晶體管M21和M22的柵極分別連接到控制信號VVDD_C和VGND_C。
[0031]在圖3所示的結(jié)構(gòu)中，晶體管M21和M22只有在需要對該SRAM單元進行讀出操作時才導(dǎo)通。這樣，即使RBL由于其他SRAM單元的輸出而處于低電平，由于M21、Mll均未導(dǎo)通，因此從工作電平經(jīng)由M21、M11和M32到RBL的路徑上的動態(tài)漏電流也很小。類似地，即使RBL由于其他SRAM單元的輸出而處于高電平，由于M22、M12均未導(dǎo)通，因此從RBL經(jīng)由M32、M12和M22到參考電平的路徑上的動態(tài)漏電流也很小。
[0032]需要注意的是，雖然在圖3中示出了晶體管M21和M22，但是并不表示這兩個晶體管必須同時存在。在電路面積受限的情況下，也可以只保留其中的一個，并且也可以達到減小動態(tài)漏電流的效果。此外，由于晶體管M21和M22也是在對SRAM單元進行讀出操作時才導(dǎo)通，因此M21和M22可以具有較大的溝道尺寸，從而加快讀出操作的速度。典型地，M21和M22的溝道尺寸可以是Mll和M12的2_3倍。
[0033]在圖2和圖3所示的結(jié)構(gòu)中，無論是從工作電平到RBL的上拉路徑，還是從參考電平到RBL的下拉路徑，都經(jīng)過晶體管M32。如果晶體管M32是N型晶體管，那么在將RBL上拉到工作電平時，晶體管M32的兩側(cè)會產(chǎn)生比較明顯的電勢差。換句話說，會使得RBL上的高電平明顯地小于工作電平。如果晶體管M32是P型晶體管，那么在將RBL下拉到參考電平時，晶體管M32的兩側(cè)也會產(chǎn)生比較明顯的電勢差。換句話說，會使得RBL上的低電平明顯地大于參考電平。這種電平損失會導(dǎo)致SRAM單元的驅(qū)動能力進一步變?nèi)?。為了克服這一問題，根據(jù)本發(fā)明一個實施例的SRAM單元如圖4A所示。
[0034]在圖4A中，由P型晶體管M41和反相器組成正反饋電路。具體而言，M41的源極和漏極中的一個連接到RBL，另一個連接到工作電平。反相器的輸入連接到RBL，輸出連接到M41的柵極。如果RBL上由于SRAM單元的輸出而處于高電平，則反相器將所述邏輯高電平變?yōu)檫壿嫷碗娖?。只要該邏輯低電平低于將P型晶體管導(dǎo)通所需的低電平，則P型晶體管導(dǎo)通，從而進一步將RBL上拉到具有接近工作電平的高電平。由此可見，該正反饋電路有助于彌補由N型晶體管M32造成的RBL高電平驅(qū)動能力下降。如果RBL上由于SRAM單元的輸出而處于低電平，由于在將RBL下拉到參考電平時N型晶體管M32兩側(cè)的電勢差很小，所以RBL上的低電平已經(jīng)很接近參考電平。此時，反相器的輸出為高電平，使得P型晶體管截止。
[0035]在如圖4A所示地引入正反饋電路后，RBL上的高電平更加接近工作電平，從而會增大RBL上為高電平時從RBL經(jīng)由M32和M12到參考電平的動態(tài)漏電流。相應(yīng)地，可以如圖3所示地增加晶體管M22。
[0036]如前所述，如果晶體管M32是P型晶體管，會使得RBL上的低電平明顯地大于參考電平，導(dǎo)致RBL低電平驅(qū)動能力降低。為了克服這一問題，根據(jù)本發(fā)明一個實施例的SRAM單元如圖4B所示。
[0037]在圖4B中，由N型晶體管M42和反相器組成正反饋電路。M42的源極和漏極中的一個連接到RBL，另一個連接到參考電平。反相器的輸入連接到RBL，輸出連接到M42的柵極。如果RBL上由于SRAM單元的輸出而處于低電平，則反相器將所述邏輯低電平變?yōu)檫壿嫺唠娖?。只要該邏輯高電平低于將N型晶體管導(dǎo)通所需的高電平，則N型晶體管導(dǎo)通，從而進一步將RBL下拉到具有接近參考電平的低電平。由此可見，該正反饋電路有助于彌補由P型晶體管M32造成的RBL低電平驅(qū)動能力下降。如果RBL上由于SRAM單元的輸出而處于高電平，由于在將RBL上拉到工作電平時P型晶體管M32兩側(cè)的電勢差很小，所以RBL上的高電平已經(jīng)很接近參考電平。此時，反相器的輸出為低電平，使得N型晶體管截止。
[0038]在如圖4B所示地引入正反饋電路后，RBL上的低電平更加接近參考電平，從而會增大RBL上為低電平時從工作電平經(jīng)由Mll和M31到參考電平的動態(tài)漏電流。相應(yīng)地，可以如圖3所示地增加晶體管M21。
[0039]根據(jù)本發(fā)明另外一個實施例，可以采用如圖5所示的結(jié)構(gòu)來解決由晶體管M32導(dǎo)致的驅(qū)動能力下降的問題。與圖2中的結(jié)構(gòu)相比，圖5中的結(jié)構(gòu)增加了與晶體管M32類型不同的晶體管M31。具體而言，如果M32是N型晶體管，則M31是P型晶體管。如果M32是P型晶體管，則M31是N型晶體管。M31和M32并聯(lián)地連接在節(jié)點IOUT和RBL之間，并且其柵極分別連接到互補的信號/RWL和RWL，從而使得M31和M32能夠同步地導(dǎo)通和截止。
[0040]如果需要將RBL上拉到工作電平，此時電流的路徑為工作電平、Mil、M31和RBL。由于P型晶體管的空穴多，則P型晶體管兩側(cè)的電勢差比較小，使得RBL的高電平更加接近工作電平。如果需要將RBL下拉到參考電平，此時電流的路徑為RBL、M32、M12和參考電平。由于N型晶體管的空穴多，則N型晶體管兩側(cè)的電勢差比較小，使得RBL的低電平更加接近參考電平。
[0041]在圖4A和圖4B所示的結(jié)構(gòu)中，正反饋電路是多個SRAM單元所共用的，而圖5中增加的晶體管M31是相對于每個SRAM單元設(shè)置的。因此在電路面積方面，圖4A和圖4B所示的結(jié)構(gòu)要優(yōu)于圖5所示的結(jié)構(gòu)。但是，圖5所示的結(jié)構(gòu)在功耗方面要優(yōu)于圖4A和圖4B所示的結(jié)構(gòu)，因為正反饋電路會增加動態(tài)漏電流。
[0042]下面給出了如圖6所示的結(jié)構(gòu)和采用如圖1所示的結(jié)構(gòu)關(guān)于等效功耗對比。
【權(quán)利要求】
1.一種SRAM單兀，包括核心存儲電路和與入相關(guān)電路，所述SRAM單兀進一步包括: 第一晶體管(Ml I)、第二晶體管(Ml2 )和第三晶體管(M32 )，其中: 所述第一晶體管的源極和漏極的一個連接到工作電平，另一個連接到中間輸出節(jié)點(IOUT)，所述第二晶體管的源極和漏極中的一個連接到參考電平，另一個連接到所述中間輸出節(jié)點，所述第一晶體管和第二晶體管的柵極連接到所述核心存儲電路的輸出節(jié)點(NC)，所述第一晶體管和第二晶體管中的一個是N型晶體管，另一個是P型晶體管； 所述第三晶體管的源極和漏極中的一個連接到所述中間輸出節(jié)點，另一個連接到讀出位線(RBL)，所述第三晶體管的柵極連接到讀出字線。
2.如權(quán)利要求1所述的SRAM單元，其中所述第一晶體管的源極和漏極的一個通過第四晶體管(M21)連接到所述工作電平，其中所述第四晶體管的源極和漏極中的一個連接到所述第一晶體管的源極和漏極的一個，所述第四晶體管的源極和漏極中的另一個連接到所述工作電平，所述第四晶體管的柵極連接到第一讀出控制信號(VVDD_C)，該信號在對所述SRAM單元進行讀出操作期間使得所述第四晶體管導(dǎo)通。
3.如權(quán)利要求1或2所述的SRAM單元，其中所述第二晶體管的源極和漏極的一個通過第五晶體管(M22)連接到所述參考電平，其中所述第五晶體管的源極和漏極中的一個連接到所述第二晶體管的源極和漏極的述一個，所述第五晶體管的源極和漏極中的另一個連接到所述參考電平，所述第四晶體管的柵極連接到第二讀出控制信號(VGND_C)，該信號在對所述SRAM單元進行讀出操作期間使得所述第五晶體管導(dǎo)通。
4.如權(quán)利要求2所述的SRAM單元，其中所述第四晶體管的溝道尺寸大于所述第一、第二和第三晶體管的溝道尺寸。
5.如權(quán)利要求1或2所述的SRAM單元，進一步包括第六晶體管(M31)，所述第六晶體管的源極和漏極中的一個連接到所述中間輸出節(jié)點，另一個連接到讀出位線(RBL)，所述第六晶體管的柵極連接到讀出字線的反相信號； 其中所述第三晶體管和所述第六晶體管中的一個是N型晶體管，另一個是P型晶體管。
6.一種SRAM單元陣列，包括多個SRAM單元，其中所述SRAM單元包括核心存儲電路和與入相關(guān)電路，所述SRAM單兀進一步包括: 第一晶體管(Ml I)、第二晶體管(Ml2 )和第三晶體管(M32 )，其中: 所述第一晶體管的源極和漏極的一個連接到工作電平，另一個連接到中間輸出節(jié)點(IOUT)，所述第二晶體管的源極和漏極中的一個連接到參考電平，另一個連接到所述中間輸出節(jié)點，所述第一晶體管和第二晶體管的柵極連接到所述核心存儲電路的輸出節(jié)點(NC)，所述第一晶體管和第二晶體管中的一個是N型晶體管，另一個是P型晶體管； 所述第三晶體管的源極和漏極中的一個連接到所述中間輸出節(jié)點，另一個連接到讀出位線(RBL)，所述第三晶體管的柵極連接到讀出字線。
7.如權(quán)利要求6所述的SRAM單元陣列，其中所述第三晶體管是N型晶體管，所述SRAM單元進一步包括第七晶體管(M41)和反相器， 其中所述第七晶體管的源極和漏極中的一個連接到工作電平，另一個連接到所述反相器的輸入，所述反相器的輸出連接到所述第七晶體管的柵極， 所述反相器的輸入進一步連接到所述讀出位線。
8.如權(quán)利要求6所述的SRAM單元陣列，其中所述第三晶體管是P型晶體管，所述SRAM單元進一步包括第八晶體管(M42)和反相器， 其中所述第八晶體管的源極和漏極中的一個連接到參考電平，另一個連接到所述反相器的輸入，所述反相器的輸出連接到所述第八晶體管的柵極， 所述反相器的輸入進一步連接到所述讀出位線。
9.如權(quán)利要求6所述的SRAM單元陣列，其中所述第一晶體管的源極和漏極的一個通過第四晶體管(M21)連接到所述工作電平，其中所述第四晶體管的源極和漏極中的一個連接到所述第一晶體管的源極和漏極的一個，所述第四晶體管的源極和漏極中的另一個連接到所述工作電平，所述第四晶體管的柵極連接到第一讀出控制信號(VVDD_C)，該信號在對所述SRAM單元進行讀出操作期間使得所述第四晶體管導(dǎo)通。
10.如權(quán)利要求6或9所述的SRAM單元陣列，其中所述第二晶體管的源極和漏極的一個通過第五晶體管(M22)連接到所述參考電平，其中所述第五晶體管的源極和漏極中的一個連接到所述第二晶體管的源極和漏極的一個，所述第五晶體管的源極和漏極中的另一個連接到所述參考電平，所述第四晶體管的柵極連接到第二讀出控制信號(VGND_C)，該信號在對所述SRAM單元進行讀出操作期間使得所述第五晶體管導(dǎo)通。
11.如權(quán)利要求9所述的SRAM單元陣列，其中所述第四晶體管的溝道尺寸大于所述第一、第二和第三晶體管的溝道尺寸。
【文檔編號】G11C11/413GK103700395SQ201210367153
【公開日】2014年4月2日 申請日期:2012年9月28日 優(yōu)先權(quán)日:2012年9月28日
【發(fā)明者】張旭琛, 孟超, 李笑笑 申請人:國際商業(yè)機器公司