專利名稱：存儲器及其讀取電路的制作方法
技術領域：
本發(fā)明涉及存儲器電路，特別涉及一種存儲器的讀取電路以及采用了該讀取電路的存儲器。
背景技術：
非易失性存儲器(NVM, Nonvolatile memory)作為一種集成電路存儲器件，由于其具有高速、高密度、可微縮、斷電后仍然能夠保持數(shù)據(jù)等諸多優(yōu)點，被廣泛應用于如便攜式電腦、手機、數(shù)碼音樂播放器等電子產(chǎn)品中。讀取電路作為存儲器的一個重要組成部分，直接影響存儲器的讀取速度。
圖I是現(xiàn)有的一種存儲器的讀取電路圖，包括電流鏡單元11、位線調(diào)整單元12、比較單元13、輸出單元14和譯碼單元15。在讀取存儲單元16前，位線調(diào)整單元12 (包括運放比較器OP和調(diào)整晶體管m2)對數(shù)據(jù)線dl和位線bl進行預充電，即位線節(jié)點VD的電壓(位線電壓)隨調(diào)整晶體管m2輸入端的電壓升高而被快速充電至高電平。調(diào)整晶體管m2輸入端通常還接有預充電單元(圖未示)，以對調(diào)整晶體管m2輸入端電壓進行控制。當位線節(jié)點VD的電壓升高至與運放比較器OP正向輸入端所接參考電壓Vref相等時，運放比較器OP的輸出端控制調(diào)整晶體管m2關閉。在讀取存儲單元16時，由譯碼單元15選中的存儲單元16的電流被讀到位線節(jié)點VD上，調(diào)整晶體管m2處于不完全關斷狀態(tài)，其電流值被鉗位到與位線bl的電流相同的值，位線電流經(jīng)電流鏡單元11的輸入晶體管mr和鏡像晶體管ml，獲得鏡像電流Iml，比較單元13根據(jù)對鏡像電流Iml與參考電流Iref進行比較的結果，對數(shù)據(jù)節(jié)點VF進行充電或放電，升高或降低數(shù)據(jù)節(jié)點VF的電壓(數(shù)據(jù)電壓)，輸出單元14根據(jù)數(shù)據(jù)電壓輸出數(shù)據(jù)dout為I或O。然而，隨著半導體技術的發(fā)展，在例如深亞微米CMOS技術條件下，設計高速低功耗讀取電路的主要挑戰(zhàn)在于，隨著特征尺寸的不斷減小，電源電壓VDD必然減小，圖I所示的現(xiàn)有讀取電路存在以下問題I)由于電源電壓VDD的減小，數(shù)據(jù)線節(jié)點VE處的電壓受電流鏡單元11的輸入晶體管mr閾值電壓的限制，位線節(jié)點VD的電壓隨之減小，影響存儲器的讀取速度，甚至無法讀??；2)由于電源電壓VDD的減小，譯碼單元15中的串聯(lián)晶體管的控制信號YA、YB降低，存儲器的讀取速度變慢。另一方面，在實際應用中，譯碼單元15是由多個串聯(lián)晶體管組成，因晶體管工藝變化，所述每個串聯(lián)晶體管的閾值電壓也存在差異，在數(shù)據(jù)讀取時，影響數(shù)據(jù)讀取精度。

發(fā)明內(nèi)容
本發(fā)明解決的是現(xiàn)有技術中由于存儲器電源電壓降低而致使存儲器讀取速度降低甚至無法讀取和由于譯碼單元晶體管閾值電壓差異引起的數(shù)據(jù)讀取精度低的問題。為解決上述問題，本發(fā)明提供了一種存儲器的讀取電路，包括電流鏡單元，包括柵極相連的第一 PMOS管和第二 PMOS管，所述第一 PMOS管和第二 PMOS管的源極連接電源電壓，所述第一 PMOS管的漏極連接位線節(jié)點，所述第二 PMOS管的漏極連接數(shù)據(jù)節(jié)點；還包括基準電壓產(chǎn)生單元，用于輸出基準電壓，包括第三PMOS管和參考電流源，所述第三PMOS管的柵極與漏極連接并接地，源極為基準電壓輸出端，所述參考電流源一端與電源電壓連接，另一端與所述第三PMOS管的源極連接；運放單元，包括第一輸入端、第二輸入端和比較輸出端，所述第一輸入端與所述 基準電壓輸出端連接，所述第二輸入端與所述位線節(jié)點連接，所述比較輸出端與所述第一PMOS管和第二 PMOS管的柵極連接；傳輸門譯碼單元，包括NMOS管組和PMOS管組，所述NMOS組由預定數(shù)量的NMOS管串聯(lián)構成，所述PMOS管組由所述預定數(shù)量的PMOS管串聯(lián)構成，所述NMOS管組的第一端和所述PMOS管組的第一端與所述位線節(jié)點連接，所述NMOS管組的第二端和所述PMOS管組的第二端與存儲單元連接，每個NMOS管的柵極分別連接控制信號，每個PMOS管的柵極分別連接對應的控制信號的反相信號。可選的，所述基準電壓由讀取存儲單元電流所需的位線電壓決定?？蛇x的，所述參考電流源輸出的參考電流的取值范圍為I PA至IOii A?？蛇x的，所述第三PMOS管的襯底接第一電壓?？蛇x的，所述第一電壓的取值范圍為0.8V至IV?？蛇x的，所述PMOS管組中的PMOS管的襯底接第二電壓，所述第二電壓小于所述第
一電壓?？蛇x的，所述第二電壓的取值范圍為0. 8V至IV。為解決上述問題，本發(fā)明實施例還提供一種包括存儲單元和上述讀取電路的存儲器?？蛇x的，所述存儲器為非易失性存儲器。與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點將電流鏡單元中第一 PMOS管和第二 PMOS管的柵極與運放單元的比較輸出端連接，通過運放單元比較輸入的基準電壓和位線節(jié)點的電壓產(chǎn)生控制信號，使電流鏡單元中的輸入晶體管(即第一 PMOS管)工作在淺飽和區(qū)，保證存儲器在低電源電壓下工作時，位線節(jié)點的電壓不受電流鏡單元中輸入晶體管閾值電壓的限制。譯碼單元采用傳輸門控制，當存儲器在低電源電壓條件下工作時，能夠保證PMOS管組的每個晶體管源極與柵極之間的壓差大于晶體管導通的閾值電壓，因此位線節(jié)點可通過PMOS管組讀取存儲單元的電流。另一方面，由于晶體管的導通電阻受柵極控制信號影響，隨輸入電壓的變化而變化。譯碼單元使用傳輸門控制時，NMOS管組每個NMOS管導通程度愈深，PMOS管組的每個PMOS管導通程度相應地減小。即NMOS管組每個NMOS管導通電阻減小，PMOS管組每個PMOS管導通電阻相應地增大。由于互補作用的NMOS管組和PMOS管組并聯(lián)在一起，使用傳輸門的導通電阻比單獨使用NMOS管組的導通電阻小，提高了存儲器的讀取速度。并且，傳輸門導通電阻的變化相對于NMOS管組導通電阻的變化小得多，使得數(shù)據(jù)讀取精度更高。


圖I是現(xiàn)有的一種存儲器的讀取電路原理圖；圖2是本發(fā)明實施例的讀取電路原理圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖和實施例對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以 采用其他不同于在此描述的其它方式來實施，因此本發(fā)明不受下面公開的具體實施例的限制。正如背景技術所描述的，現(xiàn)有技術中存儲器在低電源電壓下進行數(shù)據(jù)讀取時，位線節(jié)點的電壓受電流鏡單元輸入晶體管閾值電壓和譯碼單元串聯(lián)晶體管柵極控制信號的影響，存儲器的讀取速度變慢甚至無法讀取。因讀取存儲單元的電流需要足夠大的位線電壓，因此發(fā)明人考慮存儲器在低電源電壓工作時，讓電流鏡單元的輸入晶體管工作在淺飽和導通的狀態(tài)下，位線節(jié)點的電壓不受輸入晶體管閾值電壓的限制。另一方面，保證在電源電壓降低時，通過傳輸門譯碼單元提高存儲器的讀取速度和精度。本發(fā)明實施例的讀取電路包括電流鏡單元、基準電壓產(chǎn)生單元、運放單元、傳輸門譯碼單元，其中，電流鏡單元，對位線電流進行鏡像，獲得鏡像電流；基準電壓產(chǎn)生單元，包括基準電壓輸出端，提供基準電壓；運放單元，對輸入的位線節(jié)點的電壓和基準電壓進行比較，根據(jù)比較結果輸出控制信號，該控制信號驅(qū)動電流鏡單元的輸入晶體管，調(diào)節(jié)位線節(jié)點的電壓至基準電壓；傳輸門譯碼單元，在數(shù)據(jù)讀取時選擇存儲單元，讓位線節(jié)點通過NMOS管組和PMOS管組讀取存儲單元的電流。以下結合附圖和實施例對本發(fā)明具體實施方式
做詳細的說明。圖2是本發(fā)明實施例的讀取電路原理圖，包括電流鏡單元21、基準電壓產(chǎn)生單元22、運放單元23、傳輸門譯碼單元24。電流鏡單元21包括柵極相連的第一 PMOS管MPl(輸入晶體管)和第二 PMOS管MP2(鏡像晶體管)，第一 PMOS管MPl和第二 PMOS管MP2的源極連接電源電壓VDD，第一 PMOS管MPl的漏極連接位線節(jié)點VD，第二 PMOS管MP2的漏極連接數(shù)據(jù)節(jié)點VF?；鶞孰妷寒a(chǎn)生單元22包括第三PMOS管MP3和提供參考電流Ib的參考電流源。參考電流源的一端連接電源電壓VDD，另一端連接第三PMOS管MP3的源極并作為基準電壓Vref的輸出端。第三PMOS管MP3的柵極與第漏極短接到地，襯底接第一電壓Vc。基準電壓Vref由讀取存儲單元電流所需的位線電壓決定，具體地，可以通過調(diào)整第三PMOS管MP3襯底所接的第一電壓Vc的大小實現(xiàn)。在本實施例中，第一電壓Vc的取值范圍為0.8V至IV，參考電流Ib的取值范圍為I y A至10 y A。本領域技術人員應當可以理解，基準電壓產(chǎn)生單元22也可以由其他可實現(xiàn)的電路結構來實現(xiàn)所述功能。運放單元23，包括運放比較器0P，其第一輸入端(正向輸入端)連接基準電壓輸出端，輸入基準電壓Vref，第二輸入端(負向輸入端)連接位線節(jié)點VD，輸入位線節(jié)點VD的電壓，比較輸出端與電流鏡單元的第一 PMOS管MPl和第二 PMOS管MP2的柵極連接。傳輸門譯碼單元24,包括由預定數(shù)量的NMOS管串聯(lián)構成的NMOS管組和由所述預定數(shù)量的PMOS管串聯(lián)構成的PMOS管組，其中，所述預定數(shù)量由存儲單元的位線數(shù)量決定。在本實施例中，預定數(shù)量為2，所述NMOS管組包括NMOS管NI和N2，所述PMOS管組包括PMOS管Pl和P2。所述NMOS管組的第一端(即NMOS管NI的漏極)和PMOS管組的第一端(即PMOS管Pl的源極)連接至位線節(jié)點VD，NMOS管組的第二端(即NMOS管N2的源極)和PMOS管組的第二端(即PMOS管P2的漏極)連接至存儲單元。NMOS管NI的柵極連接控制信號YA，NMOS管N2的柵極連接控制信號YB，PMOS管Pl的柵極連接控制信號YA的反相信號YAN，PM0S管P2的柵極連接控制信號YB的反相信號YBN。每個PMOS管P1 、P2的襯底均接第二電壓Vb。所述第二電壓Vb小于第一電壓Vc，在本實施例中，第二電壓Vb的取值范圍為0. 8V至IV。所述讀取電路還包括比較單元26、輸出單元27以及與電流鏡單元21中第一 PMOS管MPl連接的預充電單元(圖未示)。在上述讀取電路中，電流鏡單元21中第一 PMOS管MPl的柵極與運放比較器OP的比較輸出端連接，第一 PMOS管MPl受到位線節(jié)點VD的電壓的間接控制。運放比較器OP比較所述基準電壓Vref與位線節(jié)點VD的電壓，輸出控制信號，以控制第一 PMOS管MPl工作在淺飽和區(qū)，使位線節(jié)點VD的電壓不受第一 PMOS管MPl閾值電壓的影響，提高存儲器在低電源電壓工作時的讀取速度。位線節(jié)點VD的電壓在經(jīng)過運放比較器OP和第一 PMOS管MPl的反饋調(diào)節(jié)后，與基準電壓Vref相等。由于基準電壓Vref是通過調(diào)整基準電壓產(chǎn)生單元22中第三PMOS管MP3襯底所接的第一電壓Vc的大小得到的，并且大于第一電壓Vc，而第一電壓Vc大于傳輸門譯碼單元24中PMOS管PU P2襯底所接的第二電壓Vb，因此，當存儲器在低電源電壓條件下工作時，能夠保證PMOS管Pl和P2各自源極和柵極之間的壓差大于PMOS管PU P2導通的閾值電壓。在讀取存儲單元時，位線節(jié)點VD可通過所述PMOS管組讀取存儲單元的電流。NMOS管NI的導通電阻與NMOS管N2的導通電阻之和為NMOS管組的導通電阻，PMOS管Pl的導通電阻與PMOS管P2的導通電阻之和為PMOS管組的導通電阻，NMOS管組的導通電阻與PMOS管組的導通電阻并聯(lián)得到傳輸門的導通電阻。由于互補作用的NMOS管組和PMOS管組并聯(lián)在一起，使用傳輸門的導通電阻比單獨使用NMOS管組的導通電阻小，提高了存儲器的讀取速度。并且，傳輸門導通電阻的變化相對于NMOS管組導通電阻的變化小得多，使得數(shù)據(jù)讀取精度更高。下面結合圖2所示實施例電路對本發(fā)明數(shù)據(jù)讀取過程做進一步介紹，所述數(shù)據(jù)讀取過程包括預充電階段以及數(shù)據(jù)讀取階段。在讀取存儲單元前，傳輸門譯碼單元24未選中任何存儲單元，因此存儲單元與位線節(jié)點VD之間處于斷開狀態(tài)，不會產(chǎn)生位線電流。此時，預充電單元(圖未示)通過電流鏡單元21的第一 PMOS管MPl給位線進行預充電，即位線節(jié)點VD的電壓不斷升高。當位線節(jié)點VD的電壓升高至基準電壓Vref時，第一 PMOS管MPl關閉。
在讀取存儲單元時，基準電壓產(chǎn)生單元22輸出基準電壓Vref給運放比較器OP的第一輸入端，通過運放比較器OP比較基準電壓Vref和位線節(jié)點VD的電壓，控制第一 PMOS管MPl的導通，使第一 PMOS管MPl工作在淺飽和區(qū)，位線節(jié)點VD的電壓不受MPl閾值電壓的限制。傳輸門譯碼單元24中，NMOS管組的NMOS管NI和N2的柵極分別接控制信號YA和YB，PMOS管組的PMOS管Pl的柵極接YA的反相信號YAN，PM0S管P2的柵極接YB的反相信號YBN。由傳輸門譯碼單元24選中的存儲單元25的電流通過NMOS管組和PMOS管組被讀到位線節(jié)點VD上，第一 PMOS管MPl處于弱導通狀態(tài)，其電流值被鉗位到與位線電流相同的值，位線電流經(jīng)電流鏡單元21的第一 PMOS管MPl和第二 PMOS管MP2，獲得鏡像電流Imp2。比較單元26根據(jù)對鏡像電流Imp2與參考電流Iref進行比較的結果，對數(shù)據(jù)節(jié)點VF進行充電或放電，升高或降低數(shù)據(jù)節(jié)點VF的電壓(數(shù)據(jù)電壓)，輸出單元27根據(jù)數(shù)據(jù)電壓輸出數(shù)據(jù)dout為I或O。在實際應用中，基準電壓產(chǎn)生單元22中的第三PMOS管MP3和傳輸門譯碼單元24 中的PMOS管P1、P2的閾值電壓會受工藝或者溫度的影響而發(fā)生偏移，由于第三PMOS管MP3和PMOS管PU P2的類型相同，所以其閾值電壓會隨著工藝和溫度的影響同時升高或者降低。因此，當PMOS管PU P2的閾值電壓升高時，第三PMOS管MP3的閾值電壓也升高，輸出的基準電壓Vref升高，位線電壓隨之升高，保證存儲單元的數(shù)據(jù)正常讀取。本發(fā)明技術方案還提供一種存儲器，參照圖2，包括電流鏡單元21、基準電壓產(chǎn)生單元22、運放單元23、傳輸門譯碼單元24和存儲單元25。所述存儲器為非易失性存儲器。綜上，上述技術方案通過控制鏡像單元輸入晶體管工作在淺飽和區(qū)，使讀取電路位線節(jié)點的電壓不受輸入晶體管閾值電壓的限制。另一方面，譯碼單元增加了 PMOS管組，利用傳輸門的特性，提高了存儲器在低電源電壓下的讀取速度和精度。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術內(nèi)容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內(nèi)容，依據(jù)本發(fā)明的技術實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
權利要求
1.一種存儲器的讀取電路，包括 電流鏡單元，包括柵極相連的第一 PMOS管和第二 PMOS管，所述第一 PMOS管和第二PMOS管的源極連接電源電壓，所述第一 PMOS管的漏極連接位線節(jié)點，所述第二 PMOS管的漏極連接數(shù)據(jù)節(jié)點； 其特征在于，還包括 基準電壓產(chǎn)生單元，用于輸出基準電壓，包括第三PMOS管和參考電流源，所述第三PMOS管的柵極與漏極連接并接地，源極為基準電壓輸出端，所述參考電流源一端與電源電壓連接，另一端與所述第三PMOS管的源極連接； 運放單兀，包括第一輸入端、第二輸入端和比較輸出端，所述第一輸入端與所述基準電壓輸出端連接，所述第二輸入端與所述位線節(jié)點連接，所述比較輸出端與所述第一 PMOS管和第二 PMOS管的柵極連接； 傳輸門譯碼單元，包括NMOS管組和PMOS管組，所述NMOS組由預定數(shù)量的NMOS管串聯(lián)構成，所述PMOS管組由所述預定數(shù)量的PMOS管串聯(lián)構成，所述NMOS管組的第一端和所述PMOS管組的第一端與所述位線節(jié)點連接，所述NMOS管組的第二端和所述PMOS管組的第二端與存儲單元連接，每個NMOS管的柵極分別連接控制信號，每個PMOS管的柵極分別連接對應的控制信號的反相信號。
2.如權利要求I所述的讀取電路，其特征在于，所述基準電壓由讀取存儲單元電流所需的位線電壓決定。
3.如權利要求I所述的讀取電路，其特征在于，所述參考電流源輸出的參考電流的取值范圍為I μ A至10 μ A。
4.如權利要求I所述的讀取電路，其特征在于，所述第三PMOS管的襯底接第一電壓。
5.如權利要求4所述的讀取電路，其特征在于，所述第一電壓的取值范圍為O.8V至IV0
6.如權利要求I所述的讀取電路，其特征在于，所述PMOS管組中的PMOS管的襯底接第二電壓，所述第二電壓小于所述第一電壓。
7.如權利要求6所述的讀取電路，所述第二電壓的取值范圍為O.8V至IV。
8.一種存儲器，其特征在于，包括存儲單元和權利要求I至7任一項所述的讀取電路。
9.如權利要求8所述的存儲器，其特征在于，所述存儲器為非易失性存儲器。
全文摘要
一種存儲器及其讀取電路，所述讀取電路包括電流鏡單元，包括柵極相連的第一PMOS管和第二PMOS管；基準電壓產(chǎn)生單元，用于輸出基準電壓，包括第三PMOS管和參考電流源，所述第三PMOS管的柵極與漏極連接并接地，源極為基準電壓輸出端，所述參考電流源一端與電源電壓連接，另一端與所述第三PMOS管的源極連接；運放單元，包括第一輸入端、第二輸入端和比較輸出端，所述第一輸入端與所述基準電壓輸出端連接，所述第二輸入端與所述位線節(jié)點連接，所述比較輸出端與所述第一PMOS管和第二PMOS管的柵極連接；傳輸門譯碼單元，包括NMOS管組和PMOS管組。本發(fā)明讀取電路提高了存儲器在低電源電壓下的讀取速度和精度。
文檔編號G11C16/06GK102855931SQ20121035289
公開日2013年1月2日 申請日期2012年9月19日 優(yōu)先權日2012年9月19日
發(fā)明者楊光軍, 胡劍 申請人:上海宏力半導體制造有限公司