專利名稱：Sram存儲單元及存儲陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計算機存儲技術(shù)領(lǐng)域，特別涉及一種SRAM存儲單元及存儲陣列。
背景技術(shù)：
近年來，便攜式電子產(chǎn)品的飛速發(fā)展，使低功耗需求成為集成電路設(shè)計的主要問題。由靜態(tài)隨機存儲器(Static Random Access Memory, SRAM)構(gòu)成的高速緩沖存儲器(Cache)作為片上系統(tǒng)的必不可少的一部分，其性能對整個芯片起著至關(guān)重要的作用。有研究表明，芯片內(nèi)Cache所消耗的功耗大約占芯片總功耗的40°/Γ50%，因此，降低SRAM功耗，也逐步成為SRAM設(shè)計的重要目標(biāo)。
考慮到電源電壓與功耗的平方關(guān)系，降低電源電壓成為降低SRAM功耗的主要手段。然而，隨著電源電壓的降低以及CMOS器件尺寸變小，傳統(tǒng)6管SRAM單元會出現(xiàn)穩(wěn)定性差，假讀等問題，很難被用于低電壓應(yīng)用。文獻[I]中提出一種8管SRAM單元結(jié)構(gòu)，如圖I所示，該結(jié)構(gòu)在原6管單元基礎(chǔ)上，添加PMOS管P3和NMOS管N5，構(gòu)成一個反相器，并以其輸出連接到門管N3和N4的柵極。反相器及門管N3和N4構(gòu)成單元選中電路，用于選擇單個存儲單元進行讀寫。SRAM存儲單元內(nèi)部P1、N1和P2、N2構(gòu)成互耦反相器，即存儲電路。反相器控制SRAM單元的讀和寫操作。其中CS為單元所在單元列的列選擇信號，WL為單元所在行的字線(在此設(shè)計中，WL為低電平有效)。Cell_Supply為單元提供動態(tài)電源電壓。該單元工作原理如下當(dāng)單元處于穩(wěn)定狀態(tài)時，WL= “1”，CS= “0”，C1輸出為低電平，門管N3和N4截止，單元內(nèi)部Pl、NI和P2、N2構(gòu)成互耦反相器，保存單元存儲內(nèi)容；當(dāng)對單元進行寫操作時，WL= “0”，CS= “1”，(1輸出高電平，門管吧和財導(dǎo)通，要寫入的數(shù)據(jù)經(jīng)過BL和/BL寫入到單元內(nèi)部；當(dāng)對單元進行讀操作時，WL= “0”，CS= “1”，C1輸出高電平，門管N3和N4導(dǎo)通，單元內(nèi)數(shù)據(jù)通過門管N3和N4讀出到BL和/BL (“/”表示BL非)上，考慮到BL和/BL上電荷會通過門管N3和N4輸入到單元內(nèi)部,進而影響原存儲節(jié)點(D和/D)的存儲值,進而影響單元穩(wěn)定性，因此，當(dāng)進行讀操作時，Cell_Supply會提高一個較高的電源電壓電平，以提高該單元穩(wěn)定性。如上所述，在進行讀寫操作時，只有被選中單元的行選和列選才會同時有效，也即只有該單元的門管N3和N4控制信號Cl才會輸出高電平，進而完成讀寫操作，而其他單元Cl均為0，單元不會受到影響，因此，該種設(shè)計也有效地解決了假讀問題。雖然文獻[I]中的8管SRAM單元能夠有效地解決假讀問題，且在一定程度上提高了單元讀操作時的穩(wěn)定性。然而，由于對該種單元進行讀操作時，需要使用較高電平，也即需要根據(jù)單元不同狀態(tài)，為該單元提供不同的內(nèi)部電源電壓，這會很大程度上增加了 SRAM電路設(shè)計的復(fù)雜度。參考文獻[I]Rajiv V. Joshi, Rouwaida Kanj, and Vinod Ramadurai “ANovel Column-Decoupled 8T Cell for Low-Power Differential and Domino-BasedSRAM Design”IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION(VLSI)SYSTEMS, VOL. 19，NO. 5，MAY2011。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題本發(fā)明要解決的技術(shù)問題是如何降低SRAM電路設(shè)計的復(fù)雜度。(二)技術(shù)方案為解決上述技術(shù)問題，本發(fā)明提供了一種SRAM存儲單元，包括單元選中電路及與所述單元選中電路連接的存儲電路，還包括與所述存儲電路連接的下拉電路，所述下拉電路用于將所述存儲電路中的數(shù)據(jù)讀出。
其中，所述下拉電路包括下拉MOS管和數(shù)據(jù)讀出位線，所述下拉MOS管的柵極連接所述存儲電路的數(shù)據(jù)存儲節(jié)點，源極用于連接低電平，漏極連接所述數(shù)據(jù)讀出位線。其中，所述下拉MOS管為NMOS管。本發(fā)明還提供了一種SRAM存儲陣列，包括若干上述的SRAM存儲單元組成的陣列，還包括讀字線及與陣列中每行SRAM存儲單元的下拉電路連接的讀控制MOS管，所述讀控制MOS管的柵極連接所述讀字線，漏極連接所述下拉電路，源極接地。其中，所述讀控制MOS管為NMOS管。(三)有益效果本發(fā)明通過在SRAM存儲單元中設(shè)置單獨的下拉電路，通過該電路將SRAM存儲單元的數(shù)據(jù)讀出來，因此，在讀操作時不再需要使用較高電平，即不需要為該單元提供不同的內(nèi)部電源電壓，這會很大程度上降低了 SRAM電路設(shè)計的復(fù)雜度。


圖I是現(xiàn)有技術(shù)中的一種SRAM存儲單元結(jié)構(gòu)示意圖；圖2是本發(fā)明實施例的一種SRAM存儲單元結(jié)構(gòu)示意圖；圖3是由圖2中SRAM存儲單元組成的存儲陣列結(jié)構(gòu)示意圖。
具體實施例方式下面結(jié)合附圖和實施例，對本發(fā)明的具體實施方式
作進一步詳細描述。以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。本發(fā)明提出的SRAM存儲單元為9管單元結(jié)構(gòu)，是在圖I中8管結(jié)構(gòu)上的改進結(jié)構(gòu)。如圖2所示，本發(fā)明的SRAM存儲單元和8管結(jié)構(gòu)的SRAM存儲單元結(jié)構(gòu)基本相同，不同之處在于在數(shù)據(jù)存儲節(jié)點Q連接一個下拉MOS管N6即及數(shù)據(jù)讀出位線RBL形成的下拉電路。下拉MOS管N6的柵極連接數(shù)據(jù)存儲節(jié)點Q，漏極連接數(shù)據(jù)讀出位線RBL，源極用于連接低電平，當(dāng)需要讀出數(shù)據(jù)時控制源極連接至低電平。其中N6為NMOS管，也可以是PMOS管和反相器實現(xiàn)。以該種SRAM存儲單元實現(xiàn)的SRAM存儲陣列布局如圖3所示，包括若干上述的SRAM存儲單元組成的陣列Cell，還包括讀字線RWL及與陣列中每行SRAM存儲單元的下拉電路連接的讀控制MOS管Nread管，即每個SRAM存儲單元相當(dāng)于都連接了一個Nread管。該Nread管的柵極連接讀字線RWL，漏極連接下拉電路(即N6管的源極)，源極接地。其中，Nread管為NMOS管，也可以是PMOS管和反相器實現(xiàn)。該SRAM存儲單元采用讀寫分離方式，其中WBL、/WBL、WffL以及CS用于控制寫操作，RBL以及RWL用于控制讀操作。其工作方式如下當(dāng)單元處于穩(wěn)定狀態(tài)時，WffL= “1”，CS= “O” (P3截止，N5導(dǎo)通)，單元所在行的RWL= “0”，Cl輸出為低電平，門管N3和N4截止，單元內(nèi)部PU NI和P2、N2構(gòu)成互耦反相器，保存單元存儲內(nèi)容；當(dāng)對單元進行寫操作時，WffL= “0”，CS= “I” (P3導(dǎo)通，N5截止)，單元所在行的RWL= “0”，Cl輸出高電平，門管N3和N4導(dǎo)通，要寫入的數(shù)據(jù)經(jīng)過WBL和/WBL寫入到單元內(nèi)部；當(dāng)對單元進行讀操作時，WffL= “ I ”，CS= “0”，讀位線RBL預(yù)充至VDD，單元所在行 的RffL= “1，，，C1輸出低電平，門管N3和N4截止。由于單元所在行的RffL= “1”，Nread管導(dǎo)通，單元通過NMOS管N6與Nread形成串聯(lián)下拉通路，由單元內(nèi)部存儲數(shù)據(jù)控制RBL充電或放電，從而將存儲數(shù)據(jù)讀出到RBL，且由于門管N3和N4截止，單元內(nèi)數(shù)據(jù)不受WBL和/WBL上預(yù)充電荷的影響，此時，其靜態(tài)噪聲容限與單元處于穩(wěn)定狀態(tài)時靜態(tài)噪聲容限一致，由單元內(nèi)部兩個互耦的反相器決定，因此單元具有較高的穩(wěn)定性。同樣，由于寫操作時，只有行和列同時被選中單元的門管N3和N4才會導(dǎo)通，因此，其它單元不會產(chǎn)生假讀現(xiàn)象。此外，本文中的設(shè)計保證了單元的高穩(wěn)定性，且不需要使用兩個電源電壓，大大降低了原電路的復(fù)雜度。以上實施方式僅用于說明本發(fā)明，而并非對本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護范圍應(yīng)由權(quán)利要求限定。
權(quán)利要求
1.一種SRAM存儲單元，包括單元選中電路及與所述單元選中電路連接的存儲電路，其特征在于，還包括與所述存儲電路連接的下拉電路，所述下拉電路用于將所述存儲電路中的數(shù)據(jù)讀出。
2.如權(quán)利要求I所述的SRAM存儲單元，其特征在于，所述下拉電路包括下拉MOS管和數(shù)據(jù)讀出位線，所述下拉MOS管的柵極連接所述存儲電路的數(shù)據(jù)存儲節(jié)點，源極用于連接低電平，漏極連接所述數(shù)據(jù)讀出位線。
3.如權(quán)利要求2所述的SRAM存儲單元，其特征在于，所述下拉MOS管為NMOS管。
4.一種SRAM存儲陣列，其特征在于，包括若干如權(quán)利要求f 3中任一項所述的SRAM存儲單元組成的陣列，還包括讀字線及與陣列中每行SRAM存儲單元的下拉電路連接的讀控 制MOS管，所述讀控制MOS管的柵極連接所述讀字線，漏極連接所述下拉電路，源極接地。
5.如權(quán)利要求4所述的SRAM存儲陣列，其特征在于，所述讀控制MOS管為NMOS管。
全文摘要
本發(fā)明公開了一種SRAM存儲單元，涉及計算機存儲技術(shù)領(lǐng)域，包括單元選中電路及與所述單元選中模塊連接的存儲電路，還包括與所述存儲電路連接的下拉電路，所述下拉電路用于將所述存儲電路中的數(shù)據(jù)讀出。本發(fā)明還公開了一種由上述SRAM存儲單元組成的存儲陣列。本發(fā)明通過在SRAM存儲單元中設(shè)置單獨的下拉電路，通過該電路將SRAM存儲單元的數(shù)據(jù)讀出來，因此，在讀操作時不再需要使用較高電平，即不需要為該單元提供不同的內(nèi)部電源電壓，這會很大程度上降低了SRAM電路設(shè)計的復(fù)雜度。
文檔編號G11C11/413GK102760486SQ20121025434
公開日2012年10月31日 申請日期2012年7月20日 優(yōu)先權(quán)日2012年7月20日
發(fā)明者劉俐敏, 吳峰鋒, 張鋼剛, 徐鶴卿, 王源, 賈嵩 申請人:北京大學(xué)