專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，所述半導(dǎo)體器件包括多個具有低能耗模式的存儲模塊，所述存儲模塊適用于，例如，包含多個存儲模塊以及中央處理單元、加速器等的系統(tǒng)芯片微型計算機(jī)。
背景技術(shù)：
當(dāng)半導(dǎo)體器件處于低能耗模式時，如果低能耗模式被取消，那么將會重新啟動對在低能耗模式中無電力供應(yīng)的電路的電力供應(yīng)，并且非操作狀態(tài)中的電路重新啟動操作。因此，產(chǎn)生沖擊電流和不理想的基態(tài)的提高。這可引起電子遷移的發(fā)生，所述電子遷移可反過來引起故障發(fā)生。除此之外，還可出現(xiàn)邏輯閾電平的波動，所述波動可導(dǎo)致在操作中發(fā)生錯誤。具體而言，在安裝在半導(dǎo)體器件中的存儲模塊具有較大存儲容量的情況下，當(dāng)許多存儲模塊的低能耗狀態(tài)被取消時，可產(chǎn)生較大的沖擊電流。因此，需要一種技術(shù)來降低當(dāng)?shù)湍芎哪Ｊ奖蝗∠麜r產(chǎn)生的沖擊電流，專利文件中公開了一些技術(shù)，典型的例子在下文描述。日本專利公開第2007-164822號公開了一種技術(shù)，其中，用信號線(接合線)以串聯(lián)的形式將多個半導(dǎo)體芯片彼此連接，通電控制信號通過信號線傳輸，從而控制接通半導(dǎo)體芯片的電源的時機(jī)，這就使得不會同時接通半導(dǎo)體芯片而是順序接通，從而，避免在接通操作過程中產(chǎn)生高電流峰值。日本專利公開第2008-91030號公開了一種技術(shù)，其中，半導(dǎo)體集成電路器件被配置為控制一個電路塊的電源的激活時機(jī)以使得在另一電路塊執(zhí)行指令的過程中進(jìn)行所述激活，從而能夠避免由于激活電路塊的電源的時機(jī)發(fā)生重疊而產(chǎn)生較高的電流峰值，上述半導(dǎo)體集成電路器件包括多個電路塊，所述電路塊的開/關(guān)獨立控制，并且能夠獨立地執(zhí)行指令。在控制低能耗模式方面，日本專利公開第2007-173385號公開了一種技術(shù)，其中，當(dāng)在重啟待機(jī)模式中引入一種操作來截止對除了 SRAM存儲陣列之外的外圍電路的電力供應(yīng)，同時保存存儲在SRAM存儲陣列中的信息時，將存儲陣列的基態(tài)提高約O. 3V以減少漏電流。

發(fā)明內(nèi)容
已進(jìn)行研究以降低當(dāng)包括多個具有低能耗模式的存儲模塊的半導(dǎo)體器件中低能耗模式取消時可產(chǎn)生的沖擊電流。在諸如系統(tǒng)芯片微型計算機(jī)之類的特定類型的半導(dǎo)體器件中，將獨立布置于半導(dǎo)體器件中的處理器核心、多個加速器以及多個存儲模塊配置為芯片形式。在這樣的芯片半導(dǎo)體器件中，存儲模塊設(shè)置在整個芯片的各個位置，并且各存儲模塊的存儲容量彼此不同。為了控制這些具有不同存儲容量的多個存儲模塊的低能耗模式以使存儲模塊在不同時間退出低能耗模式，如果所述時間通過使用如日本專利公開第2007-164822中所公開的串聯(lián)連接依次變化，則需要使控制信號沿較長的控制信號路徑傳輸，這導(dǎo)致芯片尺寸增加且控制低能耗模式所需的操作時間增加。在日本專利公開第2008-91030號公開的技術(shù)中，激活電源的時間以類似于日本專利公開第2007-164822號中公開的方式變化，因此該技術(shù)具有類似的問題。本發(fā)明公開了一種通過在存儲模塊的塊單元中傳輸控制信號從而控制設(shè)置和重置低能耗模式的時間來控制大量具有各種不同存儲容量的存儲模塊的低能耗模式的設(shè)置和重置的技術(shù)。該技術(shù)使控制信號傳輸路徑的長度縮短并且使模式轉(zhuǎn)換時間縮短。因此，很容易在半導(dǎo)體器件的布置和路徑設(shè)計中設(shè)計控制信號傳輸路徑的布局。本發(fā)明公開的這種技術(shù)和由此所提供的相關(guān)優(yōu)點未在以上引用的任何專利文件中公開。具體而言，在存儲模塊包括SRAM并且具有與其中在達(dá)到低能耗狀態(tài)的同時保存SRAM中的信息的低能耗模式相同的重啟待機(jī)模式的情況下，如果使用日本專利公開第2007-173385號公開的技術(shù)，則當(dāng)重啟待機(jī)模式取消時較大的沖擊電流流過整個存儲陣列。在諸如包括多個具有重啟待機(jī) 模式的SRAM存儲模塊的微型計算機(jī)之類的系統(tǒng)芯片型半導(dǎo)體器件中，使在低能耗模式取消時產(chǎn)生的沖擊電流最小化是必要的。然而，除了降低沖擊電流之外，在設(shè)計半導(dǎo)體器件時還應(yīng)當(dāng)考慮其它因素，例如增加集成密度、減小元件裝置尺寸以實現(xiàn)高集成密度、提高運行速度、增加設(shè)計的容易性等等，這些在本發(fā)明中均有所考慮。本發(fā)明的一個目的是提供包括多個具有低能耗模式的存儲模塊并被配置成降低在低能耗模式取消時所產(chǎn)生的沖擊電流的半導(dǎo)體器件。本發(fā)明的另一目的是提供與半導(dǎo)體器件相關(guān)的技術(shù)以通過使用簡單的配置來抑制在低能耗模式取消時多個存儲模塊中產(chǎn)生的沖擊電流、提高取消低能耗模式的運行速度并且提高設(shè)計配置的容易性。本發(fā)明的其它特征和目的參考附圖通過對實施方式的描述變得顯而易見。本發(fā)明的示例性方面如下描述。由控制信號控制進(jìn)入和退出低能耗模式的各個存儲模塊屬于存儲塊。控制信號傳輸路徑被配置為使控制信號并行輸入至屬于同一存儲塊的存儲模塊中并且使控制信號通過模塊內(nèi)部路徑傳輸以及使控制信號平行施加于屬于同一存儲塊的存儲模塊，這樣所述控制信號通過所述模塊內(nèi)部路徑從存儲塊的特定存儲模塊中輸出并且輸出至下級模塊外部路徑。存儲塊中所選擇的特定存儲模塊具有比屬于同一存儲塊的另一存儲模塊大的存儲容量。因此，與那些其中控制信號從一個存儲模塊依次傳送至另一存儲模塊的結(jié)構(gòu)所產(chǎn)生的路徑總長度、路徑占用的總面積和總傳播時間相比，實現(xiàn)了路徑總長度縮短、路徑占用的總面積減少和總傳播時間減少。所選擇的控制信號從其中傳送出來并傳送至下級模塊外部路徑的上述特定存儲模塊的存儲容量比屬于同一目標(biāo)存儲塊的另一存儲模塊更大，換句話說，所述特定存儲模塊不是所述存儲塊中存儲容量最小的存儲模塊。這可避免當(dāng)下級位置中的存儲模塊從低能耗狀態(tài)退出時上級位置中的許多存儲模塊仍然處于從低能耗狀態(tài)中退出的轉(zhuǎn)換過程中，因此可產(chǎn)生較大的沖擊電流。上述特定存儲模塊可根據(jù)存儲模塊的存儲容量或與存儲容量有關(guān)的數(shù)據(jù)從目標(biāo)存儲塊的存儲模塊中選擇。
本發(fā)明示例性方面提供的優(yōu)點在下文簡要地描述。也就是說，當(dāng)多個存儲模塊的低能耗模式被取消時可抑制沖擊電流的產(chǎn)生。通過使用簡單的結(jié)構(gòu)可抑制當(dāng)多個存儲模塊的低能耗模式被取消時產(chǎn)生沖擊電流、可提高取消低能耗模式的操作速度并提高對結(jié)構(gòu)進(jìn)行設(shè)計的容易性。


圖I是半導(dǎo)體器件的框圖，其中，關(guān)鍵點在于存儲模塊中的重啟待機(jī)信號的傳輸路徑；圖2是舉例說明延遲因素的圖，所述延遲因素在延遲因素包括模塊內(nèi)部路徑的配線的配線電阻、與配線相關(guān)的寄生電容以及位于路徑中的驅(qū)動電路的操作延遲的情況下確定重啟待機(jī)信號沿模塊內(nèi)部路徑INRij的傳播時間；圖3是舉例說明延遲因素的圖，所述延遲因素在使用檢測電路CMP檢測響應(yīng)重啟·待機(jī)信號中的無效變化而取消重啟待機(jī)模式所需要的操作時間，并且將檢測的操作時間用作傳播時間的情況下確定沿模塊內(nèi)部路徑INRij的傳播時間；圖4是時間圖表,該圖表根據(jù)設(shè)置和取消重啟待機(jī)舉例說明與圖3所不的電路結(jié)構(gòu)的操作相關(guān)的時間；圖5是舉例說明其中存儲塊中的沖擊電流峰值重疊的操作的操作時間圖表；圖6是舉例說明其中模塊內(nèi)部路徑INRij沿與字線相交的方向延伸的存儲模塊的具體例子的電路圖；圖7是舉例說明其中模塊內(nèi)部路徑INRij沿與位線相交的方向延伸的存儲模塊的具體例子的電路圖；圖8是舉例說明其中模塊內(nèi)部路徑的INRij沿列電路的陣列延伸的存儲模塊的具體例子的圖；圖9是舉例說明列單元的具體例子的電路圖；圖10是舉例說明其中模塊內(nèi)部路徑INRij在控制單元中形成以使得大量反相器設(shè)置在模塊內(nèi)部路徑INRij中，從而提供轉(zhuǎn)換操作延遲的存儲模塊的具體例子的電路圖；圖11是舉例說明在模塊內(nèi)部路徑INRij以圖10中所示的方式形成的情況下的模塊外部路徑例子的框圖；圖12是舉例說明其中形成模塊內(nèi)部路徑INRij以使得模塊內(nèi)部路徑INRij包括大量沿列單元中的列轉(zhuǎn)換電路陣列排列的反相器的存儲模塊的例子的電路圖；圖13是舉例說明形成模塊內(nèi)部路徑INRij的線路布置模式的例子的平面布置圖；圖14是舉例說明包括兩個系列存儲塊的存儲組的例子的框圖，其中，重啟待機(jī)信號沿所述存儲塊傳輸；圖15是舉例說明作為半導(dǎo)體器件的例子的微型計算機(jī)的具體例子的框圖；以及圖16是舉例說明與圖15所示的微型計算機(jī)相關(guān)的操作時間的時間圖表。
具體實施例方式實施方式概述
首先，本發(fā)明示例性方面的概述如下文描述。以下描述中，括號中的附圖標(biāo)記或符號僅僅以舉例的方式說明可采用的元件，并且，附圖標(biāo)記或符號與附圖中所顯示的那些附圖標(biāo)記或符號對應(yīng)。I.模式控制信號通過組中具有較大存儲容量的存儲模塊的傳播路徑根據(jù)本發(fā)明第一示例性方面，半導(dǎo)體器件(I)包括設(shè)置在半導(dǎo)體基底上的多個存儲模塊(MDLij)。通過控制信號(RS_0至RS_m)控制所述存儲模塊進(jìn)入和退出低能耗模式。所述存儲模塊(MDLij)屬于存儲塊(BLK0至BLKm)?？刂菩盘柾ㄟ^上級模塊外部路徑(EXR_0，...)并行輸入存儲模塊并通過模塊內(nèi)部路徑(INRij)傳輸?？刂菩盘柾ㄟ^模塊內(nèi)部路徑從特定存儲模塊中輸出并且輸出至下級模塊外部路徑(EXR_1，...)。存儲塊中的特定存儲模塊具有比屬于該同一存儲塊的另一存儲模塊更大的存儲容量。在這方面，控制信號平行施加于各存儲塊中的存儲模塊，且控制信號從存儲塊中特定存儲模塊中傳送出來并傳送至下級存儲塊。因此，與控制信號依次從一個存儲模塊傳送至另一存儲模塊的配置中所產(chǎn)生的那些路徑總長度、路徑占用的總面積和總傳播時間相 t匕，實現(xiàn)了路徑總長度縮短、路徑占用的總面積減少以及總傳播時間減少。當(dāng)存儲模塊從低能耗狀態(tài)變成存儲模塊可操作的狀態(tài)時，存儲模塊中的電流隨其存儲容量增加。這是因為存儲模塊的電路尺寸隨存儲容量而增加?；谏鲜鰞?nèi)容，以所述特定存儲模塊具有比屬于同一目標(biāo)存儲塊的另一存儲模塊更大的存儲容量的方式來選擇將控制信號傳送至下級模塊外部路徑的上述特定存儲模塊，換句話說，所述特定存儲模塊不是所述存儲塊中存儲容量最小的存儲模塊。這可避免當(dāng)下級存儲塊中的存儲模塊退出低能耗狀態(tài)時上級存儲塊中的許多存儲模塊仍處于從低能耗狀態(tài)退出轉(zhuǎn)換的過程中，因此可避免產(chǎn)生較大的沖擊電流。上述特定存儲模塊可基于其存儲容量或與存儲容量相關(guān)的數(shù)據(jù)容易地從目標(biāo)存儲塊的存儲模塊中選擇，因此易于確定哪些存儲模塊應(yīng)當(dāng)組合在各自的存儲塊中以及控制信號傳輸線在位置和路徑設(shè)計方面應(yīng)該怎樣布置。這使得設(shè)計半導(dǎo)體器件的結(jié)構(gòu)變得容易。2.與存儲容量相關(guān)的傳播時間在根據(jù)第I條的半導(dǎo)體器件中，所述存儲模塊可被配置為使得各存儲模塊中沿模塊內(nèi)部路徑的傳播時間隨其存儲容量而增加。因此，確保通過清楚地考慮各存儲模塊的存儲容量與在處于從低能耗模式退出轉(zhuǎn)換狀態(tài)下的存儲模塊中流動的電流之間的相互關(guān)系來確定沿模塊內(nèi)部路徑的傳播時間。3.配線電阻、寄生電容和柵極延遲在根據(jù)第2條的半導(dǎo)體器件中，確定沿模塊內(nèi)部路徑的傳播時間的延遲因素可包括形成模塊內(nèi)部路徑的配線的配線電阻、與所述配線相關(guān)的寄生電容和位于所述配線中部的驅(qū)動電路的操作延遲。因此，可基于配線延遲和驅(qū)動電路的驅(qū)動特征來估計沿模塊內(nèi)部路徑的傳播時間。4.檢測退出低能耗模式的電路檢測操作時間在根據(jù)第2條的半導(dǎo)體器件中，確定沿模塊內(nèi)部路徑的傳播時間的延遲因素可包括檢測電路(CMP，N0R)所需的檢測操作時間，且該檢測操作時間是檢測電路檢測出所述低能耗模式響應(yīng)控制信號的變化而被取消所需的操作時間。這可通過操作檢測電路來邏輯控制沿模塊內(nèi)部路徑的傳播時間。
5.從具有最大存儲容量的存儲模塊輸出控制信號在根據(jù)第2條的半導(dǎo)體器件中，特定存儲模塊可為在其所屬的存儲塊中具有最大存儲容量的存儲模塊。這確保了當(dāng)命令取消下級存儲塊中的存儲模塊的低能耗狀態(tài)時，基本上上級存儲塊中的所有存儲模塊已經(jīng)退出低能耗狀態(tài)。因此，可避免沖擊電流峰值在存儲塊之間重疊。6.控制信號的延遲傳播路徑在根據(jù)第2條的半導(dǎo)體器件中，模塊內(nèi)部路徑可被設(shè)置為在存儲陣列中平行排列的位線的數(shù)目大于平行排列的字線的數(shù)目的情況下，模塊內(nèi)部路徑沿與位線相交的方向延伸，而在相反的情況下，模塊內(nèi)部路徑沿與字線相交的方向延伸。這可形成模塊內(nèi)部路徑，從而有效使用配線延遲。7.控制字線非選擇性MOS晶體管的柵極的控制信號 在根據(jù)第3條的半導(dǎo)體器件中，各存儲模塊可包括具有與選擇端子耦合的字線的存儲單元陣列、配置成根據(jù)地址信號生成字線選擇信號的地址譯碼器、配置成根據(jù)由地址譯碼器產(chǎn)生的字線選擇信號選擇性驅(qū)動字線至選擇電平的字驅(qū)動器以及多個第一 MOS晶體管(304)，當(dāng)所述第一MOS晶體管接通時提供響應(yīng)字線的非選擇電平的電勢。當(dāng)控制信號處于第一狀態(tài)時，切斷地址譯碼器和字驅(qū)動器的電源電壓的供應(yīng)，且接通第一 MOS晶體管，由此將存儲模塊設(shè)置在低能耗模式中。另一方面，控制信號的第二狀態(tài)使存儲模塊退出低能耗模式。模塊內(nèi)部路徑沿與字線延伸的方向相交的方向延伸且模塊內(nèi)部路徑順序地耦合至各自第一 MOS晶體管的柵極以使得控制信號從模塊內(nèi)部路徑的一端向其另一端傳播。在這方面，與第一 MOS晶體管的柵極相關(guān)的寄生電容有助于向模塊內(nèi)部路徑提供延遲。8.用于控制MOS晶體管的柵極以對靜態(tài)存儲單元提供保持電流的控制信號在根據(jù)第3條的半導(dǎo)體器件中，各存儲模塊可包括具有與互補(bǔ)位線耦合的數(shù)據(jù)輸入/輸出端子的靜態(tài)類型存儲單元陣列、多個用于向存儲單元提供電流以保存數(shù)據(jù)的第二 MOS晶體管(201)以及與各第二 MOS晶體管平行設(shè)置的且形成二極管耦合結(jié)構(gòu)的第三MOS晶體管(202)。當(dāng)控制信號處于第一狀態(tài)時，第二MOS晶體管被截止，由此將存儲模塊設(shè)置在低能耗模式中。另一方面，當(dāng)控制信號處于第二狀態(tài)時，存儲模塊退出低能耗模式。模塊內(nèi)部路徑沿與互補(bǔ)位線延伸的方向相交的方向延伸且模塊內(nèi)部路徑順序地與各第二 MOS晶體管的柵極耦合以便控制信號從模塊內(nèi)部路徑的一端向其另一端傳播。在該配置中，與第二 MOS晶體管的柵極相關(guān)的寄生電容有助于向模塊內(nèi)部路徑提供延遲。9.控制MOS晶體管的柵極以將靈敏放大器電源開關(guān)維持在斷開狀態(tài)在根據(jù)第3條的半導(dǎo)體器件中，各存儲模塊可包括具有與互補(bǔ)位線耦合的數(shù)據(jù)輸入/輸出端子的靜態(tài)類型的存儲單元陣列、檢測互補(bǔ)位線之間的電勢差且放大所檢測到的電勢差的靈敏放大器、第四MOS晶體管(414)、第五MOS晶體管(415)，所述第四MOS晶體管當(dāng)在柵極處接收使能控制信號時，其向靈敏放大器提供操作電流，所述第五MOS晶體管當(dāng)選擇性接通時，其選擇性地迫使使能控制信號的信號路徑(SAEN)達(dá)到無效電平。當(dāng)控制信號處于第一狀態(tài)時，第五MOS晶體管接通由此將存儲模塊設(shè)置在低能耗模式中。另一方面，當(dāng)控制信號處于第二狀態(tài)時，存儲模塊退出低能耗模式。模塊內(nèi)部路徑沿與互補(bǔ)位線延伸的方向相交的方向延伸且模塊內(nèi)部路徑順序地與各第五MOS晶體管的柵極耦合以使得控制信號從模塊內(nèi)部路徑的一端向其另一端傳播。在這方面，與第五MOS晶體管的柵極相關(guān)的寄生電容有助于向模塊內(nèi)部路徑提供延遲因素。10.待機(jī)模式和電源切斷模式在根據(jù)第I條的半導(dǎo)體器件中，低能耗模式為其中切斷對一部分內(nèi)部電路的電源供應(yīng)而同時保存儲存在存儲單元中的信息的待機(jī)模式，或者其中切斷內(nèi)部電路的電源而不保存存儲單元中的信息的電源切斷模式。因此，無論低能耗模式是待機(jī)模式還是電源切斷模式均可抑制沖擊電流。11. CPU和設(shè)置在CPU的存儲空間中的存儲模塊
根據(jù)第I條的半導(dǎo)體器件可進(jìn)一步包括執(zhí)行命令的中央處理單元(CPU)。所述存儲模塊設(shè)置在中央處理單元(2)的存儲空間中，且所述中央處理單元輸出控制信號至存儲模塊。在這方面，可抑制當(dāng)基于中央處理單元的命令執(zhí)行狀態(tài)將中央處理單元使用的存儲模塊從低能耗模式中激活時所產(chǎn)生的沖擊電流。12.加速器和設(shè)置在其存儲空間中的存儲模塊根據(jù)第I條的半導(dǎo)體器件可進(jìn)一步包括執(zhí)行命令的中央處理單元和根據(jù)來自中央處理單元的指令進(jìn)行數(shù)據(jù)處理的加速器(3、4)。所述存儲模塊設(shè)置在加速器的局部存儲空間中。根據(jù)來自中央處理單元的指令，加速器輸出控制信號至局部存儲空間中的存儲模塊。在這方面，可抑制當(dāng)基于加速器所執(zhí)行的數(shù)據(jù)處理的狀態(tài)將加速器使用的存儲模塊從低能耗模式中激活時所產(chǎn)生的沖擊電流。13.限定第一至第三存儲模塊中的存儲單元的數(shù)目本發(fā)明還提供一種半導(dǎo)體器件(I)，所述半導(dǎo)體器件包括第一存儲模塊、第二存儲模塊和第三存儲模塊，所述第一存儲模塊、第二存儲模塊和第三存儲模塊分別包括存儲單元陣列和外圍電路，所述存儲單元陣列包括設(shè)置在矩陣中的存儲單元，所述外圍電路執(zhí)行從存儲單元中讀取數(shù)據(jù)或?qū)?shù)據(jù)寫入存儲單元，并且各存儲模塊具有待機(jī)模式，所述存儲模塊在所述待機(jī)模式中消耗的電能比在正常操作模式中消耗的電能少，在所述正常操作模式中執(zhí)行從所述存儲單元中讀取或?qū)懭胨龃鎯卧?。所述半?dǎo)體器件還包括第一控制信號線和第二控制信號線，所述第一控制信號線和第二控制信號線延伸以使得用于控制正常操作模式和待機(jī)模式的控制信號并行傳輸至第一存儲模塊和第二存儲模塊，所述第二控制信號線通過第一存儲模塊將控制信號傳輸至第三存儲模塊。所述第一存儲模塊與所述第二存儲模塊相比具有更多數(shù)目的存儲單元。在該半導(dǎo)體器件中，所述第三存儲模塊與所述第一存儲模塊耦合，所述第一存儲模塊與所述第二存儲模塊相比具有更多數(shù)目的存儲單元，因此，如同根據(jù)第I條的半導(dǎo)體器件一樣，與其中控制信號依次從一個存儲模塊傳送至另一存儲模塊的結(jié)構(gòu)中實現(xiàn)的路徑總長度、路徑占用的總面積和總傳播時間相比，實現(xiàn)了路徑總長度縮短、路徑占用的總面積減小以及總傳播時間減少。這可避免當(dāng)下級位置中的存儲模塊退出低能耗狀態(tài)時許多上級位置中的存儲模塊仍然處于從低能耗狀態(tài)退出的轉(zhuǎn)換過程中，因此，能夠避免產(chǎn)生較大的沖擊電流。14.第四存儲模塊根據(jù)第13條的半導(dǎo)體器件還可包括與所述第二控制信號線耦合的第四存儲模塊，以使得控制信號通過所述第一存儲模塊傳輸至所述第四存儲模塊。在這方面，相對于激活第一和第二存儲模塊的時間，將所述第四存儲模塊從低能耗狀態(tài)中激活的時間類似于將所述第三存儲模塊從低能耗狀態(tài)中激活的時間。15.控制存儲模塊中外圍電路的電源的晶體管根據(jù)第14條的半導(dǎo)體器件還可包括設(shè)置在第一控制信號線和第二控制信號線之間的且與控制所述第一存儲模塊的外圍電路的電源的晶體管耦合的配線。
在這方面，控制電源的晶體管的寄生元件用于延遲信號從所述第一控制信號線至所述第二控制信號線的傳播。16.控制存儲模塊中的存儲單元的電源的晶體管根據(jù)第14條的半導(dǎo)體器件還可包括設(shè)置在所述第一控制信號線和所述第二控制信號線之間的且與控制所述第一存儲模塊中的存儲單元的電源的晶體管耦合的第一配線。在這方面，控制存儲單元的電源的晶體管的寄生元件用于延遲信號從所述第一控制信號線至所述第二控制信號線的傳播。17.設(shè)置成沿存儲單元陣列延伸的第一配線在根據(jù)第16條的半導(dǎo)體器件中，所述第一配線可沿所述第一存儲模塊中的存儲單元陣列設(shè)置。這使第一配線易于根據(jù)存儲單元的數(shù)目(即，根據(jù)存儲陣列的電路尺寸)提供延遲。18.限定第一至第三存儲模塊中的存儲單元的數(shù)目本發(fā)明還提供一種半導(dǎo)體器件(I)，所述半導(dǎo)體器件包括多個存儲模塊，各存儲模塊分別包括存儲單元陣列，所述存儲單元陣列包括設(shè)置在矩陣中的存儲單元和執(zhí)行從存儲單元中讀取數(shù)據(jù)或向所述存儲單元寫入數(shù)據(jù)的外圍電路，各存儲模塊具有待機(jī)模式，所述存儲模塊在所述待機(jī)模式中消耗的電力比在正常操作模式消耗的電力少，在所述正常操作模式中執(zhí)行從所述存儲單元中讀取數(shù)據(jù)或向所述存儲單元寫入數(shù)據(jù)。在該半導(dǎo)體器件中，存儲模式包括第一存儲模塊、第二存儲模塊和第三存儲模塊，并且存儲模塊還包括第一控制信號線、第二控制信號線、第一配線部件和第二配線部件，所述第一信號線延伸以使得控制正常操作模式和待機(jī)模式的控制信號傳輸至第一存儲模塊和第二存儲模塊，所述第二控制信號線通過所述第一控制信號線和所述第一存儲模塊將控制信號傳輸至所述第三存儲模塊，所述第一配線部件沿所述第一存儲模塊的存儲單元陣列延伸并與所述第一存儲模塊的第一晶體管耦合且在第一和第二控制信號線之間耦合，所述第二配線部件沿第二存儲模塊的存儲單元陣列延伸并與第二存儲模塊的第二晶體管耦合。第一存儲模塊的存儲單元陣列中的沿第一配線部件設(shè)置的存儲單元數(shù)目比第二存儲模塊的存儲單元陣列中的沿第二配線部件設(shè)置的存儲單元數(shù)目多。在該半導(dǎo)體器件中，第三存儲模塊與第一存儲模塊耦合，所述第一存儲模塊具有的沿配線部件設(shè)置的存儲單元的數(shù)目比第二存儲模塊多，因此，如同根據(jù)第I條的半導(dǎo)體器件一樣，與控制信號依次從一個存儲模塊傳送至另一存儲模塊的結(jié)構(gòu)中實現(xiàn)的路徑總長度、路徑占用的總面積和總傳播時間相比，實現(xiàn)了路徑總長度縮短、路徑占用的總面積減少以及總傳播時間減少。這可避免當(dāng)下級位置中的存儲模塊退出低能耗狀態(tài)時，許多上級位置中的存儲模塊仍然處于從低能耗狀態(tài)退出的轉(zhuǎn)換過程中，因此，能夠避免產(chǎn)生較大的沖擊電流。19.控制存儲模塊中外圍電路電源的晶體管在根據(jù)第18條的半導(dǎo)體器件中，第一晶體管可包括控制外圍電路的電源的晶體管。在這方面，控制電源的晶體管的寄生元件用于延遲信號從第一控制信號線至第二控制信號線的傳播。20.控制存儲模塊中存儲單元的電力的晶體管
在根據(jù)第19條的半導(dǎo)體器件中，第二晶體管包括控制存儲模塊中存儲單元的電力的晶體管。在該條中，控制存儲單元的電力的晶體管的寄生元件用于延遲信號從第一控制信號線至第二控制信號線的傳播。
具體實施例方式下面結(jié)合實施方式對本發(fā)明進(jìn)行更加詳細(xì)的描述。第一實施方式圖I舉例說明根據(jù)本發(fā)明第一實施方式的半導(dǎo)體器件的例子。圖I所示的半導(dǎo)體器件通過使用，例如CMOS集成電路生產(chǎn)技術(shù)在諸如單晶硅基底之類的單一的半導(dǎo)體基底上形成。圖I中，在半導(dǎo)體器件I中所設(shè)置的多個存儲組中，僅以一個存儲組GRPi來舉例說明。存儲組GRPi包括多個SRAM模塊MDLOO至MDL0p、MDL10至MDLlq以及MDLmO至MDLmr。在圖I中，SRAM模塊MDLOO至MDL0p、MDL10至MDLlq以及MDLmO至MDLmr的塊尺寸被改變以圖示說明其存儲容量。存儲容量取決于存儲單元的數(shù)目，因此存儲容量取決于存儲單元的行數(shù)和列數(shù)的乘積。當(dāng)各行包括相等的特定數(shù)目的存儲單元時，存儲容量隨行數(shù)增加。類似地，當(dāng)各列包括相等的特定數(shù)目的存儲單元時，存儲容量隨列數(shù)增加。當(dāng)各存儲單元陣列或存儲墊(memory mat)均具有相等的特定存儲容量時,總的存儲容量隨存儲單元陣列或存儲墊的數(shù)目增加。SRAM模塊MDLOO至MDL0p、MDL10至MDLlq以及MDLmO至MDLmr用作，例如但不限于，CPU或加速器的工作區(qū)或程序區(qū)、外圍電路的工作區(qū)或控制寄存器、分配給外圍電路的控制寄存器的存儲區(qū)等，這些未在圖I中顯示。圖I中并未顯示用作訪問路徑的總線、訪問源等的細(xì)節(jié)。在下面的描述中，諸如MDLOO至MDLOp、MDLlO至MDLlq以及MDLmO至MDLmr之類的SRAM模塊中的一個或所有SRAM模塊一般標(biāo)記為SRAM模塊MDLij。各SRAM模塊MDLij包括其中靜態(tài)類型存儲單元排列于矩陣上的存儲單元陣列以及用于從存儲單元中讀取數(shù)據(jù)/向存儲單元寫入數(shù)據(jù)的外圍電路。各SRAM模塊MDLij具有作為低能耗模式中的一種的重啟待機(jī)模式。所述重啟待機(jī)模式為，例如，對外圍電路的電壓供應(yīng)切斷的同時保存存儲在存儲單元中的信息的低能耗模式。也就是說，各SRAM模塊MDLij如下配置。
各SRAM模塊MDLij具有能夠從存儲單元中讀取數(shù)據(jù)/向存儲單元寫入數(shù)據(jù)的正常操作模式。在保存存儲單元中的數(shù)據(jù)的同時而不執(zhí)行讀寫操作的狀態(tài)下，外圍電路不執(zhí)行與讀寫相關(guān)的操作，因此能耗較低。在這種狀態(tài)下，存儲模塊比在正常操作模式下消耗更少的電能。這種狀態(tài)可在重啟待機(jī)模式、待機(jī)模式或者低能耗模式中實現(xiàn)。在重啟待機(jī)模式、待機(jī)模式或者低能耗模式中，可在保存存儲單元中的 數(shù)據(jù)的同時降低施加于存儲單元的電壓(通過降低電源電壓或增加接地電壓)。各SRAM模塊MDLij具有用于輸入起控制信號作用的、以設(shè)定和重置重啟待機(jī)模式的重啟待機(jī)信號的輸入節(jié)點RSI，并且具有在從輸入節(jié)點RSI輸入的重啟待機(jī)信號在SRAM模塊MDLij內(nèi)部傳輸后用于將該重啟待機(jī)信號輸出至外部的輸出節(jié)點RS0。輸入節(jié)點RSI和輸出節(jié)點RSO為配線上的諸如節(jié)點和通孔(via)之類的導(dǎo)電部分，且它們不必是特定的電極焊盤或凸塊，所述配線形成于半導(dǎo)體芯片之上。在包括多個SRAM模塊的存儲組GRPi中，SRAM模塊MDLOO至MDLOp屬于存儲塊BLKO,且通過模塊外部路徑EXR_0將重啟待機(jī)信號RS_0平行施加于各SRAM模塊MDLOO至MDLOp的輸入節(jié)點RSI。模塊外部路徑是指與存儲模塊耦合并且也用于耦合多個存儲模塊的路徑。在圖I所示的具體例子中，從SRAM模塊MDLOl的RSO延伸出來的并與MDLlO的RSl和MDLll的RSl耦合的信號線為模塊外部路徑的例子。模塊外部路徑一般由金屬配線形成。在實際的半導(dǎo)體器件(半導(dǎo)體芯片)中，除了模塊外部路徑之外，稍后描述的模塊內(nèi)部路徑也由金屬配線形成。因此，模塊外部路徑和模塊內(nèi)部路徑之間沒有明顯的界限。也就是說，模塊外部路徑與一些模塊內(nèi)部路徑相連續(xù)。在周邊區(qū)域(例如，在距存儲單元陣列的特定范圍中)延伸的路徑可被認(rèn)為是模塊內(nèi)部路徑，延伸更遠(yuǎn)(例如，在距存儲單元陣列特定范圍之外)的路徑可被認(rèn)為是模塊外部路徑。存儲塊BLKO包括SRAM模塊MDLOO至MDLOp，所述SRAM模塊MDLOO至MDLOp的輸入節(jié)點RSI共同耦合至模塊外部路徑EXR_0。就耦合方面的物理結(jié)構(gòu)這點而言，SRAM模塊MDLOO至MDLOp形成一個階梯式層。SRAM模塊的階梯式層可根據(jù)如下問題中的特征以不同方式來界定，所述問題例如，SRAM模塊是否在芯片上的特定區(qū)域中位于彼此接近的位置且共享特定的模塊外部路徑EXR_0，或者例如，SRAM模塊(重啟待機(jī))是否應(yīng)當(dāng)同步設(shè)置或取消。在存儲組GRPi中，SRAM模塊MDLlO至MDLlq屬于存儲塊BLKl且通過模塊外部路徑EXR_1將重啟待機(jī)信號RS_1平行施加于各SRAM模塊MDLlO至MDLlq的輸入節(jié)點RSI。類似地，存儲組GRPi中的SRAM模塊MDLmO至MDLmr屬于存儲塊BLKm且通過模塊外部路徑EXR_m將重啟待機(jī)信號RS_m平行施加于各SRAM模塊MDLmO至MDLmr的輸入節(jié)點RSI。存儲塊BLKl和BLKm分別以與存儲塊BLKO相同的方式分級排列。傳輸重啟待機(jī)信號RS_0的模塊外部路徑EXR_0與控制存儲組GRPi中所有SRAM模塊MDLij的重啟待機(jī)模式的設(shè)置和重置的電路耦合。傳輸重啟待機(jī)信號RS_1的模塊外部路徑EXR_1的基端與SRAM模塊MDLOl的輸出端子RSO耦合，SRAM模塊MDLOl為包含在上級存儲塊BLKO中的SRAM模塊中的一個。在存儲塊BLKO的SRAM模塊中，該SRAM模塊MDLOl的存儲容量最大。傳輸重啟待機(jī)信號RS_2的模塊外部路徑EXR_2的基端與SRAM模塊MDLlO的輸出端子RSO耦合，SRAM模塊MDLlO為包含在上級存儲塊BLKl中的SRAM模塊中的一個。在存儲塊BLKl的SRAM模塊中，SRAM模塊MDLlO的存儲容量最大。傳輸重啟待機(jī)信號RS_m的模塊外部路徑EXR_m的基端與SRAM模塊的輸出端子RSO (未顯示)耦合，所述SRAM模塊為包含在上級存儲塊中的SRAM模塊中的一個，且在該上級存儲塊中該SRAM模塊的存儲容量最大。重啟待機(jī)信號從其輸入SRAM模塊MDLij的輸入節(jié)點RSI至其從輸出節(jié)點RSO輸出的傳播時間取決于SRAM模塊MDLij的存儲容量，更具體地，傳播延遲時間 隨存儲容量增力口。簡言之，傳播時間界定為從輸入表明目標(biāo)SRAM模塊將要退出重啟待機(jī)狀態(tài)的重啟待機(jī)信號至目標(biāo)SRAM模塊達(dá)到SRAM模塊可操作的狀態(tài)所花費的時間，或者傳播時間由與上述時間有關(guān)的時間界定(例如，由直到?jīng)_擊電流峰值已經(jīng)消失但還未達(dá)到的可操作狀態(tài)的時間界定)。因為存儲陣列的電路尺寸或相關(guān)外圍電路的電路尺寸隨存儲容量增加，其各個部分(例如電源節(jié)點、信號節(jié)點等)達(dá)到穩(wěn)定狀態(tài)所需要的時間隨存儲容量增加，在所述穩(wěn)定狀態(tài)中，SRAM模塊為可操作的。如上所述，存儲單元陣列中存儲單元的行/列數(shù)隨存儲模塊的存儲容量增加。例如，假設(shè)重啟待機(jī)信號沿存儲單元的行方向傳播。在這種情況下，對于相同存儲容量而言，路徑長度隨行中存儲單元數(shù)目的減少(即，隨列中存儲單元數(shù)目的增加)而減少。因此，當(dāng)路徑長度較小時，需要通過增加由寄生電容延遲引起的延遲和/或諸如反相器之類的邏輯門的操作延遲來獲得必要的延遲時間，所述寄生電容延遲與MOS晶體管的柵極相關(guān)。另一方面，在重啟待機(jī)信號沿存儲單元的列方向傳播的情況下，對于相同存儲容量而言，路徑長度隨列中存儲單元數(shù)目的減少(即，隨行中存儲單元數(shù)目的增加)而減少。因此，當(dāng)路徑長度較小時，需要通過增加由寄生電容延遲引起的延遲和/或諸如反相器之類的邏輯門的操作延遲來獲得必要的延遲時間，所述寄生電容延遲與MOS晶體管的柵極相關(guān)。重啟待機(jī)信號在從輸入節(jié)點RSI至輸出節(jié)點RSO的模塊內(nèi)部路徑INRij中的傳播時間由延遲因素確定，所述延遲因素包括，如圖2中舉例說明的，形成模塊內(nèi)部路徑INRij的配線LP的配線電阻、與配線LP相關(guān)的寄生電容以及位于配線LP中部的驅(qū)動電路DRV的操作延遲。換言之，能夠基于配線LP的延遲和驅(qū)動電路DRV的驅(qū)動特征估計模塊內(nèi)部路徑INRij的傳播時間。諸如有助于重啟待機(jī)信號沿模塊內(nèi)部路徑從輸入節(jié)點RSI至輸出節(jié)點RSO的傳輸延遲的寄生電容之類的其它因素將隨后進(jìn)行詳細(xì)描述。模塊內(nèi)部路徑獨立地設(shè)置在各存儲模塊中。例如，如圖6所示，形成的模塊內(nèi)部路徑沿存儲模塊中存儲單元陣列延伸或沿字線驅(qū)動器或列單元延伸。圖3所示的另一例子中，作為確定沿模塊內(nèi)部路徑INRij的傳播時間的延遲因素之一，從設(shè)定重啟待機(jī)模式至響應(yīng)重啟待機(jī)信號中的無效變化而重置重啟待機(jī)模式的操作時間由檢測電路CMP檢測。例如，SRAM模塊可被配置為當(dāng)SRAM模塊設(shè)定為重啟待機(jī)模式時，存儲陣列的參考節(jié)點ARVSS的電壓升高至比接地電壓VSS高幾百mV的電平，從而抑制流過存儲單元的存儲節(jié)點的電流，由此降低存儲陣列中的漏電流。在這種配置中，檢測電路CMP設(shè)置為確定參考節(jié)點ARVSS的電壓是否低于參考電壓Vref。當(dāng)向輸入節(jié)點RSI施加的重啟待機(jī)信號被降低至低電平，從而取消重啟待機(jī)模式時，如果參考節(jié)點ARVSS的電壓降至參考電壓Vref以下，則該狀態(tài)由NOR門檢測且從輸出節(jié)點RSO輸出的重啟待機(jī)信號被降低至低電平。圖4從設(shè)置和取消重啟待機(jī)模式方面舉例說明與圖3所示的電路配置的操作相關(guān)的時間。當(dāng)在時間t0改變輸入節(jié)點RSI至高電平時，SRAM模塊MDLij設(shè)置為進(jìn)入重啟待機(jī)狀態(tài)。在時間tl，改變輸入節(jié)點RSI至低電平，從而重置重啟待機(jī)狀態(tài)中的SRAM模塊MDLij。相應(yīng)地，向存儲陣列的參考節(jié)點ARVSS施加接地電壓，因此參考節(jié)點ARVSS的電壓降至參考電壓Vref以下。結(jié)果，輸出節(jié)點RSO被降低至低電平，從而重啟待機(jī)取消命令被傳送至下級SRAM模塊。圖4中，Td表示傳播延遲時間，所述傳播延遲時間為從在輸入節(jié)點RSI輸入重啟待機(jī)取消命令至SRAM模塊MDLi j直到從輸出節(jié)點RSO輸出重啟待機(jī)取消命令至下級SRAM模塊所花費的時間。根據(jù)圖3和圖4，可通過操作檢測電路CMP來邏輯控制沿模塊內(nèi)部路徑INRi j的傳播時間?！?br> 如上所述，將重啟待機(jī)信號(RS_0，RS_1，...)平行施加于存儲塊(BLK0，BLKl,. . ·)單元中的SRAM模塊(MDL00至MDLOp，MDLlO至MDLlq，· · ·)且傳送重啟待機(jī)信號以使得穿過存儲塊中的SRAM模塊(MDL01，MDL10, ···)的一部分的重啟待機(jī)信號提供給隨后的存儲塊(EXR_1，EXR_2,...)。與重啟待機(jī)信號依次從一個SRAM模塊傳送至另一 SRAM模塊的配置相比，這可減少模塊外部路徑(EXR_1，EXR_2，· ·.)、路徑(EXR_1，EXR_2，· ·.)占用的區(qū)域尺寸以及傳播時間。當(dāng)SRAM模塊從低能耗狀態(tài)轉(zhuǎn)換到SRAM模塊可操作的正常狀態(tài)時，該SRAM模塊的存儲容量越大，則轉(zhuǎn)換中流過該SRAM模塊的電流越大。這是因為SRAM模塊的總電路尺寸隨存儲容量增加而增加。因為所選擇的通過其傳輸重啟待機(jī)信號并將重啟待機(jī)信號傳送至下級位置中的模塊外部路徑的特定SRAM模塊不是目標(biāo)存儲塊中存儲容量最小的，因此可避免當(dāng)下級存儲塊中的SRAM模塊從低能耗模式中退出時，上級存儲塊中的許多SRAM模塊仍然處于從低能耗狀態(tài)退出的轉(zhuǎn)換過程中，因此可避免產(chǎn)生較大的沖擊電流。在選擇了目標(biāo)存儲塊中存儲容量最大的SRAM模塊作為所述特定SRAM模塊的情況下，該存儲塊中基本上所有SRAM模塊可在下級存儲塊中的SRAM模塊開始退出重啟待機(jī)狀態(tài)時已經(jīng)退出重啟待機(jī)狀態(tài)。因此，確保存儲塊之間的沖擊電流峰值不發(fā)生重疊。在圖5所示的具體例子中，如果重啟待機(jī)信號RS_0在時間t0被取消，則由于存儲塊BLKO中存儲容量最大的SRAM模塊MDLOl的節(jié)點ARVSS處的電壓降低而在時間tl產(chǎn)生沖擊電流峰值。如果重啟待機(jī)信號RS_1隨后在時間t2被取消，則由于存儲塊BLKl中存儲容量最大的SRAM模塊MDLlO的節(jié)點ARVSS處的電壓降低而在時間t3產(chǎn)生沖擊電流峰值。時間tl處的沖擊電流峰值為存儲塊BLKO中產(chǎn)生的最后峰值。存儲塊BLKO中，重啟待機(jī)信號RS_1在該最后峰值之后被取消，因此存儲塊BLKO中產(chǎn)生的沖擊電流峰值和相鄰存儲塊BLKl中產(chǎn)生的沖擊電流峰值之間不會發(fā)生重疊。類似地，在存儲塊BLKl中，在時間t3產(chǎn)生最后沖擊電流峰值。由于在時間t3處產(chǎn)生最后沖擊電流峰值之后取消重啟待機(jī)信號RS_2，因此存儲塊BLKl中產(chǎn)生的沖擊電流峰值與相鄰存儲塊BLK2中產(chǎn)生的沖擊電流峰值之間不會發(fā)生重疊。鑒于以上所述，可基于存儲容量或與存儲容量有關(guān)的數(shù)據(jù)確定特定SRAM模塊，從所述特定SRAM模塊中將重啟待機(jī)信號施加于下級存儲塊。這使重啟待機(jī)信號傳輸通過的傳輸路徑(模塊外部路徑)的配線布局的設(shè)計變得容易，并且使確定哪些SRAM模塊被包含在哪個存儲塊中變得容易。因此，關(guān)于哪個SRAM模塊會被選擇作為從中將重啟待機(jī)信號提供給下級存儲塊的SRAM模塊及關(guān)于模塊外部路徑的布局，使用設(shè)計工具自動進(jìn)行設(shè)計成為可能。例如，在圖I中，存儲模塊MDLOl可用作第一存儲模塊，存儲模塊MDLOO用作第二存儲模塊，并且存儲模塊MDLlO用作第三存儲模塊?？刂普２僮髂Ｊ胶痛龣C(jī)模式的控制信號通過控制信號線EXR_0(RS_0)傳輸，所述控制信號線EXR_0 (RS_0)用作與第一存儲模塊MDLOl和第二存儲模塊MDLOO耦合的第一控制信號線?？刂菩盘柶叫惺┘佑诘谝淮鎯δKMDLOl和第二存儲模塊MDL00?？刂菩盘栆匀缦路绞绞┘佑诘谌鎯δKMDL10，所述方式使得控制信號從第一存儲模塊MDLOl輸出，且控制信號通過用作第二控制信號線的控制信號線EXR_1(RS_1)施加于第三存儲模塊MDL10，所述第一存儲模塊MDLOl的存儲單元數(shù)目比第二存儲模塊MDLOO 的存儲單元數(shù)目多。通過選擇控制信號路徑以便控制信號從第一存儲模塊MDLOl施加于第三存儲模塊MDL10，與控制信號從第二存儲模塊MDLOO施加于第三存儲模塊MDLlO的情況相比，沖擊電流峰值之間可實現(xiàn)更大的偏移。這是由于第一存儲模塊具有比第二存儲模塊更多數(shù)目的存儲單元，因此通過第一存儲模塊傳送的控制信號的延遲比可通過第二存儲模塊提供的延遲更大。諸如第四存儲模塊MDLll之類的其它存儲模塊也可與第二控制信號線EXR_1(RS_1)耦合。第二實施方式圖6舉例說明其中模塊內(nèi)部路徑INRij沿與字線相交的方向延伸的SRAM模塊的具體例子。在圖6所示的配置的例子中，SRAM模塊MDLij包括存儲陣列單元10、存儲單元接地開關(guān)單元20、字驅(qū)動器單元30、列單元40和控制單元50。在存儲陣列單元10中，靜態(tài)類型的存儲單元100以矩陣形式排列。各存儲單元100具有CMOS靜態(tài)鎖存器，所述CMOS靜態(tài)鎖存器包括P-通道類型MOS晶體管103和105以及η-通道類型MOS晶體管104和106。其存儲節(jié)點通過η-通道類型選擇性MOS晶體管101和102與相應(yīng)的互補(bǔ)位線(BT [O], BB [O],.. ·，BT [n]，BB [η])耦合。各選擇性MOS晶體管101和102的柵極與相應(yīng)的字線(WL[O]，…，WL[m])耦合。靜態(tài)鎖存器中各MOS晶體管103和105的源極與電源端子VDD耦合，且各MOS晶體管104和106的源極與參考節(jié)點ARVSS耦合。例如，參考節(jié)點ARVSS被設(shè)置為以使各存儲單元列具有其自己的參考節(jié)點ARVSS。存儲單元接地開關(guān)單元20包括在各存儲單元列設(shè)置的存儲單元接地開關(guān)電路200。各存儲單元接地開關(guān)電路200包括η-通道類型開關(guān)MOS晶體管201和η-通道類型二極管MOS晶體管202，η-通道類型開關(guān)MOS晶體管201選擇性地將相應(yīng)的參考節(jié)點ARVSS中的一個與接地電壓VSS耦合，η-通道類型二極管MOS晶體管202設(shè)置為與開關(guān)MOS晶體管201平行設(shè)置的二極管耦合結(jié)構(gòu)(其中晶體管202的漏極與其柵極耦合)。開關(guān)MOS晶體管201的開關(guān)由控制信號LCRSN控制。當(dāng)開關(guān)MOS晶體管201處于接通狀態(tài)時，向相應(yīng)的參考節(jié)點ARVSS施加接地電壓VSS。另一方面，當(dāng)開關(guān)MOS晶體管201處于斷開狀態(tài)時，相應(yīng)的參考節(jié)點ARVSS的電平比接地電壓VSS高出的電壓相當(dāng)于MOS晶體管202閾值電壓。這可減少在重啟待機(jī)狀態(tài)下流過存儲節(jié)點的電流(漏電流)，由此確保信息保存在存儲單元100中ο字驅(qū)動器單元30包括設(shè)置在各自的字線WL
，. . .，WL[m]上的行譯碼器300和字驅(qū)動器301。各行譯碼器300根據(jù)譯碼算法通過譯碼行地址信號生成字線選擇信號。各字驅(qū)動器301具有CMOS驅(qū)動器，該CMOS驅(qū)動器按照輸入其中的字線選擇信號驅(qū)動相應(yīng)的字線WL[O]，. . .，WL[m]中的一個。CMOS驅(qū)動器包括p-通道類型MOS晶體管302和η-通道類型MOS晶體管303。字驅(qū)動器301還包括用于在重啟待機(jī)狀態(tài)中將相應(yīng)的字線WL
，...，WL[m]中的一個固定于作為存儲單元的非選擇性電平的接地電壓VSS的η-通道類型下拉MOS晶體管304，該字驅(qū)動器301也包括重啟待機(jī)狀態(tài)下切斷電源電壓VDD向CMOS驅(qū)動器中的MOS晶體管302的供給的P-通道類型電源開關(guān)MOS晶體管307。MOS晶體管304和307的開關(guān)由控制信號LCRS控制。在字驅(qū)動器電路30中，通過例如圖6所示的η-通道類型電源開關(guān)MOS晶體管312和311向行譯碼器300和其它電路供應(yīng)接地電壓VSS。電源開關(guān)MOS晶體管311和312的開關(guān)由控制信號LCRSN控制。 列單元40包括設(shè)置在各自的互補(bǔ)位線BT [O]，BB [O]，· · ·，BT [n]，BB [η]上的列轉(zhuǎn)換電路400和列譯碼器(未顯示)。各列譯碼器通過譯碼列地址信號生成互補(bǔ)位線選擇信號并且將生成的互補(bǔ)位線選擇信號施加于相應(yīng)的列轉(zhuǎn)換電路400中的一個。列單元40的詳細(xì)內(nèi)容將隨后描述。盡管在圖中未顯示，控制電路50還包括時間控制電路，所述時間控制電路接收諸如讀/寫信號或輸出使能信號之類的訪問控制信號并生成控制存儲操作時間的時間信號，該控制電路50也包括用于緩沖地址信號(行地址信號、列地址信號)的地址緩沖器。接地電壓VSS通過例子所示的η-通道類型電源開關(guān)MOS晶體管501和502施加至這些電路中。電源開關(guān)MOS晶體管501和502的開關(guān)由控制信號LCRSN控制。如果控制電路50通過輸入節(jié)點RSI接收重啟待機(jī)信號RS_i，那么，重啟待機(jī)信號RS_i由反相器504反轉(zhuǎn)，從而生成控制信號LCRSN?？刂菩盘朙CRSN進(jìn)一步由反相器503反轉(zhuǎn)，從而生成控制信號LCRS。傳輸控制信號LCRS的信號線沿與字線WL
, , WL [m]相交的方向延伸，即，沿與互補(bǔ)位線延伸的方向相同的方向延伸。在該信號線的末端，兩級反相器(包括反相器305和306) I禹合至該信號線的末端,并且來自反相器305的輸出與輸出節(jié)點RSO耦合。在下級SRAM模塊與輸出節(jié)點RSO耦合的情況下，重啟待機(jī)信號RSJ從輸出節(jié)點RSO輸出至所述下級SRAM模塊。在圖6所不的例子中，傳輸重啟待機(jī)信號RS_i的模塊內(nèi)部路徑INRij中的大部分沿與字線相交的方向延伸。總的延遲時間(從輸入至模決內(nèi)部路徑INRij的重啟待機(jī)信號RS_i中出現(xiàn)變化直到輸入重啟待機(jī)信號RS_i的變化反映在來自模塊內(nèi)部路徑INRij的作為重啟待機(jī)信號RSJ輸出的信號中)由配線電阻、反相器503至506的反轉(zhuǎn)操作延遲時間以及MOS晶體管304和307的柵極寄生電容來確定。因此，MOS晶體管304和307的柵極寄生電容有助于在沿模塊內(nèi)部路徑INRij的傳輸中提供延遲。不必提供用于產(chǎn)生延遲的大量反相器或增加模塊內(nèi)部路徑INRij長度。例如，在設(shè)置許多柵極以增加延遲的情況下，不可忽略的漏電流可在柵極操作過程中產(chǎn)生。這可導(dǎo)致通過增加重啟待機(jī)狀態(tài)中節(jié)點ARVSS的電勢而實現(xiàn)的存儲單元中漏電流減少的優(yōu)勢喪失。
在上述參考圖6描述的例子中，假設(shè)LCRS為控制信號。然而，LCRS也可被認(rèn)為是與控制外圍電路電源的晶體管307耦合的傳輸控制信號的配線。從這點來看，該配線也可被認(rèn)為是設(shè)置在第一控制信號線EXR_0 (RS_0)和第二控制信號線EXR_1 (RS_1)之間。此外，配線部件可包括諸如圖2所示的那些反相器之類的反相器。LCRS配線(配線部件)沿與存儲單元陣列單元的位線延伸方向相同的方向延伸。因此，配線(配線部件)的長度隨存儲陣列行數(shù)增加而增加。在圖6中，假設(shè)LCRSN為控制信號。然而，LCRSN也可被認(rèn)為與存儲單元接地開關(guān)電路(包括晶體管且被配置成控制存儲單元的電源)耦合的用于傳輸控制信號的配線。從這點來看，該配線也可被認(rèn)為設(shè)置在第一控制信號線EXR_0(RS_0)與第二控制 信號線EXR_1 (RS_1)之間。此外，配線部件可包括諸如圖2中所示的反相器之類的反相器。LCRSN配線(配線部件)沿與存儲單元陣列單元的字線延伸方向相同的方向延伸。因此，配線(配線部件)的長度隨存儲陣列的列數(shù)增加而增加。第三實施方式圖7舉例說明模塊內(nèi)部路徑INRij沿與位線相交的方向延伸的SRAM模塊的具體例子。圖7所示的SRAM模塊與圖6所示的SRAM模塊在配置上的不同之處在于控制信號LCRSN沿字線WL
至WL[m]延伸的方向傳輸(所述字線WL
至WL[m]沿排列在存儲單元接地開關(guān)單元20中的MOS晶體管201的陣列延伸)，S卩，沿與位線BT [O]，BB [O]至BT [η]，BB [η]相交的方向傳輸，隨后通過串聯(lián)的反相器206、206和401輸出至輸出節(jié)點RSO。傳輸重啟待機(jī)信號RS_i的模塊內(nèi)部路徑INRij的大部分沿與如圖7所示的位線相交的方向延伸?？偟难舆t時間(從輸入至模塊內(nèi)部路徑INRij的重啟待機(jī)信號中出現(xiàn)變化直到輸入重啟待機(jī)信號RS_i的變化反映在來自模塊內(nèi)部路徑INRij的作為重啟待機(jī)信號RS_j輸出的信號中)由配線電阻、反相器503，205，206和401的反轉(zhuǎn)操作延遲時間和MOS晶體管201的柵極寄生電容確定。因此，許多MOS晶體管201的柵極寄生電容有助于提供在沿模塊內(nèi)部路徑INRij的傳輸中的延遲。正如圖6所示的配置，不必提供大量用于產(chǎn)生延遲的反相器或增加模塊內(nèi)部路徑INRij的長度。在圖7中，假設(shè)LCRS為控制信號。然而，LCRS也可被認(rèn)為是與控制外圍電路電源的晶體管307耦合的用于傳輸控制信號的配線。從這點來看，該配線也可被認(rèn)為設(shè)置在第一控制信號線EXR_0(RS_0)和第二控制信號線EXR_1 (RS_1)之間。此外，配線部件可包括諸如圖2所示的那些反相器之類的反相器。在圖7中，假設(shè)LCRSN為控制信號。然而，LCRSN也可為與存儲單元接地開關(guān)電路(包括晶體管且被配置成控制存儲單元的電源)耦合的用于傳輸控制信號的配線。從這點來看，該配線也可被認(rèn)為設(shè)置在第一控制信號線EXR_0 (RS_0)和第二控制信號線EXR_1 (RS_1)之間。此外，配線部件可包括諸如圖2所示的那些反相器之類的反相器。LCRSN配線(配線部件)沿與存儲單元陣列單元的字線延伸方向相同的方向延伸。
因此，配線(配線部件)的長度隨存儲陣列的列數(shù)增加而增加。再次參見圖1，以第一存儲模塊MDLOl和第二存儲模塊MDLOO為例繼續(xù)討論。如圖I所示，第一存儲模塊MDLOl中的存儲陣列的列數(shù)比第二存儲模塊MDLOO的中的存儲陣列的列數(shù)大。圖I中，通過第一存儲模塊MDLOl和第二控制信號線EXR_1 (RS_1)將控制信號施加于第三存儲模塊MDLlO。通過選擇控制信號路徑以使控制信號從第一存儲模塊MDLOl施加至第三存儲模塊MDLlO，可實現(xiàn)與控制信號從第二存儲模塊MDLOO施加至第三存儲模塊MDLlO的情況相比沖擊電流峰值之間的偏移更大。這也應(yīng)用于以下描述的其它實施方式。
第四實施方式圖8舉例說明模塊內(nèi)部路徑INRij沿列線電路的陣列延伸的SRAM模塊的具體例子。圖8所示的SRAM模塊與圖6所示的SRAM模塊在配置上的不同之處在于控制信號LCRSN沿列單元40中的列轉(zhuǎn)換電路400的陣列傳輸并且通過串聯(lián)的反相器402和403輸出至輸出節(jié)點RS0.圖9舉例說明列單元40的配置的具體例子?；パa(bǔ)位線BT
，BB[O]至BT[n]，BB [η]通過相應(yīng)的列轉(zhuǎn)換電路400中的一個與互補(bǔ)通用數(shù)據(jù)線CT和CB耦合。當(dāng)列轉(zhuǎn)換電路400接收列選擇信號Y [O]，...，Y [η]時，如果輸入的列選擇信號Y[i]具有選擇電平，那么CMOS傳輸柵極TGT和TGB導(dǎo)通以便相應(yīng)的互補(bǔ)位線BT [i]和BB [i]與互補(bǔ)通用數(shù)據(jù)線CT和CB電耦合。將互補(bǔ)通用數(shù)據(jù)線CT和CB耦合至寫入放大器411和靈敏放大器410。寫入放大器411根據(jù)向輸入電路413提供的寫入數(shù)據(jù)的邏輯值來驅(qū)動互補(bǔ)通用數(shù)據(jù)線CT和CB至互補(bǔ)電平，由此驅(qū)動由列轉(zhuǎn)換電路400選擇的互補(bǔ)位線BT[i]和BB[i]至互補(bǔ)電平。靈敏放大器410通過列轉(zhuǎn)換電路400對讀取到互補(bǔ)位線BT[i]和BB[i]中的讀信號進(jìn)行感測，且放大讀信號并將生成的放大信號輸出至輸出電路412。輸出電路412輸出讀出數(shù)據(jù)至D0UT，讀出數(shù)據(jù)具有與靈敏放大器410提供的信號電平對應(yīng)的邏輯值。靈敏放大器410通過η-通道類型電源開關(guān)MOS晶體管414與接地電壓VSS耦合。將控制單元50提供的靈敏放大器使能控制信號SAE通過串聯(lián)的鐘控反相器416和反相器417施加于電源開關(guān)MOS晶體管414的柵極。鐘控反相器416的輸出與輸出信號路徑SAEN耦合。在輸出信號路徑SAEN的中部設(shè)置有根據(jù)控制信號LCRSN接通/截止的ρ-通道類型上拉MOS晶體管415。在列單元40中，將控制信號施加于與接地電壓VSS耦合的η-通道類型電源開關(guān)MOS晶體管420和421的柵極，從而選擇性禁止鐘控反相器416和其它電路元件422的操作。在重啟待機(jī)狀態(tài)中，如果將控制信號LCRSN提高至高電平，則鐘控反相器416進(jìn)入較高的輸出阻抗?fàn)顟B(tài)且上拉MOS晶體管415進(jìn)入接通狀態(tài)，因此靈敏放大器410的電源開關(guān)MOS晶體管414進(jìn)入斷開狀態(tài)并停留在該狀態(tài)中。如圖9所示，用于傳輸重啟待機(jī)信號RS_i的模塊內(nèi)部路徑INRij的大部分沿列轉(zhuǎn)換電路400的陣列延伸。總的延遲時間(從輸入至模塊內(nèi)部路徑INRij的重啟待機(jī)信號RS_i中出現(xiàn)變化直到輸入重啟待機(jī)信號RS_i的變化反映在來自模塊內(nèi)部路徑INRij的作為重啟待機(jī)信號RSJ輸出的信號中)由配線電阻、反相器504和402至404的反轉(zhuǎn)操作延遲時間以及MOS晶體管420、421和414的柵極寄生電容確定。因此，許多MOS晶體管420、421和414的柵極寄生電容有助于提供在沿模塊內(nèi)部路徑INRij的傳輸中的延遲。如同圖6所示的配置，不必提供大量用于產(chǎn)生所需的延遲的反相器或增加模塊內(nèi)部路徑INRij長度。第五實施方式圖10舉例說明以使總延遲包括許多反相器的反轉(zhuǎn)操作延遲的方式而在控制單元50中形成模塊內(nèi)部路徑INRij的具體例子。圖10所示的SRAM模塊與圖6所示的SRAM模塊在配置上的不同之處在于控制信號LCRSN在控制單元50的內(nèi)部傳輸以便控制信號LCRSN通過串聯(lián)的反相器504和510至512等輸出至輸出節(jié)點RS0。如圖10所示，傳輸重啟待機(jī)信號RS_i的模塊內(nèi)部路徑INRij在控制單元50的內(nèi)部形成，且反相器504和510至512的反轉(zhuǎn)操作延遲主要確定了總的延遲時間(從重啟待 機(jī)信號RS_i輸入至模塊內(nèi)部路徑INRij直到輸入重啟待機(jī)信號RS_i的變化反映在來自模塊內(nèi)部路徑INRij的作為重啟待機(jī)信號RS_j輸出的信號中)。在這種配置中，必要的延遲可通過長度較短的模塊內(nèi)部路徑INRij實現(xiàn)，盡管反相器504和510至512串聯(lián)是必要的并且MOS晶體管的柵極寄生電容并非有助于延遲(這可導(dǎo)致總的芯片尺寸增加)。在模塊內(nèi)部路徑INRi j如圖10所示設(shè)置的情況下，模塊外部路徑EXR_1和EXR_2不以圖I所示的方式設(shè)置而以圖11所示的方式設(shè)置。如以上參考圖10的描述，為了通過使用反相器的反轉(zhuǎn)操作延遲而在傳輸中提供必要的延遲，其中用于傳輸重啟待機(jī)信號的模塊內(nèi)部路徑INRij的區(qū)域并不限于在控制單元50的內(nèi)部形成，而模塊內(nèi)部路徑INRij可在其它區(qū)域中延伸。例如，如圖12所示，許多反相器430至437可沿列單元40中列轉(zhuǎn)換電路400的陣列設(shè)置，且可形成模塊內(nèi)部路徑INRij以穿過這些反相器。圖13舉例說明模塊內(nèi)部路徑INRij的配線模式布局的例子。模塊內(nèi)部路徑INRij的延伸區(qū)域并不嚴(yán)格地局限于目標(biāo)SRAM模塊的內(nèi)部，而是允許模塊內(nèi)部路徑INRij部分地在鄰近SRAM模塊的外部區(qū)域中延伸。例如，如圖13中所示的例子中，假設(shè)邏輯電路模塊LGCm鄰近SRAM模塊MDLij設(shè)置。在圖13中，附圖標(biāo)記GT表示柵極配線，DF表示擴(kuò)散區(qū)。SRAM模塊MDLi j和邏輯電路模塊LGCi j兩者的晶體管密度較高，而SRAM模塊MDLi j和邏輯電路模塊LGCij之間的邊界區(qū)的晶體管密度較低。在圖13中，AMG表示這樣的邊界區(qū)。形成SRAM模塊MDLij的模塊內(nèi)部路徑INRij的配線可由諸如鋁之類的金屬線形成。在如上所述，在模塊內(nèi)部路徑INRij形成為沿字線延伸的方向延伸或沿位線延伸的方向延伸的情況下，作為如圖13所示的配線LP1，它可在目標(biāo)SRAM模塊MDLij的區(qū)域內(nèi)部形成。另一方面，在柵極延遲主要在圖10或圖12所示的例子中使用的情況下，對配線區(qū)域的限制較低，因此，例如，可使用邊界區(qū)AMG中的配線LP2、邏輯電路模塊LGCij中的配線LP3等。具體而言，當(dāng)邏輯電路模塊LGCij中諸如反相器之類的電路元件用作提供柵極延遲的元件時，模塊內(nèi)部路徑INRij可包括配線LP2或LP3的一部分。圖14舉例說明通過不同系列存儲塊延伸的兩個信號線用于傳輸重啟待機(jī)信號的例子。更具體地，將模塊外部路徑EXR_0分為兩個路徑，其中一個通過一系列存儲塊BLK0，BLK2和BLKm延伸，另一個通過一系列存儲塊BLKl，BLK3和BLKn延伸。欲使待機(jī)狀態(tài)取消時產(chǎn)生的峰值電流被更加準(zhǔn)確地分散，那么，重啟待機(jī)信號的傳輸路徑可分成更多數(shù)目的路徑。在一系列存儲塊中部設(shè)置具有較大存儲容量的單一存儲模塊也是允許的。第六實施方式圖15舉例說明作為半導(dǎo)體器件的例子的微型計算機(jī)I。該圖所示的微型計算機(jī)I可通過使用CMOS集成電路生產(chǎn)技術(shù)在諸如單晶硅基底之類的單一半導(dǎo)體基底上形成。微型計算機(jī)I包括執(zhí)行命令的中央處理單元(CPU) 2。CPU2與存儲組GRPO和GRPl耦合，存儲組GRPO和GRPl被CPU2用作工作區(qū)或程序區(qū)。包含在存儲組GRPO和GRPl中的SRAM模塊映射到CPU2的地址空間中。CPU2也與邏輯電路塊IPMDL3和4耦合，所述邏輯電路塊IPMDL3和4包括用作CPU2的外圍電路或加速器的邏輯電路模塊。例如，邏輯電路塊3和4可為用作圖像處理的數(shù)據(jù)處理模塊、用于通信處理的數(shù)據(jù)處理模塊或用于音頻處理的數(shù)據(jù)處理模塊。例如，邏輯電路塊3和4與局部地址空間中用作工作區(qū)的存儲組GRP2和·GRP3耦合。不用說，包含在存儲組GRP2和GRP3中的SRAM模塊分配在各邏輯電路塊3和4中的地址空間中。在特定的操作模式中，CPU2可直接訪問SRAM模塊。CPU2、IPMDL3和4通·過內(nèi)部總線6耦合至外部接口電路(1/0)5。存儲組GRPO至GRP3中的每一個包括存儲塊，如上參考圖I所述，所述存儲塊包括SRAM模塊。在圖15中，為了方便舉例說明，舉例來說，存儲組GRPO至GRP3完全獨立于CPU2和邏輯電路塊IPMDL3和4并且從CPU2和邏輯電路塊IPMDL3和4中完全分離出來。然而，實際上，包含在存儲組GRPO至GRP3中的SRAM模塊形成與CPU2和邏輯電路塊IPMDL3和4鄰近的寄存器、FIFO緩沖區(qū)、工作存儲器等。CPU2輸出重啟待機(jī)信號RS#0以控制存儲組GRP0，并且還輸出電源切斷信號SLP#0以控制存儲組GRP1。使用控制存儲組GRPl的電源切斷信號SLP#0代替重啟待機(jī)信號。在這種情況下，當(dāng)指示SRAM模塊應(yīng)當(dāng)進(jìn)入電源切斷模式的電源切斷信號SLP#0下達(dá)時，所有電路的電源可切斷。不必將SRAM模塊和相關(guān)的電路配置為在切斷狀態(tài)下保存存儲在存儲陣列的靜態(tài)存儲單元中的信息。邏輯電路塊3輸出重啟待機(jī)信號RS#1以控制存儲組GRP2，邏輯電路塊4輸出電源切斷信號SLP#1以控制存儲組GRP3?？刂拼鎯MGPR3的電源切斷信號SLP#0是代替重啟待機(jī)信號所使用的信號。在這種情況下，當(dāng)指示SRAM模塊應(yīng)當(dāng)進(jìn)入電源切斷模式的電源切斷信號SLP#1下達(dá)時，所有電路的電源可切斷。不必將SRAM模塊和相關(guān)的電路配置為在切斷狀態(tài)下保存存儲于存儲陣列的靜態(tài)存儲單元中的信息。當(dāng)從CPU2輸出的待機(jī)信號STB#I有效化為高電平時，邏輯電路塊3將重啟待機(jī)信號RS#1有效化為高電平。類似地，當(dāng)從CPU2輸出的待機(jī)信號STB#2有效化為高電平時，邏輯電路塊4將電源切斷信號SLP#1有效化為高電平。例如，如果有效化從微型計算機(jī)I外部提供的待機(jī)模式信號ST，那么，相應(yīng)地，CPU2進(jìn)行中斷處理以執(zhí)行待機(jī)命令。更具體地，CPU2有效化重啟待機(jī)信號RS#0和RS#1和電源切斷信號SLP#0和SLP#1，從而將整個微型計算機(jī)I設(shè)定在低能耗狀態(tài)中。當(dāng)CPU2按照程序執(zhí)行特定的待機(jī)命令時，CPU2可將存儲組GRPO至GRP3中由命令的操作數(shù)指定的特定的一個或一個以上的存儲組設(shè)定為進(jìn)入重啟待機(jī)狀態(tài)或電源切斷狀態(tài)中。當(dāng)邏輯電路塊3或4響應(yīng)來自CPU2的命令進(jìn)行數(shù)據(jù)處理時，邏輯電路塊3或4可迫使存儲組GRP2 (或GRP3)退出重啟待機(jī)狀態(tài)(電源切斷狀態(tài))。當(dāng)指定的數(shù)據(jù)處理完成時，邏輯電路塊3或4可將存儲組GRP2 (或GRP3)設(shè)置為重啟待機(jī)狀態(tài)(電源切斷狀態(tài))。例如，圖16舉例說明與圖15所示的微型計算機(jī)相關(guān)的操作時間。如圖16所示，可依照來自CPU2或邏輯電路塊3或4的重啟待機(jī)命令或電源切斷命令較好地控制微型計算機(jī)I的低能耗狀態(tài)。在微型計算機(jī)I的布局和布線設(shè)計方面，確定哪個SRAM模塊布置在哪個存儲塊中、哪個存儲塊布置在哪個存儲組中、各存儲塊中的存儲模塊耦合路徑以及存儲塊之間的耦合路徑。確定步驟的概要見下文。I.通過將物理位置鄰近的SRAM模塊分組來確定存儲組以使各存儲組總的存儲容
量等于或小于預(yù)定值。2.從各存儲組中選擇存儲容量較大的存儲模塊。
3.各存儲組中選定的存儲模塊以鏈形式串聯(lián)耦合以使上級存儲模塊的輸出節(jié)點RSO與下級存儲模塊的輸入節(jié)點RSI耦合。盡管本發(fā)明已經(jīng)結(jié)合具體實施方式
進(jìn)行了描述，但是本發(fā)明并不限于上述那些實施方式。應(yīng)當(dāng)理解的是，可進(jìn)行各種變化、替換和改變而不背離本發(fā)明的實質(zhì)和范圍。在上述實施方式中，用存儲容量作為標(biāo)準(zhǔn)來確定哪些SRAM模塊用于將從上級模塊輸入的模塊待機(jī)信號通過模塊內(nèi)部路徑傳輸至下級模塊的SRAM模塊。然而，所述確定可基于如下舉例說明的其它標(biāo)準(zhǔn)而做出。第一例子中，各存儲模塊(例如，SRAM模塊)的最小存儲容量用作標(biāo)準(zhǔn)。更具體地，選擇存儲容量大于目標(biāo)存儲塊中的最小存儲容量的存儲模塊作為通過其將模塊待機(jī)信號作為控制信號傳送的存儲模塊，以使模塊待機(jī)信號從存儲模塊中的模塊內(nèi)部路徑中輸出至下級模塊外部路徑。第二例子中，將模塊內(nèi)部路徑與存儲單元數(shù)目之間的關(guān)系用作標(biāo)準(zhǔn)。更具體地，從屬于同一存儲塊的存儲模塊中選擇沿模塊內(nèi)部路徑排列的存儲單元數(shù)目比其它存儲模塊所具有的存儲單元數(shù)目大的存儲模塊，并且將所選的存儲模塊用作通過其將模塊待機(jī)信號作為控制信號傳送的存儲模塊，以使模塊待機(jī)信號從存儲模塊中的模塊內(nèi)部路徑輸出至下級模塊外部路徑。當(dāng)所述確定不應(yīng)當(dāng)僅基于表觀存儲容量而做出時采用這種確定標(biāo)準(zhǔn)。例如，在沿字線延伸的方向排列的存儲單元的數(shù)目比沿位線延伸方向排列的存儲單元的數(shù)目大得多的情況下(即，當(dāng)存儲單元陣列為縱向側(cè)或橫向側(cè)遠(yuǎn)大于另一側(cè)的矩形形狀時)，應(yīng)當(dāng)形成模塊內(nèi)部路徑以使其沿字線延伸以在用作控制信號的模塊待機(jī)信號的傳輸中實現(xiàn)更大的傳播延遲，從而使所述模塊內(nèi)部路徑將模塊待機(jī)信號傳送至下級存儲塊，以適于以較慢的速度沿字線退出低能耗模式。第三例子中，以存儲塊中兩個任意的存儲模塊(第一和第二存儲模塊)的相對存儲容量作為標(biāo)準(zhǔn)。更具體地，在存儲容量方面比較存儲塊中兩個任意的存儲模塊而不考慮存儲塊中其它存儲模塊，將存儲容量大于另一個的存儲模塊用作通過其傳送模塊待機(jī)信號的存儲模塊，以使模塊待機(jī)信號從模塊內(nèi)部路徑輸出至下級模塊外部路徑。第四例子中，考慮存儲塊中兩個任意的存儲模塊(第一和第二存儲模塊)之間在模塊內(nèi)部路徑和存儲單元數(shù)目方面的關(guān)系。即，在這種情況下，采用第二例子和第三例子中的標(biāo)準(zhǔn)的混合體。更具體地，選擇存儲塊中兩個任意的存儲模塊而不考慮存儲塊中其它存儲模塊的存儲容量，從屬于同一存儲塊的存儲模塊中選擇沿模塊內(nèi)部路徑排列的存儲單元數(shù)目大于其它存儲模塊的存儲模塊，并且將所選的存儲模塊用作通過其將模塊待機(jī)信號作為控制信號傳送的存儲模塊，以使模塊待機(jī)信號從存儲模塊中的模塊內(nèi)部路徑輸出至下級模塊外部路徑。存儲模塊的類型不限于SRAM類型。例如，可采用DRAM類型、快閃存儲器類型或其它任何存儲器類型。此外，存儲塊可包括諸如SRAM類型和快閃存儲器類型之類的不同類型的存儲模塊。在上述實施方式中，低能耗控制信號從屬于同一存儲塊的所有存儲模塊中最大的存儲模塊的輸出節(jié)點輸出。然而，存儲模塊可以不同方式進(jìn)行選擇。例如，在允許存儲塊中電流峰值的重疊達(dá)到某種程度的情況下，或者在使用較大存儲模塊引起的較大延遲引發(fā)問題的情況下，可不選擇存儲塊中最大的存儲模塊而選擇較小的存儲模塊。例如，可選擇具有存儲塊中的平均存儲容量的存儲模塊。所做的選擇應(yīng)當(dāng)滿足至少不選擇存儲容量最小的存儲豐吳塊。
基于存儲容量選擇存儲模塊的原因為當(dāng)?shù)湍芎臓顟B(tài)取消時在存儲陣列中流動的電流隨存儲容量增大而增大，并且沖擊電流峰值也相應(yīng)地增大。將低能耗模式控制信號沿模塊內(nèi)部路徑INRij的傳播延遲時間設(shè)定為以使其隨存儲容量而增加，因為當(dāng)沖擊電流峰值較大時，期望增大峰值之間的間隔以避免峰值的重疊。如上所述，當(dāng)存儲陣列沿字線方向的尺寸大于沿其它方向的尺寸時，使模塊內(nèi)部路徑INRij形成為沿字線方向延伸是有利的。另一方面，當(dāng)存儲陣列沿位線方向的尺寸大于沿其它方向的尺寸時，使模塊內(nèi)部路徑INRij形成為沿位線方向延伸是有利的。當(dāng)需要假定存儲模塊之間的操作速度不同時，除了假定將低能耗模式控制信號沿模塊內(nèi)部路徑INRij的傳播延遲時間設(shè)定為隨存儲容量增加之外，可不基于存儲容量而基于沿模塊內(nèi)部路徑INRij的傳播延遲時間來確定低能耗模式控制信號的串聯(lián)的傳輸路徑。存儲模塊的存儲容量可以各種方式來界定。例如，其可由存儲單元總數(shù)、存儲單元陣列中每存儲單元行中的存儲單元數(shù)、存儲單元陣列中存儲單元行數(shù)、存儲單元陣列中每存儲單元列中的存儲單元數(shù)或存儲單元列數(shù)來界定。存儲容量也可由存儲模塊在芯片上所占用的區(qū)域尺寸、存儲模塊矩形的縱向長度或橫向長度等來界定。在各個實施方式中公開的技術(shù)可組合在一起。根據(jù)本發(fā)明的半導(dǎo)體器件不僅可應(yīng)用于微型計算機(jī)，還可應(yīng)用于具有諸如SRAM模塊之類的存儲模塊的其他多種設(shè)備，例如數(shù)據(jù)處理設(shè)備、存儲設(shè)備等。
權(quán)利要求
1.一種半導(dǎo)體器件，所述半導(dǎo)體器件包括 設(shè)置在半導(dǎo)體基底上的多個存儲模塊，由控制信號控制各存儲模塊進(jìn)入低能耗模式和退出低能耗模式， 其中，所述存儲模塊屬于存儲塊， 其中，所述控制信號通過上級模塊外部路徑并行輸入屬于同一存儲塊的存儲模塊并且通過模塊內(nèi)部路徑傳輸， 其中，所述控制信號通過模塊內(nèi)部路徑由所述存儲模塊中的特定存儲模塊輸出并且輸出至下級模塊外部路徑，并且 其中，所述特定存儲模塊的存儲容量比屬于同一存儲塊的另一存儲模塊的存儲容量大。
2.如權(quán)利要求I所述的半導(dǎo)體器件，其中，所述存儲模塊被配置為沿各存儲模塊中的模塊內(nèi)部路徑的傳播時間隨所述存儲模塊的存儲容量的增大而增加。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其中，確定沿所述模塊內(nèi)部路徑的傳播時間的延遲因素包括形成所述模塊內(nèi)部路徑的配線的配線電阻、與所述配線相關(guān)的寄生電容以及位于所述配線中部的驅(qū)動電路的操作延遲。
4.如權(quán)利要求2所述的半導(dǎo)體器件，其中，確定沿所述模塊內(nèi)部路徑的傳播時間的延遲因素包括檢測電路所需的檢測操作時間，且該檢測操作時間是檢測電路檢測出所述低能耗模式響應(yīng)控制信號的變化而被取消所需的操作時間。
5.如權(quán)利要求2所述的半導(dǎo)體器件，其中，所述特定存儲模塊為在該特定存儲模塊所屬的存儲塊中存儲容量最大的存儲模塊。
6.如權(quán)利要求2所述的半導(dǎo)體器件，其中，所述模塊內(nèi)部路徑被設(shè)置為，在存儲陣列中平行排列的位線數(shù)目大于平行排列的字線數(shù)目的情況下，所述模塊內(nèi)部路徑沿與所述位線相交的方向延伸，而在相反的情況下，所述模塊內(nèi)部路徑沿與所述字線相交的方向延伸。
7.如權(quán)利要求3所述的半導(dǎo)體器件， 其中，各存儲模塊包括具有與選擇端子耦合的字線的存儲單元陣列、配置成根據(jù)地址信號生成字線選擇信號的地址譯碼器、配置成根據(jù)由所述地址譯碼器生成的字線選擇信號選擇性地驅(qū)動所述字線至選擇電平的字驅(qū)動器以及多個第一 MOS晶體管，當(dāng)所述第一 MOS晶體管接通時向所述字線提供對應(yīng)于非選擇電平的電勢， 其中，當(dāng)所述控制信號處于第一狀態(tài)中時，切斷所述地址譯碼器和所述字驅(qū)動器的電源電壓供應(yīng)并且接通所述第一 MOS晶體管，由此設(shè)置所述存儲模塊進(jìn)入低能耗模式，而當(dāng)所述控制信號處于第二狀態(tài)中時，所述存儲模塊退出所述低能耗模式，并且 其中，所述模塊內(nèi)部路徑沿與所述字線延伸方向相交的方向延伸且所述模塊內(nèi)部路徑順序地與各第一 MOS晶體管的柵極耦合以使所述控制信號從所述模塊內(nèi)部路徑的一端傳送至其另一端。
8.如權(quán)利要求3所述的半導(dǎo)體器件， 其中，各存儲模塊包括具有與互補(bǔ)位線耦合的數(shù)據(jù)輸入/輸出端子的靜態(tài)類型存儲單元陣列、用于向存儲單元提供電流以保持?jǐn)?shù)據(jù)的多個第二 MOS晶體管以及形成為二極管耦合結(jié)構(gòu)且與各第二 MOS晶體管平行設(shè)置的第三MOS晶體管， 其中，當(dāng)所述控制信號處于第一狀態(tài)中時，所述第二 MOS晶體管被截止由此設(shè)置所述存儲模塊進(jìn)入所述低能耗模式，而當(dāng)所述控制信號處于第二狀態(tài)中時，所述存儲模塊退出所述低能耗模式，并且 其中，所述模塊內(nèi)部路徑沿與所述互補(bǔ)位線延伸方向相交的方向延伸且所述模塊內(nèi)部路徑順序地與各第二 MOS晶體管的柵極耦合以使所述控制信號從所述模塊內(nèi)部路徑的一端向其另一端傳送。
9.如權(quán)利要求3所述的半導(dǎo)體器件，其中， 各存儲模塊包括具有與互補(bǔ)位線耦合的數(shù)據(jù)輸入/輸出端子的靜態(tài)類型存儲單元陣列、檢測所述互補(bǔ)位線之間的電勢差且放大所檢測到的電勢差的靈敏放大器、第四MOS晶體管以及第五MOS晶體管，所述第四MOS晶體管當(dāng)在柵電極處接收使能控制信號時，向所述靈敏放大器提供操作電流，所述第五MOS晶體管當(dāng)選擇性地接通時，選擇性地迫使所述使能控制信號的信號路徑至無效電平， 其中，所述控制信號具有第一狀態(tài)和第二狀態(tài)，所述第一狀態(tài)使所述第五MOS晶體管接通，從而設(shè)置所述存儲模塊進(jìn)入所述低能耗模式，所述第二狀態(tài)使所述存儲模塊退出所述低能耗模式，并且 其中，所述模塊內(nèi)部路徑沿與所述互補(bǔ)位線延伸方向相交的方向延伸且所述模塊內(nèi)部路徑順序地與各第五MOS晶體管的柵極耦合以使所述控制信號從所述模塊內(nèi)部路徑的一端向其另一端傳送。
10.如權(quán)利要求I所述的半導(dǎo)體器件，其中，所述低能耗模式為待機(jī)模式或者電源切斷模式，在所述待機(jī)模式中一部分內(nèi)部電路的電源電壓供應(yīng)被切斷同時保存存儲在存儲元件中的信息，在所述電源切斷模式中內(nèi)部電路的電源被切斷而不保存所述存儲單元中的信肩、O
11.如權(quán)利要求I所述的半導(dǎo)體器件，其中，所述半導(dǎo)體器件還包括執(zhí)行命令的中央處理單元， 其中，所述存儲模塊設(shè)置在所述中央處理單元的存儲空間中，并且 其中，所述中央處理單元輸出所述控制信號至所述存儲模塊。
12.如權(quán)利要求I所述的半導(dǎo)體器件，其中，所述半導(dǎo)體器件還包括 執(zhí)行命令的中央處理單元和按照來自所述中央處理單元的指令進(jìn)行數(shù)據(jù)處理的加速器， 其中，所述存儲模塊設(shè)置在所述加速器的局部存儲空間中，并且其中，按照來自所述中央處理單元的指令，所述加速器輸出所述控制信號至所述局部存儲空間中的存儲模塊。
13.一種半導(dǎo)體器件，其中，所述半導(dǎo)體器件包括第一存儲模塊、第二存儲模塊和第三存儲模塊，所述第一存儲模塊、第二存儲模塊和第三存儲模塊分別包括存儲單元陣列和外圍電路，所述存儲單元陣列包括設(shè)置在矩陣中的存儲單元，所述外圍電路執(zhí)行從存儲單元讀取數(shù)據(jù)和向存儲單元寫入數(shù)據(jù)，每個存儲模塊具有待機(jī)模式，在所述待機(jī)模式中所述存儲模塊消耗的電量比執(zhí)行存儲單元讀取或向存儲單元寫入的正常操作模式中消耗的電量少， 所述半導(dǎo)體器件還包括 第一控制信號線，所述第一控制信號線延伸以使控制所述正常操作模式和所述待機(jī)模式的控制信號并行傳輸至所述第一存儲模塊和所述第二存儲模塊；和 第二控制信號線，所述第二控制信號線通過所述第一存儲模塊將所述控制信號傳輸至所述第三存儲模塊， 其中，所述第一存儲模塊的存儲單元數(shù)目比所述第二存儲模塊的存儲單元數(shù)目多。
14.如權(quán)利要求13所述的半導(dǎo)體器件，其中，所述半導(dǎo)體器件還包括第四存儲模塊，所述第四存儲模塊與所述第二控制信號線耦合以使所述控制信號通過所述第一存儲模塊傳輸至所述第四存儲模塊。
15.如權(quán)利要求14所述的半導(dǎo)體器件，其中，所述半導(dǎo)體器件還包括設(shè)置在所述第一控制信號線與所述第二控制信號線之間且與控制所述第一存儲模塊的外圍電路的電源的晶體管耦合的配線。
16.如權(quán)利要求14所述的半導(dǎo)體器件，其中，所述半導(dǎo)體器件還包括設(shè)置在所述第一控制信號線與所述第二控制信號線之間且與控制所述第一存儲模塊中存儲單元的電源的晶體管耦合的第一配線。
17.如權(quán)利要求16所述的半導(dǎo)體器件，其中，所述第一配線沿所述第一存儲模塊中的存儲單元陣列設(shè)置。
18.一種半導(dǎo)體器件，所述半導(dǎo)體器件包括多個存儲模塊，所述多個存儲模塊分別包括存儲單元陣列和外圍電路，所述存儲單元陣列包括設(shè)置在矩陣中的存儲單元，所述外圍電路執(zhí)行從存儲單元讀取數(shù)據(jù)和向存儲單元寫入數(shù)據(jù)，每個存儲模塊具有待機(jī)模式，在所述待機(jī)模式中所述存儲模塊消耗的電量比執(zhí)行從存儲單元讀取或向存儲單元寫入的正常操作模式中消耗的電量少，所述存儲模塊包括 第一存儲模塊，第二存儲模塊和第三存儲模塊； 第一控制信號線，所述第一控制信號線延伸以使控制所述正常操作模式和所述待機(jī)模式的控制信號傳輸至所述第一存儲模塊和所述第二存儲模塊； 第二控制信號線，所述第二控制信號線通過所述第一控制信號線和所述第一存儲模塊將所述控制信號傳輸至所述第三存儲模塊； 第一配線部件，所述第一配線部件沿所述第一存儲模塊的存儲單元陣列延伸且與所述第一存儲模塊的第一晶體管耦合并且還耦合在所述第一控制信號線與所述第二控制信號線之間；以及 第二配線部件，所述第二配線部件沿所述第二存儲模塊的存儲單元陣列延伸且與所述第二存儲模塊的第二晶體管耦合， 其中，所述第一存儲模塊中存儲單元陣列中的沿第一配線部件配置的存儲單元的數(shù)目比所述第二存儲模塊中存儲單元陣列中的沿第二配線部件配置的存儲單元的數(shù)目多。
19.如權(quán)利要求18所述的半導(dǎo)體器件，其中，所述第一晶體管包括控制所述外圍電路的電源的晶體管。
20.如權(quán)利要求19所述的半導(dǎo)體器件，其中，所述第二晶體管包括控制所述存儲模塊中存儲單元的電源的晶體管。
全文摘要
在一種半導(dǎo)體器件中，具有由控制信號激活和截止的低能耗模式的各存儲模塊屬于存儲塊。控制信號的傳輸路徑被設(shè)置為以使所述控制信號通過模塊內(nèi)部路徑并行輸入各存儲塊中，并且使所述控制信號通過模塊內(nèi)部路徑從所述存儲塊的特定存儲模塊中輸出至下級模塊外部路徑，所選擇的存儲塊中的特定存儲模塊的存儲容量比屬于同一存儲塊的存儲模塊的存儲容量大。
文檔編號G11C5/14GK102890960SQ20121024945
公開日2013年1月23日 申請日期2012年7月18日 優(yōu)先權(quán)日2011年7月21日
發(fā)明者山木貴志 申請人:瑞薩電子株式會社