具有變動(dòng)壓降的位線偏壓電路的制作方法
【專利摘要】本發(fā)明揭露了一種具有變動(dòng)壓降的存儲(chǔ)器架構(gòu)的位線偏壓電路。此壓降是根據(jù)所選取被讀取存儲(chǔ)單元的臨界電壓或是流經(jīng)所選取被讀取存儲(chǔ)單元的感測(cè)電流。
【專利說明】具有變動(dòng)壓降的位線偏壓電路
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明是關(guān)于一集成電路中的一存儲(chǔ)單元的位線的偏壓電路。
【背景技術(shù)】
[0002]在一檢視一存儲(chǔ)單元的操作中，位線電路施加一偏壓至一存儲(chǔ)陣列的一位線上，且字線施加一偏壓至一存儲(chǔ)陣列的所選取存儲(chǔ)單元上。一個(gè)感測(cè)電流會(huì)在介于此位線與其存儲(chǔ)單元相對(duì)側(cè)的參考線之間出現(xiàn)，根據(jù)由此存儲(chǔ)單元的臨界電壓所代表的存儲(chǔ)于此存儲(chǔ)單元中數(shù)據(jù)值來決定流經(jīng)此存儲(chǔ)單元的電流大小。
[0003]然而，此通常稱為源極線的參考線，并不是一條理想的參考線。此參考線具有某些有限的電阻值而不是零電阻。這些有限的電阻會(huì)在例如是零伏特或是地的預(yù)計(jì)參考電壓與此存儲(chǔ)單元的源極之間產(chǎn)生不預(yù)期的電壓差。在一感測(cè)操作時(shí)，因?yàn)樽志€與參考線之間的壓降減少而造成字線的偏壓減少。進(jìn)而會(huì)造成感測(cè)的結(jié)果錯(cuò)誤。此效應(yīng)在電流增加時(shí)更顯著，因?yàn)榇瞬挥姷碾妷翰钆c感測(cè)電流成正比(V = I*R)。較大的集成電路會(huì)使此問題更加惡化，因?yàn)檩^多數(shù)目的位線與相同的參考線耦接，而每一條均會(huì)貢獻(xiàn)電流給參考線。
[0004]一種解決此問題的方案是多重通道感測(cè)，其中感測(cè)僅限制在此陣列中汲入大于臨界電壓的存儲(chǔ)單元子集。在隨后的感測(cè)通過，則將先前的感測(cè)存儲(chǔ)單元關(guān)閉。因?yàn)閳?zhí)行此多重通道感測(cè)需要較長(zhǎng)的時(shí)間，希望能夠消除此多重通道感測(cè)，或是至少減少感測(cè)通過的數(shù)目。

【發(fā)明內(nèi)容】

[0005]在此處所描述的實(shí)施例中，包括一集成電路，具有一存儲(chǔ)陣列及一偏壓電路。此存儲(chǔ)陣列的存儲(chǔ)單元的臨界電壓在多個(gè)臨界電壓范圍其中之一之內(nèi)，該多個(gè)臨界電壓范圍代表所存儲(chǔ)于該存儲(chǔ)單元中的數(shù)據(jù)值。該存儲(chǔ)單元具有一漏極端及一源極端。在某些實(shí)施例中，在感測(cè)該臨界電壓操作中的至少一部分時(shí)，該漏極端比該源極端的電壓更高。
[0006]此偏壓電路，在感測(cè)一選取存儲(chǔ)單元的該臨界電壓時(shí)施加一偏壓至該存儲(chǔ)陣列中的該選取存儲(chǔ)單元的該漏極端，該偏壓電路包括一電路元件與該存儲(chǔ)陣列中的該選取存儲(chǔ)單元電性串聯(lián)。在某些實(shí)施例中，該電路元件具有根據(jù)所選取存儲(chǔ)單元的臨界電壓的一變動(dòng)壓降。
[0007]在此處所描述的某些實(shí)施例中，該變動(dòng)壓降具有一第一壓降以響應(yīng)該選取存儲(chǔ)單元的該臨界電壓是在一第一臨界電壓范圍，且該變動(dòng)壓降具有一第二壓降以響應(yīng)該選取存儲(chǔ)單元的該臨界電壓是在一第二臨界電壓范圍，其中該第二壓降比該第一壓降更小且該第二臨界電壓范圍高于該第一臨界電壓范圍。該第一臨界電壓范圍是與一較低的臨界電壓分布對(duì)應(yīng)，且該第二臨界電壓范圍是與一較高的臨界電壓分布對(duì)應(yīng)。
[0008]在此處所描述的某些實(shí)施例中，該變動(dòng)壓降在該選取存儲(chǔ)單元的該臨界電壓的大小減少時(shí)是增加的。舉例而言，一較低臨界電壓的存儲(chǔ)單元會(huì)導(dǎo)致此變動(dòng)壓降較大，而一較高臨界電壓的存儲(chǔ)單元?jiǎng)t會(huì)導(dǎo)致此變動(dòng)壓降較小。雖然較低臨界電壓的存儲(chǔ)單元是與較大的感測(cè)電流相關(guān)，如此的感測(cè)電流會(huì)減少進(jìn)而降低參考線或源極線上不欲見的電壓。
[0009]在此處所描述的某些實(shí)施例中，在感測(cè)該選取存儲(chǔ)單元的該臨界電壓時(shí)，該變動(dòng)壓降在一感應(yīng)電流經(jīng)過該選取存儲(chǔ)單元及該電路元件的大小增加時(shí)是增加的。因?yàn)檩^大的感測(cè)電流的壓降較大，感測(cè)電流的大小會(huì)傾向減少。減少的感測(cè)電流會(huì)降低參考線或源極線上不欲見的電壓。
[0010]在此處所描述的某些實(shí)施例中，在感測(cè)該選取存儲(chǔ)單元的該臨界電壓時(shí)，該電路元件具有一變動(dòng)電阻值相當(dāng)于通過該電路元件第一及第二終端的該壓降除以通過該電路元件該第一及第二終端的一感應(yīng)電流。
[0011]在此處所描述的某些實(shí)施例中，還包含控制電路與該存儲(chǔ)陣列耦接。該控制電路通過導(dǎo)致該偏壓電路施加該偏壓至該選取存儲(chǔ)單元的該漏極端而響應(yīng)一讀取該選取存儲(chǔ)單元的指令。
[0012]在此處所描述的某些實(shí)施例中，該電路元件是一晶體管。該晶體管具有一第一電流負(fù)載終端、一第二電流負(fù)載終端、及一控制終端，其中該第一電流負(fù)載終端及該第二電流負(fù)載終端與該選取存儲(chǔ)單元電性串連耦接。該晶體管具有包括一線性模式與一飽和模式的電流-電壓操作模式，且當(dāng)該晶體管偏壓更深入進(jìn)入該飽和模式而遠(yuǎn)離該線性模式時(shí)，該晶體管的該變動(dòng)壓降增加。
[0013]在此處所描述的某些實(shí)施例中，還包含感測(cè)電路，與該偏壓電路耦接，以辨識(shí)該多個(gè)臨界電壓范圍中包括該選取存儲(chǔ)單元的該臨界電壓的一臨界電壓范圍。舉例而言，感測(cè)電路辨識(shí)所選取存儲(chǔ)單元的臨界電壓是在代表不同數(shù)據(jù)值的高臨界電壓或是低臨界電壓中。
[0014]在此處所描述的另一實(shí)施例中，包括一集成電路，具有一存儲(chǔ)陣列及一偏壓電路。此陣列的存儲(chǔ)單元的臨界電壓在多個(gè)臨界電壓范圍其中之一之內(nèi)，該多個(gè)臨界電壓范圍代表所存儲(chǔ)于該存儲(chǔ)單元中的數(shù)據(jù)值。此電路元件具有一變動(dòng)壓降，其根據(jù)流經(jīng)該存儲(chǔ)陣列的一選取存儲(chǔ)單元及該電路元件的感應(yīng)電流，該感應(yīng)電流根據(jù)該選取存儲(chǔ)單元的該臨界電壓。
[0015]在某些實(shí)施例中，該變動(dòng)壓降具有一第一壓降以響應(yīng)該選取存儲(chǔ)單元的該臨界電壓是在一第一臨界電壓范圍，且該變動(dòng)壓降具有一第二壓降以響應(yīng)該選取存儲(chǔ)單元的該臨界電壓是在一第二臨界電壓范圍，其中該第二壓降比該第一壓降更小且該第二臨界電壓范圍高于該第一臨界電壓范圍。該第一臨界電壓范圍是與一低臨界電壓分布對(duì)應(yīng)，而該第二臨界電壓范圍是與一高臨界電壓分布對(duì)應(yīng)。
[0016]在此處所描述的另一實(shí)施例中，包括一集成電路，具有一存儲(chǔ)陣列及一偏壓電路。此陣列的存儲(chǔ)單元的臨界電壓在多個(gè)臨界電壓范圍其中之一之內(nèi)，該多個(gè)臨界電壓范圍代表所存儲(chǔ)于該存儲(chǔ)單元中的數(shù)據(jù)值。該存儲(chǔ)單元具有一漏極端及一源極端。在某些實(shí)施例中，在感測(cè)該臨界電壓操作中的至少一部分時(shí)該漏極端比該源極端的電壓更高。
[0017]此偏壓電路具有一輸出電壓，在感測(cè)一選取存儲(chǔ)單元的該臨界電壓時(shí)施加一偏壓至該存儲(chǔ)陣列中的該選取存儲(chǔ)單元的該漏極端。該偏壓電路包括一 P型晶體管與該存儲(chǔ)陣列中的該選取存儲(chǔ)單元電性串聯(lián)。
[0018]本發(fā)明的保護(hù)范圍是由權(quán)利要求所界定。這些和其它優(yōu)點(diǎn)，目的，和實(shí)施例，會(huì)在下列實(shí)施方式的章節(jié)中搭配附圖、詳細(xì)說明及實(shí)施例被描述?！緦＠綀D】

【附圖說明】
[0019]圖1為顯示一存儲(chǔ)器架構(gòu)的方塊圖，其具有變動(dòng)壓降的位線偏壓電路。
[0020]圖2為顯示此具有變動(dòng)壓降的位線偏壓電路的一存儲(chǔ)器架構(gòu)的更具體的電路圖。
[0021]圖3是根據(jù)此變動(dòng)壓降電路元件的電壓源電路一范例的電路示意圖。
[0022]圖4是流經(jīng)一存儲(chǔ)單元的感測(cè)電流與此存儲(chǔ)單元的臨界電壓的關(guān)系圖，在其位線偏壓電路中具有或不具有變動(dòng)壓降的情況下。
[0023]圖5和圖6為此位線偏壓與位線偏壓設(shè)置時(shí)間的關(guān)系圖，對(duì)照在此位線偏壓電路中具有和不具有變動(dòng)壓降的位線偏壓情況下。
[0024]圖7顯示在此位線偏壓電路中具有或不具有變動(dòng)壓降的位數(shù)與存儲(chǔ)單元臨界電壓的關(guān)系圖。
[0025]圖8為顯示此具有變動(dòng)壓降的位線偏壓電路的一存儲(chǔ)器架構(gòu)的替代實(shí)施例的電路圖。
[0026]圖9顯示根據(jù)本發(fā)明一實(shí)施例的存儲(chǔ)集成電路的簡(jiǎn)化方塊示意圖，其具有一存儲(chǔ)陣列及此處所描述的具有一變動(dòng)壓降的位線偏壓電路。
[0027]【主要元件符號(hào)說明】
[0028]12:存儲(chǔ)陣列部分；
[0029]14:參考線；
`[0030]16:位線；
[0031]18:具有變動(dòng)壓降的位線偏壓電路；
[0032]20:感測(cè)電路；
[0033]22:共同源極線CSL;
[0034]24:存儲(chǔ)陣列；
[0035]26:存儲(chǔ)陣列的源極端；
[0036]28:存儲(chǔ)陣列的漏極端；
[0037]30:位線選擇晶體管BLS ；
[0038]38:預(yù)充電感測(cè)電容器SEN ；
[0039]40:栓鎖；
[0040]42:電流源；
[0041]150:集成電路；
[0042]100:非揮發(fā)存儲(chǔ)單元陣列；
[0043]101:列譯碼器；
[0044]102:字線；
[0045]103:行譯碼器及位線偏壓電路；
[0046]104:位線；
[0047]105:總線；
[0048]107:數(shù)據(jù)總線；
[0049]106:感測(cè)放大器/數(shù)據(jù)輸入結(jié)構(gòu)；
[0050]109:編程、擦除及讀取調(diào)整偏壓狀態(tài)機(jī)構(gòu)；[0051]108:偏壓調(diào)整供應(yīng)電壓；
[0052]111:數(shù)據(jù)輸入線；
[0053]115:數(shù)據(jù)輸出線。
【具體實(shí)施方式】
[0054]本發(fā)明實(shí)施例的詳細(xì)說明，會(huì)在以下實(shí)施方式的章節(jié)中搭配附圖被描述。
[0055]圖1為顯示一存儲(chǔ)器架構(gòu)的方塊圖，其具有變動(dòng)壓降的位線偏壓電路。
[0056]一存儲(chǔ)單元陣列12部分是在一選取位線16與一參考線14之間。此存儲(chǔ)陣列12可以是一與非門或是或非門陣列。此參考線14可以是一例如地的參考電壓的源極線，其可以通過多重與非門串行或是多重或非門存儲(chǔ)單元而與多重位線并聯(lián)耦接。此具有變動(dòng)壓降18的位線偏壓電路施加一位線偏壓至位線16。介于參考線14與位線16之間的電壓差為流經(jīng)介于參考線14與位線16之間的存儲(chǔ)陣列部分的感測(cè)電流做準(zhǔn)備。在此存儲(chǔ)陣列部分的存儲(chǔ)單元具有代表所存儲(chǔ)數(shù)據(jù)的臨界電壓。在此存儲(chǔ)陣列部分的一特定存儲(chǔ)單元通過一組字線及包括位線的一組位線而選擇被讀取。響應(yīng)施加至此存儲(chǔ)陣列部分的所選取存儲(chǔ)單元的一字線偏壓，通過此所選取存儲(chǔ)單元的感測(cè)電流具有由此所選取存儲(chǔ)單元的臨界電壓所決定的大小。
[0057]根據(jù)通過此所選取存儲(chǔ)單元的感測(cè)電流，此感測(cè)電路20得知此臨界電壓范圍，其包括代表不同數(shù)據(jù)值的多重臨界電壓范圍中所選出的此所選取存儲(chǔ)單元的臨界電壓。此感測(cè)電路20的不同實(shí)施例可以使用不同的方式執(zhí)行感測(cè)，例如通過比較感測(cè)電流和參考電流，或是在感測(cè)電流通過后或是經(jīng)由電容器比較感測(cè)電壓和參考電壓。
[0058]圖2為顯示此具有變動(dòng)壓降的位線偏壓電路的一存儲(chǔ)器架構(gòu)的更具體的電路圖。
[0059]一預(yù)充電晶體管PRE 35預(yù)充電感測(cè)電容器SEN 38至一預(yù)充電壓。位線選擇晶體管BLS 30選取一特定位線16。此位線16及參考線，在此情況下為共同源極線CSL 22，其是在此存儲(chǔ)陣列24 —部分的相對(duì)側(cè)。此存儲(chǔ)陣列部分24具有漏極端靠近位線16及源極端靠近共同源極線CSL 22，且在感測(cè)時(shí)漏極端的電壓高于源極端。存儲(chǔ)單元通過結(jié)合施加至位線的電壓選取存儲(chǔ)陣列的一行及施加至字線的電壓選取存儲(chǔ)陣列的一列來選取被感測(cè)。所選取的存儲(chǔ)單元具有代表此選取的存儲(chǔ)單元所存儲(chǔ)數(shù)據(jù)的臨界電壓。所選取存儲(chǔ)單元的臨界電壓決定通過此所選取存儲(chǔ)單元介于位線16與共同源極線CSL 22之間的感測(cè)電流。
[0060]此位線16的偏壓由位線夾制(Clamp)晶體管BLCLAMP 34的柵極電壓決定，當(dāng)位線夾制晶體管BLCLAMP 34具有較小的柵極到源極電壓時(shí)，則較小的源極到漏極壓降通過Pbias晶體管32。Pbias晶體管32是一 P型晶體管具有柵極與Pbias來源41耦接，一源極33與夾制晶體管BLCLAMP 34的源極耦接，及一漏極31與位線選擇晶體管BLS 30的漏極耦接。
[0061]Pbias晶體管32的電阻相當(dāng)于Pbias晶體管32的源極33與漏極31間的壓降除以流經(jīng)Pbias晶體管32的源極33與漏極31間的感測(cè)電流。Pbias晶體管32的變動(dòng)壓降會(huì)在以下詳加描述。Pbias晶體管32的電流-電壓特性主要由Pbias晶體管32的源極至柵極電壓決定。此Pbias晶體管32的電流-電壓特性具有一曲棍球竿的形狀，自原點(diǎn)具有大致為直線的線性模式，然后具有較大定值電流的飽和模式。在線性模式中，此Pbias晶體管32的行為類似一個(gè)在Pbias晶體管32的源極與漏極間的電阻。然而，當(dāng)通過此Pbias晶體管32的電流增加，此Pbias晶體管32的操作會(huì)逐漸遠(yuǎn)離線性模式而進(jìn)入飽和模式，且通過Pbias晶體管32的源極與漏極間的電阻值會(huì)增加超過線性模式的阻值。因?yàn)榇穗娮柙黾?，感測(cè)電流的細(xì)微增加導(dǎo)致Pbias晶體管32的源極與漏極間的相對(duì)較大的壓降。因?yàn)镻bias晶體管32的源極電壓是固定的，而又由于Pbias晶體管32的源極與漏極間的相對(duì)較大的壓降，此位線16的偏壓會(huì)因感測(cè)電流的增加而相對(duì)快速地減少。
[0062]通常，當(dāng)一具有較小臨界電壓的一選取存儲(chǔ)單元被感測(cè)，其感測(cè)電流是較大的。然而，Pbias晶體管32的變動(dòng)壓降迅速將具有增加感測(cè)電流的位線的偏壓降低，且降低可以通過的最大感測(cè)電流。因此，即使當(dāng)一具有較小臨界電壓的一選取存儲(chǔ)單元被感測(cè)到，此感測(cè)電流被夾制。
[0063]感測(cè)發(fā)生在一預(yù)定其間中而在所選取存儲(chǔ)單元的電流允許對(duì)電容器SEN 38放電的時(shí)間中持續(xù)。若是此選取存儲(chǔ)單元具有較低的臨界電壓及較導(dǎo)通的話，則電容器SEN 38的放電越快。相反的，若是此選取存儲(chǔ)單元具有較高的臨界電壓及較不導(dǎo)通的話，則電容器SEN 38的放電越慢。在此預(yù)定感測(cè)區(qū)間結(jié)束時(shí)，電容器SEN 38的剩余電壓指示臨界電壓，也就是此選取的存儲(chǔ)單元所存儲(chǔ)的數(shù)據(jù)。
[0064]此電容器SEN 38的電壓施加至P型晶體管36的柵極。在此感測(cè)區(qū)間之后，當(dāng)晶體管STR 37開啟，電容器SEN 38的剩余電壓或許可以或不可以開啟此P型晶體管36。假如P型晶體管36被開啟，則電容器SEN 38被放電至低于Vdd-此P型晶體管36的臨界電壓，使得被測(cè)得的感測(cè)電流是較大的。假如P型晶體管36被關(guān)閉，則被測(cè)得的感測(cè)電流是較小的。
[0065]假如電容器SEN 38的剩余電壓并沒有降低的夠低而開啟此P型晶體管36的話，在P型晶體管36的漏極端的節(jié)點(diǎn)SENB 39保持低電壓，而地被栓鎖于此栓鎖40中。然而，假如電容器SEN 38的剩余電壓降低到足以開啟此P型晶體管36的話，則節(jié)點(diǎn)SENB 39被拉至Vdd，而Vdd被栓鎖于此栓鎖40中。此晶體管LPC 29將栓鎖40與電容器SEN 38耦接，且可以通過數(shù)據(jù)值至電容器SEN 38。
[0066]圖3是根據(jù)此變動(dòng)壓降電路元件的電壓源電路一范例的電路示意圖。此電壓源電路具有許多類似于圖2中所示的電路元件。
[0067]Pbias晶體管的來源41決定圖2中Pbias晶體管32的柵極電壓。電流源42連接介于參考線，在此范例中為共同源極線CSL 22，與晶體管BLS30之間。電流源42的值根據(jù)特定的存儲(chǔ)器工藝與特定存儲(chǔ)器架構(gòu)來決定。P型Pbias晶體管44具有柵極與漏極及晶體管BLS 30的漏極耦接在一起，且也提供Pbias晶體管32的柵極電壓。夾制晶體管BLCLAMP34具有源極與Pbias晶體管44的源極耦接，及漏極與Vdd耦接。
[0068]圖4是流經(jīng)一存儲(chǔ)單元的感測(cè)電流與此存儲(chǔ)單元的臨界電壓的關(guān)系圖，在其位線偏壓電路中具有或不具有變動(dòng)壓降的情況下。
[0069]實(shí)線軌跡50代表位線偏壓電路中不具有變動(dòng)壓降的情況下的一存儲(chǔ)單元的感測(cè)電流與此存儲(chǔ)單元的臨界電壓的關(guān)系圖。此圖為大致一直線，其具有負(fù)斜率。通過此具有臨界電壓IOV的存儲(chǔ)單元的感測(cè)電流自較小值的16.93納安培增加至具有臨界電壓IV的存儲(chǔ)單元的感測(cè)電流較大值的79.11納安培。
[0070]虛線軌跡52代表位線偏壓電路中具有變動(dòng)壓降的情況下的一存儲(chǔ)單元的感測(cè)電流與此存儲(chǔ)單元的臨界電壓的關(guān)系圖。此圖對(duì)高臨界電壓存儲(chǔ)單元為大致一直線，其具有負(fù)斜率，且此圖顯示對(duì)低臨界電壓存儲(chǔ)單元是飽和的。在線性區(qū)域中，通過此具有臨界電壓IOV的存儲(chǔ)單元的感測(cè)電流自較小值的17.65納安培增加至具有臨界電壓7V的存儲(chǔ)單元的感測(cè)電流中等值的34.67納安培。當(dāng)此存儲(chǔ)單元的臨界電壓進(jìn)一步降低時(shí)，此感測(cè)電流的增幅變得越來越小，且具有臨界電壓IV的存儲(chǔ)單元的感測(cè)電流是50.63納安培。此電路元件因?yàn)楫?dāng)感測(cè)此虛線軌跡52線性區(qū)域中較高臨界電壓存儲(chǔ)單元時(shí)具有相對(duì)較大斜率(ΛΙ/AV，與電阻成反比)而顯示此電路元件具有一較低的阻值；且此電路元件因?yàn)楫?dāng)感測(cè)此虛線軌跡52飽和區(qū)域中較低臨界電壓存儲(chǔ)單元時(shí)具有相對(duì)較小斜率(ΛΙ/AV，與電阻成反比)而顯示此電路元件具有一較高的阻值。因此，此虛線軌跡52顯示電路元件在感測(cè)具有較高臨界電壓范圍的存儲(chǔ)單元時(shí)具有較小的阻值，且此電路元件在感測(cè)具有較低臨界電壓范圍的存儲(chǔ)單元時(shí)具有較大的阻值。
[0071]區(qū)間54顯示軌跡50和52的線性區(qū)域的存儲(chǔ)單元感測(cè)電流與此存儲(chǔ)單元的臨界電壓的關(guān)系。由于此位線偏壓電路的變動(dòng)壓降所導(dǎo)致的變窄的感測(cè)電流區(qū)間在區(qū)間54之中是很小的。假如此感測(cè)區(qū)間的范圍放大至圖中52的飽和區(qū)域的話，則感測(cè)電流區(qū)間會(huì)受到影響。
[0072]圖5和圖6為此位線偏壓與位線偏壓設(shè)置時(shí)間的關(guān)系圖，對(duì)照在此位線偏壓電路中具有和不具有變動(dòng)壓降的位線偏壓情況。
[0073]圖5顯示在此位線偏壓電路中不具有變動(dòng)壓降的位線偏壓與位線偏壓設(shè)置時(shí)間的關(guān)系圖。軌跡62顯示一高臨界電壓存儲(chǔ)單元與較小的感測(cè)電流相關(guān)。軌跡64顯示一低臨界電壓存儲(chǔ)單元與較大的感測(cè)電流相關(guān)。軌跡64是對(duì)一低臨界電壓存儲(chǔ)單元其相比于軌跡62對(duì)一高臨界電壓存儲(chǔ)單元具有略低的位線偏壓。如此的差異指示此位線偏壓電路包括至少一電路元件其具有一電壓差當(dāng)感測(cè)電流增加時(shí)會(huì)略為增加。然而，如此的電壓差是相對(duì)小的，且在軌跡62與軌跡64間的差異也是相對(duì)小的。
[0074]圖6顯示在此位線偏壓電路中具有變動(dòng)壓降的位線偏壓與位線偏壓設(shè)置時(shí)間的關(guān)系圖。軌跡66顯示一高臨界電壓存儲(chǔ)單元是與較小的感測(cè)電流相關(guān)。軌跡68顯示一低臨界電壓存儲(chǔ)單元是與較大的感測(cè)電流相關(guān)。軌跡68是對(duì)一低臨界電壓存儲(chǔ)單元其相比于軌跡66對(duì)一高臨界電壓存儲(chǔ)單元具有遠(yuǎn)低的位線偏壓。如此的差異指示此位線偏壓電路包括至少一電路元件，其具有一電壓差當(dāng)感測(cè)電流增加時(shí)會(huì)隨著增加。因此，在軌跡66與軌跡68間的差異是相對(duì)大的。
[0075]圖7顯示在此位線偏壓電路中具有或不具有變動(dòng)壓降的位數(shù)與存儲(chǔ)單元臨界電壓的關(guān)系圖。此附圖顯示在低臨界電壓分布74及高臨界電壓分布76時(shí)的存儲(chǔ)單元分布情況。
[0076]此高臨界電壓分布76包括兩條軌跡-實(shí)線軌跡與不具有變動(dòng)壓降的位線偏壓電路70對(duì)應(yīng)，而虛線軌跡與具有變動(dòng)壓降的位線偏壓電路72對(duì)應(yīng)。對(duì)具有變動(dòng)壓降的位線偏壓電路而言，其電阻在低感測(cè)電流時(shí)大致保持定值，此行為類似于不具有變動(dòng)壓降的位線偏壓電路。因此這兩條軌跡70和72在高臨界電壓分布76時(shí)是大致相同的。
[0077]此低臨界電壓分布74包括兩條軌跡-實(shí)線軌跡與不具有變動(dòng)壓降的位線偏壓電路70對(duì)應(yīng)，而虛線軌跡與具有變動(dòng)壓降的位線偏壓電路72對(duì)應(yīng)。對(duì)具有變動(dòng)壓降的位線偏壓電路而言，其變動(dòng)壓降在高感測(cè)電流時(shí)是增加的。因此，軌跡72在進(jìn)入低臨界電壓分布74的較高臨界電壓部分時(shí)變窄。此軌跡72消除了低臨界電壓分布74的較低臨界電壓部分，因?yàn)榇司哂凶儎?dòng)壓降的位線偏壓電路防止了其相關(guān)的高感測(cè)電流。此變動(dòng)壓降導(dǎo)致感測(cè)電流飽和，防止感測(cè)電流在如此低臨界電壓時(shí)在此存儲(chǔ)單元中的流動(dòng)。
[0078]圖8為顯示此具有變動(dòng)壓降的位線偏壓電路的一存儲(chǔ)器架構(gòu)的替代實(shí)施例的電路圖。
[0079]圖8的電路大致與圖2的電路類似。然而，此變動(dòng)壓降電路元件，P型晶體管Pbias80與晶體管BLCLAMP 34的漏極耦接。P型晶體管Pbias 80具有漏極81與晶體管BLCLAMP34的漏極耦接，源極與感測(cè)電容器SEN38耦接，柵極與Pbias 80的來源耦接。一個(gè)范例Pbias 80的來源可以如圖3中的Pbias 41的來源，但是具有晶體管Pbias 44與晶體管BLCLAMP 34的位置交換。晶體管BLCLAMP 34的漏極由P型晶體管Pbias 80控制，使得位線16的夾制偏壓也被此P型晶體管Pbias 80控制。
[0080]圖9顯示根據(jù)本發(fā)明一實(shí)施例的存儲(chǔ)集成電路的簡(jiǎn)化方塊示意圖，其具有一存儲(chǔ)陣列及此處所描述的具有一變動(dòng)壓降的位線偏壓電路。
[0081]其中集成電路150包括存儲(chǔ)陣列100。一字線(列)譯碼器與區(qū)塊選擇譯碼器101與沿著存儲(chǔ)陣列100列方向安排的多條字線102耦接及電性溝通。一位線(行)譯碼器與位線偏壓電路(具有變動(dòng)壓降電路元件)103與沿著存儲(chǔ)陣列100行方向安排的多條位線104耦接及電性溝通，以自該存儲(chǔ)陣列100的存儲(chǔ)單元讀取數(shù)據(jù)及寫入數(shù)據(jù)。地址是由總線105提供給字線譯碼器與驅(qū)動(dòng)器101及位線譯碼器103。方塊106中的感測(cè)放大器與數(shù)據(jù)輸入結(jié)構(gòu)，經(jīng)由總線107與位線譯碼器及偏壓電路103耦接。數(shù)據(jù)由集成電路150上的輸入/輸出端口提供給數(shù)據(jù)輸入線111輸入至方塊106中的數(shù)據(jù)輸入結(jié)構(gòu)。數(shù)據(jù)由方塊106中的感測(cè)放大器，經(jīng)由數(shù)據(jù)輸出線115，提供至集成電路上的輸入/輸出埠，或者至集成電路150其他內(nèi)部/外部的數(shù)據(jù)源。編程、擦除及讀取調(diào)整偏壓狀態(tài)機(jī)構(gòu)109控制偏壓調(diào)整供應(yīng)電壓108的應(yīng)用。
[0082]本發(fā)明的優(yōu)選實(shí)施例與范例詳細(xì)揭露如上，應(yīng)當(dāng)了解的是:上述范例僅作為范例，非用于限制專利的范圍。就本領(lǐng)域技術(shù)人員而言，自可輕易依據(jù)權(quán)利要求對(duì)相關(guān)技術(shù)進(jìn)行修改與組合。
【權(quán)利要求】
1.一種集成電路，包含: 一存儲(chǔ)陣列，具有存儲(chǔ)單元，該存儲(chǔ)單元的臨界電壓在多個(gè)臨界電壓范圍其中之一之內(nèi)，該多個(gè)臨界電壓范圍代表所存儲(chǔ)于該存儲(chǔ)單元中的數(shù)據(jù)值，該存儲(chǔ)單元具有一漏極端及一源極端； 一偏壓電路，在感測(cè)一選取存儲(chǔ)單元的該臨界電壓時(shí)，施加一偏壓至該存儲(chǔ)陣列中的該選取存儲(chǔ)單元的該漏極端，該偏壓電路包括一電路元件與該存儲(chǔ)陣列中的該選取存儲(chǔ)單元電性串聯(lián)，該電路元件具有一變動(dòng)壓降。
2.根據(jù)權(quán)利要求1所述的集成電路，其中至少在該臨界電壓的感測(cè)操作的一部分操作期間中，該漏極端比該源極端的電壓更高。
3.根據(jù)權(quán)利要求1所述的集成電路，其中響應(yīng)于該處于一第一臨界電壓范圍的被選取存儲(chǔ)單元的臨界電壓，該變動(dòng)壓降具有一第一壓降，且響應(yīng)于該處于一與該第一臨界電壓范圍不同的第二臨界電壓范圍的被選取存儲(chǔ)單元的該臨界電壓，該變動(dòng)壓降具有一第二壓降，其中該第二壓降比該第一壓降更小。
4.根據(jù)權(quán)利要求1所述的集成電路，其中在該選取存儲(chǔ)單元的該臨界電壓幅度減少時(shí)該變動(dòng)壓降是增加的。
5.根據(jù)權(quán)利要求1所述的集成電路，其中在感測(cè)該選取存儲(chǔ)單元的該臨界電壓時(shí)，當(dāng)經(jīng)過該選取存儲(chǔ)單元及該電路元件的感應(yīng)電流幅度增加時(shí)，該變動(dòng)壓降是增加的。
6.根據(jù)權(quán)利要求1所述的集成電路，其中在感測(cè)該選取存儲(chǔ)單元的該臨界電壓時(shí)，該電路元件具有一變動(dòng)電阻值相當(dāng)于通過該電路元件第一及第二終端的該壓降除以通過該電路元件該第一及第二終端的一感應(yīng)電流。
7.根據(jù)權(quán)利要求1所述的 集成電路,還包含: 控制電路，與該存儲(chǔ)陣列耦接，該控制電路通過導(dǎo)致該偏壓電路施加該偏壓至該選取存儲(chǔ)單元的該漏極端而響應(yīng)一讀取該選取存儲(chǔ)單元的指令。
8.根據(jù)權(quán)利要求1所述的集成電路，其中該電路元件是一晶體管，該晶體管具有一第一電流負(fù)載終端、一第二電流負(fù)載終端、及一控制終端，其中該第一電流負(fù)載終端及該第二電流負(fù)載終端與該選取存儲(chǔ)單元電性串聯(lián)耦接。
9.根據(jù)權(quán)利要求1所述的集成電路，其中該電路元件是一晶體管，該晶體管具有包括一線性模式與一飽和模式的電流-電壓操作模式，且當(dāng)該晶體管偏壓更深入進(jìn)入該飽和模式而遠(yuǎn)離該線性模式時(shí)，該晶體管的該變動(dòng)壓降增加。
10.根據(jù)權(quán)利要求1所述的集成電路，還包含: 感測(cè)電路，與該偏壓電路耦接，以辨識(shí)該多個(gè)臨界電壓范圍中包括該選取存儲(chǔ)單元的該臨界電壓其中之一臨界電壓范圍。
11.一種集成電路，包含: 一存儲(chǔ)陣列，具有存儲(chǔ)單元，該存儲(chǔ)單元的臨界電壓在多個(gè)臨界電壓范圍其中之一之內(nèi)，該多個(gè)臨界電壓范圍代表所存儲(chǔ)于該存儲(chǔ)單元中的數(shù)據(jù)值； 一電路元件，具有一變動(dòng)壓降，其是根據(jù)流經(jīng)該存儲(chǔ)陣列的一選取存儲(chǔ)單元及該電路元件的感應(yīng)電流，該感應(yīng)電流根據(jù)該選取存儲(chǔ)單元的該臨界電壓。
12.根據(jù)權(quán)利要求11所述的集成電路，其中響應(yīng)于該處于一第一臨界電壓范圍的被選取存儲(chǔ)單元的臨界電壓，該變動(dòng)壓降具有一第一壓降，且響應(yīng)于該處于一與該第一臨界電壓范圍不同的第二臨界電壓范圍的被選取存儲(chǔ)單元的該臨界電壓，該變動(dòng)壓降具有一第二壓降，其中該第二壓降比該第一壓降更小。
13.根據(jù)權(quán)利要求11所述的集成電路，其中在該選取存儲(chǔ)單元的該臨界電壓幅度減少時(shí)該變動(dòng)壓降是增加的。
14.根據(jù)權(quán)利要求11所述的集成電路， 其中在感測(cè)該選取存儲(chǔ)單元的該臨界電壓時(shí)，當(dāng)經(jīng)過該選取存儲(chǔ)單元及該電路元件的感應(yīng)電流幅度增加時(shí)，該變動(dòng)壓降是增加的。
15.根據(jù)權(quán)利要求11所述的集成電路，其中在感測(cè)該選取存儲(chǔ)單元的該臨界電壓時(shí)，該電路元件具有一變動(dòng)電阻值相當(dāng)于通過該電路元件第一及第二終端的該壓降除以通過該電路元件該第一及第二終端的一感應(yīng)電流。
16.根據(jù)權(quán)利要求11所述的集成電路，還包含: 控制電路，與該存儲(chǔ)陣列耦接，該控制電路通過導(dǎo)致該偏壓電路施加該偏壓至該選取存儲(chǔ)單元的該漏極端而響應(yīng)一讀取該選取存儲(chǔ)單元的指令。
17.根據(jù)權(quán)利要求11所述的集成電路，其中該電路元件是一晶體管，該晶體管具有一第一電流負(fù)載終端、一第二電流負(fù)載終端、及一控制終端，其中該第一電流負(fù)載終端及該第二電流負(fù)載終端與該選取存儲(chǔ)單元電性串連耦接。
18.根據(jù)權(quán)利要求11所述的集成電路，其中該電路元件是一晶體管，該晶體管具有包括一線性模式與一飽和模式的電流-電壓操作模式，且當(dāng)該晶體管偏壓更深入進(jìn)入該飽和模式而遠(yuǎn)離該線性模式時(shí)，該晶體管的該變動(dòng)壓降增加。
19.根據(jù)權(quán)利要求11所述的集成電路，還包含: 感測(cè)電路，與該偏壓電路耦接，以辨識(shí)該多個(gè)臨界電壓范圍中包括該選取存儲(chǔ)單元的該臨界電壓之一臨界電壓范圍。
20.一種集成電路，包含: 一存儲(chǔ)陣列，具有存儲(chǔ)單元，該存儲(chǔ)單元的臨界電壓在多個(gè)臨界電壓范圍其中之一之內(nèi)，該多個(gè)臨界電壓范圍代表所存儲(chǔ)于該存儲(chǔ)單元中的數(shù)據(jù)值，該存儲(chǔ)單元具有一漏極端及一源極端； 一偏壓電路，具有一輸出電壓，在感測(cè)一選取存儲(chǔ)單兀的該臨界電壓時(shí)施加一偏壓至該存儲(chǔ)陣列中的該選取存儲(chǔ)單元的該漏極端，該偏壓電路包括: 一 P型晶體管與該存儲(chǔ)陣列中的該選取存儲(chǔ)單元電性串聯(lián)。
21.根據(jù)權(quán)利要求20所述的集成電路，其中少于該臨界電壓的感測(cè)操作的一部分操作期間中，該漏極端比該源極端的電壓更高。
22.根據(jù)權(quán)利要求20所述的集成電路，其中該偏壓電路還包含一參考電壓，且自該參考電壓至該偏壓電路的該輸出電壓的一壓降是根據(jù)該P(yáng)型晶體管的一變動(dòng)壓降，該P(yáng)型晶體管的該變動(dòng)壓降在該選取存儲(chǔ)單元的該臨界電壓幅度減少時(shí)是增加的。
23.根據(jù)權(quán)利要求20所述的集成電路，其中該偏壓電路還包含一參考電壓，且自該參考電壓至該偏壓電路的該輸出電壓的一壓降是根據(jù)該P(yáng)型晶體管的一變動(dòng)壓降，該P(yáng)型晶體管的該變動(dòng)壓降在當(dāng)經(jīng)過該選取存儲(chǔ)單元的感應(yīng)電流幅度增加時(shí)是增加的。
24.根據(jù)權(quán)利要求20所述的集成電路，其中該P(yáng)型晶體管具有包括一線性模式與一飽和模式的電流-電壓操作模式，且當(dāng)該晶體管偏壓更深入進(jìn)入該飽和模式而遠(yuǎn)離該線性模式時(shí)，該晶體管的該變動(dòng)壓降增加。
【文檔編號(hào)】G11C7/12GK103489470SQ201210190609
【公開日】2014年1月1日 申請(qǐng)日期:2012年6月11日 優(yōu)先權(quán)日:2012年6月11日
【發(fā)明者】陳重光, 陳漢松, 洪俊雄 申請(qǐng)人:旺宏電子股份有限公司