控制靈敏放大器開啟的追蹤電路和采用追蹤電路的sram的制作方法
【專利摘要】本發(fā)明公開了一種用于控制靈敏放大器開啟的追蹤電路和采用該追蹤電路的SRAM，所述追蹤電路包括：用于模擬SRAM中的存儲單元位線放電的位線放電復(fù)制模塊，通過復(fù)制位線連接于所述靈敏放大器的控制端；用于模擬SRAM中存儲單元漏電流的漏電流模擬模塊，通過復(fù)制位線連接于所述靈敏放大器的控制端。本發(fā)明所公開的追蹤電路是在現(xiàn)有的追蹤電路基礎(chǔ)上，增加了用于模擬SRAM中存儲單元漏電流的漏電流模擬模塊，利用該漏電流模擬模塊補償因SRAM中的位于同一列上其它不讀寫存儲單元的漏電流而增加的位線放電時間，使得經(jīng)過本發(fā)明的追蹤電路后的SAE信號的延時更逼近于存儲單元位線的真實放電時間，進而有效控制靈敏放大器的開啟，加快SRAM的讀取速度。
【專利說明】 控制靈敏放大器開啟的追蹤電路和采用追蹤電路的SRAM
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及SRAM (Static RAM，靜態(tài)隨機讀寫存儲器)電路，特別涉及一種SRAM中用于控制靈敏放大器開啟的追蹤電路以及采用該追蹤路的SRAM。
【背景技術(shù)】
[0002]隨著數(shù)字集成電路的功能越來越復(fù)雜，規(guī)模越來越大，靜態(tài)存儲器已成為數(shù)字系統(tǒng)中非常重要的組成部分，并且高存儲速度和低功耗的存儲器已經(jīng)成為了靜態(tài)存儲器發(fā)展的主流。SRAM (Static RAM，靜態(tài)隨機讀寫存儲器)具有無需刷新、使用方便以及速度較快等優(yōu)點，因而近些年來，SRAM已經(jīng)被廣泛地應(yīng)用于手機、電腦等便攜設(shè)備中，并且高速低功耗成為SRAM發(fā)展的必然趨勢。
[0003]圖1示出了 SRAM的部分結(jié)構(gòu)。其中，SRAM的存儲功能由大量存儲單元組成的存儲陣列2構(gòu)成，對數(shù)據(jù)的讀寫是通過連接存儲陣列2中的字線WL以及位線BL和位線BLB實現(xiàn)的，其中存儲陣列2中每一行的存儲單元通過字線WL連接，每一列的存儲單元通過位線BL和位線BLB連接。當對某一存儲單元進行數(shù)據(jù)讀取時，通過字線WL選中該存儲單元所在行，通過連接該存儲單元的位線BL和位線BLB將該存儲單元記錄的數(shù)據(jù)以電壓(流)的形式傳送給靈敏放大器(SA, Sense Amplif ier) 3,經(jīng)過靈敏放大器3放大后送到輸出電路進行輸出。靈敏放大器3的開啟主要是通過SRAM中的一時鐘控制單元(圖1未示出)發(fā)出的脈沖信號進行控制的。
[0004]在對SRAM進行讀操作過程中，時間主要消耗在位線放電的過程。一般來說，使用靈敏放大器3來放大位線BL和位線BLB的很小的電壓差以便有效縮短讀周期的時間。因此，開啟靈敏放大器3的時間對于實現(xiàn)SRAM高速低功耗變得十分重要。過早開啟靈敏放大器3，可能導致位線BL和位線BLB的電壓差不夠大，靈敏放大器3不能準確讀出數(shù)據(jù)；過晚開啟靈敏放大器3，則使得讀周期增長，功耗增加。此外，靈敏放大器3的開啟時間過長也會增加功耗。
[0005]如圖1中，現(xiàn)有技術(shù)中，靈敏放大器3的開啟是時鐘控制單元(圖1未示出)的脈沖信號經(jīng)過一追蹤電路(tracking path) I后，產(chǎn)生SAE (Sense Amplifier Enable,靈敏放大器使能)信號，并利用該SAE信號開啟靈敏放大器3。為了準確的復(fù)制位線放電時間以精確控制靈敏放大器3的開啟時間，追蹤電路I中采用與存儲陣列2中的存儲單元同樣工藝條件和結(jié)構(gòu)的多個模擬存儲單元，并通過復(fù)制字線和復(fù)制位線相互連接，通過復(fù)制位線控制靈敏放大器3的開啟時間。原本，因為追蹤電路I中采用了與存儲單元相同的模擬存儲單元，所以PVT (工藝-電壓-溫度)對追蹤電路I和存儲單元的位線具有相同的影響，進而追蹤電路I能夠準確復(fù)制存儲陣列2中位線的放電時間，從而可以精確控制靈敏放大器3的開啟時間的，所以，以往的研究都是集中在追蹤電路I的穩(wěn)定性上。
[0006]隨著功耗的降低，SRAM工作周期變得越來越長，使得SRAM的存取速度變慢，性能明顯下降。這種存取速度變慢的現(xiàn)象主要由兩種原因造成:一是隨著工作電壓的降低，SRAM中存儲單元的讀電流也在降低，這決定了讀取時間增大的趨勢；二是隨著工藝水平的提高，漏電流不斷增大，而追蹤電路I不能準確對漏電流進行追蹤，使得靈敏放大器3的開啟時間提前。此外，工藝偏差和閾值電壓偏差也增加了工作周期。其中漏電流對SRAM性能的影響具體為:
[0007]隨著工藝水平的提高，閾值電壓越來越低，從而使得亞閾區(qū)漏電流增大。理想狀態(tài)下，在SRAM讀取過程中，在存儲陣列2的同一列存儲單元中，只有一個存儲單元的門管打開，其余存儲單元處于關(guān)閉狀態(tài)，不應(yīng)該存在存儲單元的漏電流影響，但實際當中卻不是這樣。實際讀過程中，讀電流是被讀的存儲單元的門管的放電電流減去同一列上其它存儲單元的漏電流。隨著工藝水平的提高，這個漏電流愈加不能被忽視。因此，受到不斷增大的漏電流影響，經(jīng)過追蹤電路I所產(chǎn)生的SAE信號的時間便不能準確的復(fù)制位線放電時間，造成靈敏放大器3的開啟時間無法精確控制，使得SRAM誤讀的概率增大。為降低這種情況的出現(xiàn)，通常會預(yù)留很長的靈敏放大器3的開啟時間以使得SRAM可以提高良率，這樣必會影響SRAM的存取速度。

【發(fā)明內(nèi)容】

[0008]有鑒于此，本發(fā)明提供一種用于使能靈敏放大器的追蹤電路，以補償SRAM中存儲單元的漏電流而增加的位線放電時間，從而使得追蹤電路的延時更接近于存儲單元的真實放電時間，進而有效控制靈敏放大器的開啟，加快SRAM的讀取速度。
[0009]本發(fā)明的技術(shù)方案是這樣實現(xiàn)的:
[0010]一種用于控制靈敏放大器開啟的追蹤電路，包括用于模擬SRAM中的存儲單元位線放電的位線放電復(fù)制模塊，通過復(fù)制位線連接于所述靈敏放大器的控制端，所述追蹤電路還包括:
[0011]用于模擬SRAM中存儲單元漏電流的漏電流模擬模塊，通過復(fù)制位線連接于所述靈敏放大器的控制端。
[0012]進一步，所述位線放電復(fù)制模塊包括多個復(fù)制存儲單元，所述多個復(fù)制存儲單元之間通過復(fù)制字線和復(fù)制位線連接，并通過所述復(fù)制位線連接于所述靈敏放大器的控制端。
[0013]進一步，所述漏電流模擬模塊包括PMOS管和NMOS管，所述PMOS管和所述NMOS管通過源漏極串聯(lián)，且所述PMOS的漏極連接于輸入電源，所述NMOS的源極通過所述復(fù)制位線連接于所述靈敏放大器的控制端，所述PMOS管的柵極和所述NMOS管的柵極接地。
[0014]進一步，所述追蹤電路還包括反相器，所述復(fù)制位線通過所述反相器連接于所述靈敏放大器的控制端。
[0015]一種SRAM，包括存儲陣列以及與所述存儲陣列電連接的靈敏放大器，還包括如上任一項所述的用于控制靈敏放大器開啟的追蹤電路，所述追蹤電路與所述靈敏放大器的控制端電連接
[0016]從上述方案可以看出，本發(fā)明的用于控制靈敏放大器開啟的追蹤電路中，在現(xiàn)有的追蹤電路基礎(chǔ)上，增加了用于模擬SRAM中存儲單元漏電流的漏電流模擬模塊，利用該漏電流模擬模塊模擬SRAM中的位于同一列上其它不讀寫存儲單元的漏電流，從而補償因SRAM中的位于同一列上其它不讀寫存儲單元的漏電流而增加的位線放電時間，使得經(jīng)過本發(fā)明的追蹤電路后的SAE信號的延時更逼近于存儲單元位線的真實放電時間，進而有效控 制靈敏放大器的開啟，加快SRAM的讀取速度。
【專利附圖】

【附圖說明】
[0017]圖1為現(xiàn)有技術(shù)中的SRAM的部分結(jié)構(gòu)示意圖；
[0018]圖2為采用本發(fā)明的追蹤電路的SRAM的部分結(jié)構(gòu)示意圖；
[0019]圖3為本發(fā)明追蹤電路所增加的漏電流模擬模塊的實施例結(jié)構(gòu)示意圖；
[0020]圖4為采用圖3所示漏電流模擬模塊的實施例結(jié)構(gòu)時的SRAM的部分結(jié)構(gòu)示意圖；
[0021]圖5為圖2所示結(jié)構(gòu)增加反相器后的的SRAM的部分結(jié)構(gòu)示意圖。
【具體實施方式】
[0022]為使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下參照附圖并舉實施例，對本發(fā)明作進一步詳細說明。
[0023]針對SRAM中靈敏放大器開啟時間的控制，現(xiàn)有研究中都集中于如何減小tracking path的工藝偏差上，復(fù)制位線和采用高閾值電壓晶體管等方法先后被提出，其中復(fù)制位線采用位線電容和放電單元的方式來控制靈敏放大器開啟，它可以減小由于電壓工藝和溫度對復(fù)制位線和實際位線影響的偏差，但是漏電流的影響卻從來沒有發(fā)現(xiàn)并進行考慮。復(fù)制位線的方法也不能解決漏電流的問題。本發(fā)明針對漏電流問題提出了用于控制靈敏放大器開啟的追蹤電路，其實施例結(jié)構(gòu)如圖2所示。
[0024]如圖2所示，本發(fā)明提供的用于控制靈敏放大器3開啟時間的追蹤電路I包括位線放電復(fù)制模塊11，通過復(fù)制位線連接于靈敏放大器3的控制端，用于模擬SRAM中的存儲單元的位線放電，該位線放電復(fù)制模塊11在現(xiàn)有技術(shù)中已經(jīng)被使用；本發(fā)明的改進點在于追蹤電路I還包括一漏電流模擬模塊12，用于模擬SRAM中存儲單元產(chǎn)生的漏電流，其也通過復(fù)制位線連接于所述靈敏放大器3的控制端。
[0025]其中，位線放電復(fù)制模塊11包括多個與SRAM中的存儲單元結(jié)構(gòu)相同的復(fù)制存儲單元，所述多個復(fù)制存儲單元之間通過復(fù)制字線和復(fù)制位線連接，并通過所述復(fù)制位線連接于所述靈敏放大器3的控制端。位線放電復(fù)制模塊11中，所述的復(fù)制存儲單元是SRAM的存儲陣列2中的存儲單元的復(fù)制，也就是說，復(fù)制存儲單元與存儲單元是基于同樣的工藝制成的相同結(jié)構(gòu)的存儲單元，連接存儲單元的字線WL、位線BL和位線BLB以及連接復(fù)制存儲單元的復(fù)制字線和復(fù)制位線均是基于相同工藝制成的，即復(fù)制字線是字線的復(fù)制、復(fù)制位線是位線的復(fù)制。但是，復(fù)制存儲單元與存儲單元的作用不同:存儲單元位于存儲陣列中，用于存儲數(shù)據(jù)；而復(fù)制存儲單元位于tracking path中，即位于本文所述的追蹤電路I中，多個復(fù)制存儲單元所組成的位線放電復(fù)制模塊11的作用在于復(fù)制存儲單元的位線放電，因為如前所述存儲單元和復(fù)制存儲單元是基于同樣的工藝制成的相同結(jié)構(gòu)的存儲單元(包括字線、位線、復(fù)制字線、復(fù)制位線)，因此PVT (工藝-電壓-溫度)對存儲單元和復(fù)制存儲單元有相同的影響(包括字線、位線、復(fù)制字線、復(fù)制位線)，因此位線放電復(fù)制模塊11可以準確的復(fù)制存儲單元的位線放電，進而在不考慮漏電的情況下所發(fā)出的SAE信號能夠精確的控制靈敏放大器3的開啟。所以，位線放電復(fù)制模塊11即是校正位線放電之用。在位線放電復(fù)制模塊11中，并不一定需要將全部的復(fù)制存儲單元進行連接，如圖2中是將上一部分的復(fù)制存儲單元的字線接地，進而上一部分的復(fù)制存儲單元對復(fù)制存儲單元的位線放電不起作用，但這并不影響位線放電復(fù)制模塊11的功能。
[0026]考慮到漏電流的影響后，本發(fā)明增加了漏電流模擬模塊12用以模擬SRAM中存儲單元產(chǎn)生的漏電流。作為一個具體實施例，該漏電流模擬模塊12的結(jié)構(gòu)如圖3所示，圖4為采用圖3所示結(jié)構(gòu)的漏電流模擬模塊12時的SRAM的部分結(jié)構(gòu)示意圖。圖3的漏電流模擬模塊12中可包括PMOS管和NMOS管，所述PMOS管和所述NMOS管通過源漏極串聯(lián)，即所述PMOS管的源極與所述NMOS管的漏極連接，所述PMOS的漏極連接于輸入電源VDD，所述NMOS的源極連接漏電流模擬模塊12的輸出端(OUT)。圖3所示的漏電流模擬模塊12的結(jié)構(gòu)是一個比較簡單且典型的漏電流模擬模塊，其工作原理為:PM0S管的柵極接地，NMOS管的柵極接地；工作時，PMOS管導通，NMOS管截止，從而產(chǎn)生泄漏電流，達到模擬漏電流的目的。圖4中，漏電流模擬模塊12的輸出端(OUT)通過復(fù)制位線連接于所述靈敏放大器3的控制端，在經(jīng)過位線放電復(fù)制模塊11和漏電流模擬模塊12之后所產(chǎn)生的SAE信號便同時考慮了位線放電以及漏電流的影響，進而在SAE信號開啟靈敏放大器3的時候，能夠準確的追蹤漏電流的影響，使得靈敏放大器3的開啟時間更加精確。
[0027]如圖5所示，在追蹤電路I中還可增加反相器13，復(fù)制位線通過反相器13連接于靈敏放大器3的控制端。該反相器13可以調(diào)整SAE信號的相位或者增大SAE信號對靈敏放大器3的驅(qū)動能力。視具體電路具體分析，該反相器13也可以不加。
[0028]本發(fā)明的提供的上述用于控制靈敏放大器開啟的追蹤電路中，在現(xiàn)有的追蹤電路基礎(chǔ)上，增加了用于模擬SRAM中存儲單元漏電流的漏電流模擬模塊，利用該漏電流模擬模塊模擬SRAM中的位于同一列上其它不讀寫存儲單元的漏電流，從而補償因SRAM中的位于同一列上其它不讀寫存儲單元的漏電流而增加的位線放電時間，使得經(jīng)過本發(fā)明的追蹤電路后的SAE信號的延時更逼近于存儲單元位線的真實放電時間，進而有效控制靈敏放大器的開啟，加快SRAM的讀取速度。
[0029]基于以上所述，如圖2、圖4、圖5所示，本法中還提供了一種SRAM，包括存儲陣列2以及與存儲陣列2電連接的靈敏放大器3，還包括以上所述的用于控制靈敏放大器開啟的追蹤電路I，所述追蹤電路I與所述靈敏放大器3的控制端電連接。
[0030]以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明保護的范圍之內(nèi)。
【權(quán)利要求】
1.一種用于控制靈敏放大器開啟的追蹤電路，包括用于模擬SRAM中的存儲單元位線放電的位線放電復(fù)制模塊，通過復(fù)制位線連接于所述靈敏放大器的控制端，其特征在于，還包括: 用于模擬SRAM中存儲單元漏電流的漏電流模擬模塊，通過復(fù)制位線連接于所述靈敏放大器的控制端。
2.根據(jù)權(quán)利要求1所述的追蹤電路，其特征在于:所述位線放電復(fù)制模塊包括多個復(fù)制存儲單元，所述多個復(fù)制存儲單元之間通過復(fù)制字線和復(fù)制位線連接，并通過所述復(fù)制位線連接于所述靈敏放大器的控制端。
3.根據(jù)權(quán)利要求2所述的追蹤電路，其特征在于:所述漏電流模擬模塊包括PMOS管和NMOS管，所述PMOS管和所述NMOS管通過源漏極串聯(lián)，且所述PMOS的漏極連接于輸入電源，所述NMOS的源極通過所述復(fù)制位線連接于所述靈敏放大器的控制端，所述PMOS管的柵極和所述NMOS管的柵極接地。
4.根據(jù)權(quán)利要求1至3任一項所述的追蹤電路，其特征在于:所述追蹤電路還包括反相器，所述復(fù)制位線通過所述反相器連接于所述靈敏放大器的控制端。
5.一種SRAM，包括存儲陣列以及與所述存儲陣列電連接的靈敏放大器，其特征在于:還包括權(quán)利要求1至4任一項所述的用于控制靈敏放大器開啟的追蹤電路，所述追蹤電路與所述靈敏放大器的控制端電連接。
【文檔編號】G11C11/419GK103474093SQ201210186811
【公開日】2013年12月25日 申請日期:2012年6月7日 優(yōu)先權(quán)日:2012年6月7日
【發(fā)明者】潘勁東, 魏芳偉, 丁艷, 張靜, 李湘玲 申請人:中芯國際集成電路制造(上海)有限公司