本發(fā)明涉及固態(tài)存儲(chǔ)器，更特別的是，涉及同步存儲(chǔ)器數(shù)據(jù)傳輸中的時(shí)序控制。

背景技術(shù)：
固態(tài)存儲(chǔ)器以多種形式存在，其中數(shù)據(jù)以數(shù)字信號(hào)的形式存儲(chǔ)，典型地以半導(dǎo)體裝置的形式存在。閃存是一種能夠電子地刪除和重新編程的非易失性固態(tài)存儲(chǔ)器。閃存有NAND型和NOR型。動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)和靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)是其中可以寫入和讀取數(shù)據(jù)的易失性存儲(chǔ)器。在這些和其他形式的存儲(chǔ)器中，存儲(chǔ)器和數(shù)據(jù)傳輸端口之間的數(shù)據(jù)傳輸，也就是說向存儲(chǔ)器中編程或?qū)懭霐?shù)據(jù)以及從存儲(chǔ)器讀取數(shù)據(jù)，可以同步地進(jìn)行。在同步數(shù)據(jù)傳輸中，時(shí)序信號(hào)(通常稱作時(shí)鐘或頻閃(strobe)信號(hào))由存儲(chǔ)器所耦接的系統(tǒng)提供。該系統(tǒng)包括處于存儲(chǔ)器和數(shù)據(jù)傳輸端口之間的接口，其相對(duì)于時(shí)序信號(hào)控制數(shù)據(jù)傳輸?shù)臅r(shí)序。例如，塊傳輸數(shù)據(jù)能提高傳輸速度并且使得在NAND閃存中能夠進(jìn)行塊擦除操作。數(shù)據(jù)傳輸?shù)臅r(shí)序非常重要，尤其是在高帶寬(數(shù)據(jù)傳輸速度)下。在高帶寬下，用于數(shù)據(jù)信號(hào)中的轉(zhuǎn)換(transistion)的窗口小，并且落在窗口外的轉(zhuǎn)換會(huì)導(dǎo)致傳輸數(shù)據(jù)丟失和傳輸?shù)臄?shù)據(jù)損壞。因此，如果存儲(chǔ)器接口具有如下的可編程延遲模塊將是有益的，該可編程延遲模塊在讀或?qū)憯?shù)據(jù)信號(hào)中的轉(zhuǎn)換之間與時(shí)鐘或頻閃(strobe)信號(hào)中的轉(zhuǎn)換之間提供規(guī)定的延遲。

技術(shù)實(shí)現(xiàn)要素：
在一個(gè)實(shí)施例中，本發(fā)明提供一種具有存儲(chǔ)器模塊和存儲(chǔ)器接口的固態(tài)存儲(chǔ)器裝置。存儲(chǔ)器接口包括：用于接收時(shí)序信號(hào)的時(shí)序信號(hào)端口，數(shù)據(jù)傳輸端口，和用于在所述數(shù)據(jù)傳輸端口和所述存儲(chǔ)器模塊之間傳輸數(shù)據(jù)信號(hào)塊的數(shù)據(jù)傳輸模塊?？蛇x擇延遲模塊在所述數(shù)據(jù)信號(hào)中的轉(zhuǎn)換和時(shí)序信號(hào)中的轉(zhuǎn)換之間提供選擇的延遲。延遲控制器設(shè)置所選擇的延遲，檢測(cè)由可選擇延遲模塊產(chǎn)生的延遲相對(duì)于參考延遲的變化，控制數(shù)據(jù)信號(hào)塊的傳輸中的暫停，并在暫停期間調(diào)整所選擇的延遲。附圖說明通過示例的方式示出了本發(fā)明，并且本發(fā)明并不僅限于附圖中所示的實(shí)施例，在附圖中相同的附圖標(biāo)記表示相同的部件。為了簡(jiǎn)明清晰的目的示出了附圖中的部件，并且其不必按比例繪制。圖1是作為示例給出的根據(jù)本發(fā)明實(shí)施例的固態(tài)存儲(chǔ)器裝置在寫配置中的示意框圖；圖2是圖1中的固態(tài)存儲(chǔ)器裝置在讀配置中的示意框圖；圖3是圖1的在寫配置下的固態(tài)存儲(chǔ)器裝置的操作中出現(xiàn)的信號(hào)的時(shí)序圖；圖4是圖2的在讀配置下的固態(tài)存儲(chǔ)器裝置的操作中出現(xiàn)的信號(hào)的時(shí)序圖；和圖5是圖1的固態(tài)存儲(chǔ)器裝置中的延遲線的示例的示意框圖。具體實(shí)施方式圖1和圖2示出了根據(jù)本發(fā)明實(shí)施例的一個(gè)例子的固態(tài)存儲(chǔ)器裝置100，其具有存儲(chǔ)器模塊102和存儲(chǔ)器接口104。存儲(chǔ)器接口104包括：時(shí)序信號(hào)端口106，其用于接收時(shí)序信號(hào)DQS；數(shù)據(jù)傳輸端口108；數(shù)據(jù)傳輸模塊110，其用于在數(shù)據(jù)傳輸端口108和存儲(chǔ)器模塊102之間傳輸數(shù)據(jù)信號(hào)DQ塊；以及，可選擇延遲模塊112，其用于在數(shù)據(jù)信號(hào)DQ中的轉(zhuǎn)換和時(shí)序信號(hào)DQS中的轉(zhuǎn)換之間提供選擇的延遲。存儲(chǔ)器接口104還包括延遲控制器114，用來設(shè)置所選擇的延遲，檢測(cè)由可選擇延遲模塊產(chǎn)生的延遲相對(duì)于參考延遲的變化，控制數(shù)據(jù)信號(hào)DQ塊的傳輸中的暫停，并且在暫停期間調(diào)整所選擇的延遲。在本發(fā)明的一個(gè)實(shí)施例中，存儲(chǔ)器模塊102是閃存模塊。在本發(fā)明的其它實(shí)施例中，存儲(chǔ)器模塊102是基于在數(shù)據(jù)傳輸端口108和存儲(chǔ)器模塊102之間使用數(shù)據(jù)信號(hào)的塊傳輸?shù)钠渌夹g(shù)。當(dāng)對(duì)于寫操作，數(shù)據(jù)傳輸模塊110在向存儲(chǔ)器模塊102傳輸數(shù)據(jù)信號(hào)DQ塊時(shí)，可選擇延遲模塊112可以在數(shù)據(jù)信號(hào)DQ中提供選擇的延遲；數(shù)據(jù)信號(hào)DQ中的選擇的延遲可以通過時(shí)序信號(hào)DQS中的選擇的延遲提供，利用所述時(shí)序信號(hào)DQS同步數(shù)據(jù)信號(hào)DQ的寫入操作。當(dāng)對(duì)于讀操作，數(shù)據(jù)傳輸模塊110在將數(shù)據(jù)信號(hào)DQ塊從存儲(chǔ)器模塊102傳輸?shù)綌?shù)據(jù)傳輸接口108時(shí)，可選擇延遲模塊112可以在時(shí)序信號(hào)DQS中提供選擇的延遲。數(shù)據(jù)傳輸模塊110可以是同步雙倍數(shù)據(jù)速率(“DDR”)傳輸模塊。延遲控制器114可以包括參考延遲元件和相位檢波器116，用于檢測(cè)延遲中的變化。控制數(shù)據(jù)信號(hào)塊的傳輸中的暫?？梢园ㄑ舆t控制器114暫停向數(shù)據(jù)傳輸模塊110施加時(shí)序信號(hào)DQS。更詳細(xì)地，圖1示出了根據(jù)開放式NAND閃存接口(ONFi)規(guī)范的處于DDR寫配置的固態(tài)存儲(chǔ)器裝置100，圖2示出了根據(jù)開放式NAND閃存接口(ONFi)規(guī)范的處于DDR讀配置的固態(tài)存儲(chǔ)器裝置100。在使用中，固態(tài)存儲(chǔ)器裝置100與主機(jī)(未示出)連接，所述主機(jī)驅(qū)動(dòng)數(shù)據(jù)總線(未示出)來提供數(shù)據(jù)用于寫操作，并且在讀操作期間該主機(jī)從驅(qū)動(dòng)數(shù)據(jù)總線的固態(tài)存儲(chǔ)器裝置100接收數(shù)據(jù)。按照ONFi規(guī)范，對(duì)于NV-DDR或NV-DDR2數(shù)據(jù)接口，用于DQ數(shù)據(jù)總線的頻閃信號(hào)(被稱為DQS(DQ頻閃)被用來作為數(shù)據(jù)的時(shí)序信號(hào)。數(shù)據(jù)時(shí)序信號(hào)DQS是取向的并用于所有的數(shù)據(jù)傳輸。數(shù)據(jù)時(shí)序信號(hào)DQS并不用于命令或地址周期。對(duì)于從主機(jī)到該裝置的數(shù)據(jù)傳輸(寫入)，DQS的鎖存(latching)邊沿相對(duì)于有效數(shù)據(jù)窗口中心對(duì)準(zhǔn)(centeraligned)。對(duì)于從該裝置到主機(jī)的數(shù)據(jù)傳輸(讀取)，DQS的鎖存邊沿與DQ總線的轉(zhuǎn)換對(duì)準(zhǔn)。數(shù)據(jù)信號(hào)DQ和時(shí)序信號(hào)DQS在寫操作期間由主機(jī)提供，而在讀操作期間由固態(tài)存儲(chǔ)器裝置100提供。參考延遲元件和相位檢測(cè)器116通過設(shè)置延遲選擇信號(hào)DS而在由可選擇延遲模塊112提供的時(shí)序信號(hào)DQS中設(shè)置延遲。延遲控制器114包括突發(fā)(burst)有限狀態(tài)機(jī)118，其控制時(shí)鐘選通元件120，以使得時(shí)序信號(hào)端口106處的時(shí)序信號(hào)DQS中的轉(zhuǎn)換能夠傳遞到可選擇延遲模塊112，以及能夠控制在數(shù)據(jù)傳輸突發(fā)期間讀或?qū)懖僮鞯臅r(shí)序。在數(shù)據(jù)塊的傳輸?shù)臅和Ｆ陂g，延遲控制器114通過時(shí)鐘選通元件120阻斷時(shí)序信號(hào)DQS的轉(zhuǎn)換，如ONFi規(guī)范版本3.0第4.17.2.4節(jié)對(duì)于NV-DDR數(shù)據(jù)傳輸和第4.17.3.3節(jié)對(duì)于NV-DDR2數(shù)據(jù)傳輸所規(guī)定的那樣。突發(fā)有限狀態(tài)機(jī)118還控制總線接口控制邏輯模塊122，其控制固態(tài)存儲(chǔ)器裝置100的數(shù)據(jù)傳輸操作。根據(jù)ONFi規(guī)范，總線接口控制邏輯模塊122提供芯片使能信號(hào)CE#、地址鎖存使能信號(hào)ALE、命令鎖存使能信號(hào)CLE、和寫/讀方向信號(hào)W/R#。在數(shù)據(jù)塊傳輸期間，地址鎖存使能信號(hào)ALE和命令鎖存使能信號(hào)CLE被斷言(assert)。在數(shù)據(jù)塊的傳輸中的暫停期間，地址鎖存使能信號(hào)ALE和命令鎖存使能信號(hào)CLE被設(shè)置為零，以將數(shù)據(jù)總線狀態(tài)設(shè)置為空閑。如果參考延遲元件和相位檢測(cè)器116檢測(cè)到可選擇延遲模塊112所提供的延遲中的變化，則它在數(shù)據(jù)塊的傳輸中的暫停期間調(diào)整延遲選擇信號(hào)DS，以校正時(shí)序信號(hào)DQS中的延遲。圖3示出了對(duì)于寫數(shù)據(jù)傳輸操作的數(shù)據(jù)信號(hào)“WRITEDQIN”(“寫DQ輸入”)和時(shí)序信號(hào)“WRITEDQSIN”(“寫DQS輸入”)的相對(duì)時(shí)序。如圖所示，用于有效數(shù)據(jù)鎖存的窗戶D0至Dn被定義在時(shí)序信號(hào)DQS的上升和下降鎖存邊沿周圍。在寫數(shù)據(jù)傳輸操作期間，由主機(jī)提供時(shí)序信號(hào)“WRITEDQSIN”并且由固態(tài)存儲(chǔ)器裝置100在時(shí)序信號(hào)端口106接收。由主機(jī)提供數(shù)據(jù)信號(hào)“WRITEDQIN”塊，并且由固態(tài)存儲(chǔ)器裝置100在數(shù)據(jù)傳輸端口108接收。在數(shù)據(jù)傳輸突發(fā)期間，時(shí)鐘選通元件120將時(shí)序信號(hào)“WRITEDQSIN”傳遞到可選擇延遲模塊112，可選擇延遲模塊112將時(shí)序信號(hào)延遲由參考延遲元件和相位檢測(cè)器116設(shè)置的量，并提供延遲的時(shí)序信號(hào)“WRITEDQSDELAYED”(“延遲的寫DQS”)以使數(shù)據(jù)傳輸模塊110對(duì)主機(jī)已經(jīng)施加到數(shù)據(jù)總線的數(shù)據(jù)信號(hào)電壓的鎖存同步。在DDR固態(tài)存儲(chǔ)器裝置100的該例子中，數(shù)據(jù)傳輸模塊110具有兩個(gè)輸出，分別給閃存102提供偶數(shù)編號(hào)的數(shù)據(jù)和奇數(shù)編號(hào)的數(shù)據(jù)“INTERNALDATAEVEN”(“內(nèi)部偶數(shù)數(shù)據(jù)”)和“INTERNALDATAODD”(“內(nèi)部奇數(shù)數(shù)據(jù)”)。圖4示出了對(duì)于讀數(shù)據(jù)傳輸操作的數(shù)據(jù)信號(hào)“READDQOUT”(“讀DQ輸出”)以及時(shí)序信號(hào)“READDQS”(“讀DQS”)和“READDQSDELAYED”(“延遲的讀DQS”)的相對(duì)時(shí)序。在讀數(shù)據(jù)傳輸操作期間，由存儲(chǔ)器接口104與參考時(shí)鐘和命令時(shí)鐘信號(hào)相關(guān)地生成時(shí)序信號(hào)“READDQS”，并將其施加在時(shí)序信號(hào)輸入端106處。如圖所示，在數(shù)據(jù)傳輸突發(fā)期間，時(shí)鐘選通元件120將時(shí)序信號(hào)“READDQS”傳遞到可選擇延遲模塊112，可選擇延遲模塊112將時(shí)序信號(hào)“READDQS”延遲由參考延遲元件和相位檢測(cè)器116設(shè)置的量，并將延遲的時(shí)序信號(hào)“READDQSDELAYED”提供給數(shù)據(jù)傳輸模塊110并在時(shí)序信號(hào)輸出端口202處提供該延遲的時(shí)序信號(hào)“READDQSDELAYED”。用于有效數(shù)據(jù)鎖存和采樣的窗口D0至Dn由時(shí)序信號(hào)“READDQSDELAYED”的上升和下降鎖存邊沿所定義。數(shù)據(jù)信號(hào)“READDQOUTPUT”(“讀DQ輸出”)塊由固態(tài)存儲(chǔ)器裝置100與時(shí)序信號(hào)“READDQSDELAYED”同步地在數(shù)據(jù)傳輸端口108處提供。在該示例中，主機(jī)將來自數(shù)據(jù)總線的入向(incoming)數(shù)據(jù)信號(hào)“READDQOUTPUT”寄存在先進(jìn)先出(“FIFO”)寄存器中，并且異步地對(duì)這些數(shù)據(jù)信號(hào)進(jìn)行處理。在另一個(gè)例子中，主機(jī)經(jīng)由時(shí)序總線接收延遲的時(shí)序信號(hào)“READDQSDELAYED”，并且與相對(duì)于該延遲的時(shí)序信號(hào)“READDQSDELAYED”進(jìn)一步延遲了的時(shí)序信號(hào)同步地對(duì)固態(tài)存儲(chǔ)器裝置100已經(jīng)施加到數(shù)據(jù)總線的電壓進(jìn)行采樣，從而主機(jī)采樣發(fā)生在用于有效數(shù)據(jù)鎖存和采樣的窗口D0至Dn內(nèi)的中心處。圖5示出了具有延遲線502的可選擇延遲模塊112的例子500，該延遲線502的延遲是根據(jù)延遲控制器114提供的延遲選擇信號(hào)DS的。延遲線502包括：多個(gè)(n個(gè))串聯(lián)連接的延遲元件502_1至502_n，其接收待延遲的信號(hào)DQS；以及多路復(fù)用器504，用于根據(jù)依據(jù)延遲選擇信號(hào)DS選擇的延遲元件的數(shù)目選擇延遲的信號(hào)“DQSDELAYED”(“延遲的DQS”)。實(shí)際上，多路復(fù)用器504選擇延遲線502的長(zhǎng)度，因此選擇由可選擇延遲模塊112引入的延遲。在暫停期間調(diào)整選擇的延遲包括：延遲控制器114通過調(diào)整延遲選擇信號(hào)DS調(diào)整由復(fù)用器選擇的延遲元件502_1到502_n的數(shù)量。在固態(tài)存儲(chǔ)器裝置100的例子中，參考延遲元件和相位檢測(cè)器116也包括以延遲鎖定環(huán)路(DLL)形式的延遲線和多路復(fù)用器，其具有與延遲線502和復(fù)用器504類似的特性，但具有固定的參考長(zhǎng)度。在固態(tài)存儲(chǔ)器裝置100的這個(gè)例子中，對(duì)于讀取操作和寫入操作兩者，延遲的時(shí)序信號(hào)“WRITEDQSDELAYED”或“READDQSDELAYED”相對(duì)于時(shí)序信號(hào)“WRITEDQSIN”的標(biāo)稱延遲是四分之一個(gè)周期。在200兆傳輸每秒(MT/s)的傳輸速度，有效數(shù)據(jù)捕捉的窗口小于2ns。在數(shù)據(jù)的長(zhǎng)突發(fā)期間，操作條件(諸如，電壓和溫度等)的變化會(huì)導(dǎo)致可選擇延遲模塊112引入的延遲變化大于2ns。延遲控制器114檢測(cè)可選擇延遲模塊112產(chǎn)生的延遲相對(duì)于參考延遲的變化。參考延遲由參考時(shí)鐘信號(hào)REFERENCECLOCK提供，該參考時(shí)鐘信號(hào)由穩(wěn)定的時(shí)鐘發(fā)生器(未示出)產(chǎn)生，諸如鎖相環(huán)(PLL)等。參考延遲元件和相位檢測(cè)器116的DLL產(chǎn)生內(nèi)部信號(hào)，該內(nèi)部信號(hào)的頻率由DLL中延遲線的長(zhǎng)度設(shè)置，并且標(biāo)稱等于參考時(shí)鐘頻率(或是參考時(shí)鐘頻率的整數(shù)倍)。參考延遲元件和相位檢測(cè)器116中的固定長(zhǎng)度延遲線的延遲以與可選擇延遲模塊112類似的方式隨電壓和溫度變化。因此，當(dāng)參考延遲元件和相位檢測(cè)器116中的內(nèi)部信號(hào)的相位相對(duì)于參考時(shí)鐘變化時(shí)，這對(duì)應(yīng)于通過可選擇延遲模塊112中的延遲線502延遲的信號(hào)的相位中的變化。如果檢測(cè)到的相位差對(duì)應(yīng)于由可選擇延遲模塊112中的延遲線502所延遲的信號(hào)的相位變化，該相位變化大于與用于鎖存數(shù)據(jù)信號(hào)DQ的最大可接受時(shí)間窗口對(duì)應(yīng)的閾值，則對(duì)延遲選擇信號(hào)DS進(jìn)行調(diào)整以補(bǔ)償該變化。但是，如果在時(shí)序信號(hào)DQS正在運(yùn)行的同時(shí)對(duì)延遲選擇信號(hào)DS進(jìn)行調(diào)整，則將存在時(shí)鐘毛刺(clockglitch)的可能性。等待直到數(shù)據(jù)塊傳輸結(jié)束才調(diào)整延遲選擇信號(hào)DS將可能招致數(shù)據(jù)寫入或讀取錯(cuò)誤的可能性。因此，如果檢測(cè)到的相位變化大于與最大可接受時(shí)間窗口對(duì)應(yīng)的閾值，則參考延遲元件和相位檢測(cè)器116將信號(hào)“UPDATEREQUEST(更新請(qǐng)求)”斷言，其被施加到突發(fā)有限狀態(tài)機(jī)118。有限狀態(tài)機(jī)118然后根據(jù)ONFi規(guī)范在數(shù)據(jù)信號(hào)DQ的塊的傳輸中引入暫停，并且參考延遲元件和相位檢測(cè)器116在暫停期間調(diào)整選擇的延遲。更詳細(xì)地，當(dāng)信號(hào)“更新請(qǐng)求”被斷言時(shí)，有限狀態(tài)機(jī)118采取暫停狀態(tài)，在該暫停狀態(tài)中其將地址鎖存使能信號(hào)ALE和命令鎖存使能信號(hào)CLE去斷言(de-assert)，以將數(shù)據(jù)總線設(shè)置為空閑，其阻斷時(shí)鐘選通元件120以中斷時(shí)序信號(hào)DQS，并使能復(fù)用器504對(duì)延遲線單元的數(shù)量的更新以及調(diào)整延遲選擇信號(hào)DS。在ONFI規(guī)范所規(guī)定的時(shí)間時(shí)序tCAD之后，有限狀態(tài)機(jī)118再次采取突發(fā)狀態(tài)，在該突發(fā)狀態(tài)下它再次斷言地址鎖存使能信號(hào)ALE和命令鎖存使能信號(hào)CLE，來釋放數(shù)據(jù)總線以恢復(fù)數(shù)據(jù)塊傳輸，并解除對(duì)時(shí)鐘選通元件120的阻斷以恢復(fù)時(shí)序信號(hào)DQS。本發(fā)明可至少部分地以用于在計(jì)算機(jī)系統(tǒng)上運(yùn)行的計(jì)算機(jī)程序?qū)崿F(xiàn)，包括如下的代碼部分，該代碼部分用于當(dāng)在可編程設(shè)備上運(yùn)行時(shí)執(zhí)行根據(jù)本發(fā)明的方法的步驟，所述可編程裝置諸如處理器，芯片上系統(tǒng)(SOC)或計(jì)算機(jī)系統(tǒng)，或者該代碼部分使得可編程設(shè)備能夠執(zhí)行根據(jù)本發(fā)明的裝置或系統(tǒng)的功能。本發(fā)明還可以實(shí)現(xiàn)為微代碼或固件。計(jì)算機(jī)程序是指令的列表，諸如特定的應(yīng)用程序和/或操作系統(tǒng)。計(jì)算機(jī)程序例如可以包括下列中的一個(gè)或更多個(gè)：子例程、函數(shù)、過程、對(duì)象方法、對(duì)象實(shí)現(xiàn)、可執(zhí)行應(yīng)用、小程序(applet)、服務(wù)小程序(servlet)、源代碼、目標(biāo)代碼、共享庫/動(dòng)態(tài)加載庫、和/或其他設(shè)計(jì)用于在計(jì)算機(jī)系統(tǒng)上執(zhí)行的指令序列。所述計(jì)算機(jī)程序可以存儲(chǔ)在計(jì)算初可讀存儲(chǔ)介質(zhì)內(nèi)或通過計(jì)算機(jī)可讀傳輸介質(zhì)傳輸?shù)接?jì)算機(jī)系統(tǒng)。全部或部分的計(jì)算機(jī)程序可永久地設(shè)置在可移除地或遠(yuǎn)程地耦接到計(jì)算機(jī)系統(tǒng)的計(jì)算機(jī)可讀介質(zhì)上。在上述的說明中，參考本發(fā)明實(shí)施例的具體例子描述了本發(fā)明。然而顯然，可以在其中作出各種修改和改變而不背離如所附權(quán)利要求所提出的本發(fā)明的寬泛的精神和范圍。在此所討論的連接可以是任何類型的適于從或向相應(yīng)節(jié)點(diǎn)、單元或裝置(例如通過中間裝置)傳輸信號(hào)的連接。因此，除非暗示或以其他方式說明，否則連接可以是直接連接或間接連接。連接可以被示出或描述為單個(gè)連接、多個(gè)連接、單向連接、或雙向連接。然而，不同的實(shí)施例可以改變連接的實(shí)現(xiàn)方式。例如，可以使用單獨(dú)的單向連接，而不是雙向連接，反之亦然。此外，可以用以串行或以時(shí)間復(fù)用方式傳輸多個(gè)信號(hào)的單個(gè)連接替換多個(gè)連接。同樣地，可以將攜載多個(gè)信號(hào)的多個(gè)單個(gè)連接分離成攜帶這些信號(hào)的子集的各種不同的連接。因此，對(duì)于信號(hào)傳輸存在許多選項(xiàng)。在此所述的每個(gè)信號(hào)可被設(shè)計(jì)為正或負(fù)邏輯。在負(fù)邏輯信號(hào)的情況下，信號(hào)是低有效(activelow)，其中邏輯真狀態(tài)對(duì)應(yīng)于邏輯電平零。在正邏輯信號(hào)的情況下，信號(hào)是高有效(activehigh)，其中邏輯真狀態(tài)對(duì)應(yīng)于邏輯電平一。注意，這里所述的任何信號(hào)都可以被設(shè)計(jì)為負(fù)或正邏輯信號(hào)。因此，在替代實(shí)施例中，被那些描述為正邏輯信號(hào)的信號(hào)可以被實(shí)現(xiàn)為負(fù)邏輯信號(hào)，而那些被描述為負(fù)邏輯信號(hào)的信號(hào)可以備實(shí)現(xiàn)為正邏輯信號(hào)。在此，在表示將信號(hào)、狀態(tài)位或類似物呈現(xiàn)為邏輯真或邏輯假狀態(tài)時(shí)，分別使用術(shù)語“斷言”或“設(shè)置”以及“取反(negate)”(或“去斷言”或“清除”)。如果邏輯真狀態(tài)為邏輯電平一，則邏輯假狀態(tài)為邏輯電平零。而如果邏輯真狀態(tài)為邏輯電平零，則邏輯假狀態(tài)為邏輯電平一。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，邏輯模塊之間的界限僅是說明性的，替代的實(shí)施例可以將邏輯模塊或電路單元合并，或?qū)τ诓煌倪壿媺K或電路單元施加功能性的替換的分解。因此，應(yīng)理解，此處所描述的架構(gòu)僅僅是示例性的，實(shí)際上可以實(shí)現(xiàn)許多實(shí)現(xiàn)相同功能的其他架構(gòu)。類同地，任何組件的用以實(shí)現(xiàn)相同功能的布置都被有效“關(guān)聯(lián)”，以使得可以實(shí)現(xiàn)所需的功能。因此，任何兩個(gè)組合來實(shí)現(xiàn)特定功能的組件可被視為彼此“關(guān)聯(lián)”，從而實(shí)現(xiàn)所需的功能，而不管架構(gòu)或中間組件。同樣地，任意兩個(gè)如此關(guān)聯(lián)的組件也可以被看作是彼此“可操作地連接”或“可操作耦接”以實(shí)現(xiàn)所需的功能。此外，本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，上面介紹的操作之間的界限僅僅是說明性的。多個(gè)操作可以合并成單一操作，單個(gè)操作可以分布在額外的多個(gè)操作中，并且可以在時(shí)間上至少部分重疊地執(zhí)行操作。此外，替代的實(shí)施例可以包括特定操作的多個(gè)實(shí)例，并且在不同的其他實(shí)施例中，操作順序的可以改變。此外，例如，在一個(gè)實(shí)施例中，所示的示例可以被實(shí)現(xiàn)為位于單個(gè)集成電路上或位于同一裝置內(nèi)的電路。替代地，這些例子可以被實(shí)現(xiàn)為任意數(shù)量的以適當(dāng)?shù)姆绞奖舜嘶ヂ?lián)的單獨(dú)的集成電路或者單獨(dú)的裝置。在權(quán)利要求中，詞語“包含”、“包括”或“具有”并不排除除權(quán)利要求所列出的之外的其他要素或步驟的存在。這里所用的術(shù)語“一”(“a”或“an”)被定義為一個(gè)或多于一個(gè)。此外，權(quán)利要求中諸如“至少一個(gè)”和“一個(gè)或多個(gè)”的引入語的使用不應(yīng)該被解釋為暗示了通過不定冠詞“a”的另一權(quán)利要求要素的引入將任何含有如此引入的權(quán)利要求要素的特定權(quán)利要求限制于僅包含一個(gè)所述要素的發(fā)明，即使在同一權(quán)利要求包括引入語“一個(gè)或多個(gè)”或“至少有一個(gè)”和不定冠詞諸如“一”(“a”或“an”)時(shí)也是如此。對(duì)于定冠詞的使用也是如此。除非另有說明，否則諸如“第一”和“第二”的術(shù)語被用來任意地區(qū)分這些術(shù)語描述的要素。因此，這些術(shù)語并不必然意圖表示這些要素在時(shí)間上的或其他的優(yōu)先次序。在相互不同的權(quán)利要求中引用特定手段的這一事實(shí)并不表示不能使用這些手段的組合來使優(yōu)點(diǎn)突出。