專利名稱：地址譯碼方法及使用該方法的半導體存儲器件的制作方法
地址譯碼方法及使用該方法的半導體存儲器件相關申請的交叉引用本申請要求2011年11月8日向韓國知識產權局提交的韓國專利申請N0.10-2011-0116135的優(yōu)先權，其全部內容通過引用合并于此。
背景技術：
半導體存儲器件根據(jù)操作模式來儲存數(shù)據(jù)或輸出儲存的數(shù)據(jù)。例如，當諸如中央處理單元(CPU)的外部設備請求數(shù)據(jù)時，半導體存儲器件執(zhí)行讀取操作或者執(zhí)行寫入操作，所述讀取操作為輸出與上述請求數(shù)據(jù)的外部設備所輸入的地址相對應的數(shù)據(jù)，所述寫入操作為將外部設備所提供的數(shù)據(jù)儲存到對應于上述地址的位置。利用地址路徑來執(zhí)行讀取操作和寫入操作。地址路徑包括行地址路徑和列地址路徑，在通過行地址選中字線之后由感測放大器在所述行地址路徑感測并放大儲存在存儲器単元中的數(shù)據(jù)，在所述列地址路徑通過列地址來選中多個輸出使能信號Yi〈n>中的ー個。與列地址路徑有關的操作(下文中，稱作“列操作”)由包括列譯碼器的列路徑電路來控制。列路徑電路用于將列地址譯碼、選擇性地將輸出使能信號Yi〈n>中的ー個使能、并將加載到被使能的輸出使能信號Yi〈n>所選中的位線上的數(shù)據(jù)傳送到輸入/輸出線。并且，列操作利用用于選通地址的選通時鐘信號CSTR來產生輸出使能信號Yi〈n>。半導體存儲器件包括多個控制電路、以及用于讀取或寫入數(shù)據(jù)的數(shù)據(jù)傳輸線，在列操作期間選通時鐘信號CSTR的輸入時間點可以根據(jù)由控制電路和數(shù)據(jù)傳輸線所導致的負載變化、以及PVT (エ藝電壓溫度)變化而變化。現(xiàn)在，將描述在已知的列操作期間將地址譯碼以將輸出使能信號使能的操作。根據(jù)PVT變化，所述操作可以分為FAST情況和SLOW情況，在所述FAST情況中選通時鐘信號CSTR的輸入早，在SLOW情況中選通時鐘信號CSTR的輸入晚。圖1是在已知的列操作期間通過根據(jù)選通時鐘信號將地址譯碼而產生的輸出使能信號的時序圖。首先，當選通時鐘信號CSTR的輸入時間點處于FAST情況時，根據(jù)地址ADD〈1:5>的第一組合所產生的內部地址IADDKl:4>和IADD2〈1:8>被譯碼，以在選通時鐘信號CSTR被使能的時段A將輸出使能信號Yi〈n>使能。然而，由于選通時鐘信號CSTR在比內部地址IADDKl:4>和IADD2〈1:8>的建立時間更早的時間點被輸入，因此輸出使能信號Yi〈n>的脈沖寬度小。因此，在半導體存儲器件的讀取和寫入操作中可能產生錯誤。其次，當選通時鐘信號CSTR的輸入時間點處于SLOW情況時，根據(jù)地址ADD〈1:5>的第一組合所產生的內部地址IADDKl:4>和IADD2〈1:8>被譯碼，以在選通時鐘信號CSTR被使能的時段B將輸出使能信號Yi〈n>使能。然而，由于選通時鐘信號CSTR的輸入被延遲，根據(jù)地址ADD〈1:5>的第二組合所產生的內部地址IADD1〈1:4>和IADD2〈1:8>的輸入時間點與選通時鐘信號CSTR的使能時段重疊。在此情況下，由于根據(jù)地址ADD〈1:5>的第一組合而被使能的輸出使能信號Yi〈n>以及根據(jù)地址ADD〈1:5>的第二組合而被使能的輸出使能信號Yi〈n+1>被使能，因此在半導體存儲器件的讀取和寫入操作中可能產生錯誤。

發(fā)明內容
本發(fā)明的實施例涉及ー種半導體存儲器件，其能夠將選通時鐘信號的輸入時間點延遲到地址的建立時間之后，并與選通時鐘信號的上升沿同步地產生輸出使能信號，由此基本上防止在半導體存儲器件的讀取和寫入操作期間出現(xiàn)故障。在一個實施例中，一種半導體存儲器件包括:選通時鐘發(fā)生器，所述選通時鐘發(fā)生器被配置為響應于讀取信號或寫入信號而產生選通時鐘信號，所述選通時鐘信號具有根據(jù)被選擇性使能的第一至第三測試模式信號而受控的延遲量；內部地址發(fā)生器，所述內部地址發(fā)生器被配置為響應于選通時鐘信號的第一電平來鎖存地址，并通過響應于選通時鐘信號的第二電平將地址譯碼來產生內部地址；以及輸出使能信號發(fā)生器，所述輸出使能信號發(fā)生器被配置為將內部地址譯碼并產生被選擇性使能的輸出使能信號。在另ー個實施例中，ー種地址譯碼方法包括以下步驟:響應于讀取信號或寫入信號而產生選通時鐘信號，所述選通時鐘信號具有根據(jù)選擇性使能的第一至第三測試模式信號而受控的延遲量；響應于選通時鐘信號的第一電平來鎖存地址；響應于選通信號的第二電平而將地址譯碼，并產生被選擇性使能的輸出使能信號。


從以下結合附圖對本發(fā)明的詳細描述可以更清楚地理解本發(fā)明以上及其它方面、特征和其它優(yōu)點，在附圖中:圖1是在已知的列操作期間通過根據(jù)選通時鐘信號將地址譯碼所產生的輸出使能信號的時序圖；圖2是說明根據(jù)本發(fā)明的一個實施例的半導體存儲器件的配置的框圖；圖3是圖2的半導體存儲器件中所包括的選通時鐘發(fā)生器的電路圖；圖4是圖2的半導體存儲器件中所包括的第一內部地址發(fā)生単元的電路圖；圖5是圖2的半導體存儲器件中所包括的第二內部地址發(fā)生単元的電路圖；圖6是說明圖2的半導體存儲器件中所包括的第二內部地址發(fā)生単元的一個實例的電路圖；以及圖7是根據(jù)本發(fā)明的一個實施例的在列操作期間通過根據(jù)選通時鐘信號將地址譯碼所產生的輸出使能信號的時序圖。
具體實施例方式在下文，將參照附圖描述本發(fā)明的實施例。然而，實施例僅出于說明的目的，并不意圖限制本發(fā)明的范圍。圖2是說明根據(jù)本發(fā)明的一個實施例的半導體存儲器件的配置的框圖。參見圖2，半導體存儲器件包括選通時鐘發(fā)生器10、內部地址發(fā)生器20和輸出使能信號發(fā)生器30。選通時鐘發(fā)生器10被配置為響應于讀取信號RD或寫入信號WT而產生選通時鐘信號CSTRN，所述選通時鐘信號CSTRN具有根據(jù)選擇性使能的多個測試模式信號、例如第一至第三測試模式信號TM〈1:3>而受控的延遲量。內部地址發(fā)生器20被配置為響應于選通時鐘信號CSTRN的第一電平而鎖存地址ADD〈1:5>，并響應于選通時鐘信號CSTRN的第二電平而對地址ADD〈1: 5>進行譯碼以產生第一內部地址IADD1〈1:4>和第二內部地址IADD2〈1:8>。輸出使能信號發(fā)生器30被配置為將第一內部地址IADD1〈1:4>和第二內部地址IADD2〈1:8>譯碼并且產生被選擇性使能的輸出使能信號Yi〈l:32>。以下將參照圖3更加詳細地描述選通時鐘發(fā)生器10的配置。參見圖3，選通時鐘發(fā)生器10包括延遲信號發(fā)生單元11和選通時鐘輸出単元12。延遲信號發(fā)生單元11被配置為將讀取信號RD或寫入信號WT緩沖，并產生多個延遲信號例如第一至第三延遲信號Delay〈l:3>。選通時鐘輸出単元12被配置為響應于多個測試模式信號例如第一至第三測試模式信號TM〈1:3>來將多個延遲信號例如第一至第三延遲信號Delay<l:3>中的一個或更多個緩沖，并將緩沖的信號輸出作為選通時鐘信號CSTRN。延遲信號發(fā)生單元11包括第一延遲信號發(fā)生部110、第二延遲信號發(fā)生部111和第三延遲信號發(fā)生部112。第一延遲信號發(fā)生部110被配置為將讀取信號RD或寫入信號WT延遲預定時段，并產生第一延遲信號Delay〈l>。第二延遲信號發(fā)生部111被配置為將第一延遲信號Delay〈l>延遲預定時段，并產生第二延遲信號Delay〈2>。第三延遲信號發(fā)生部112被配置為將第二延遲信號Delay〈2>延遲預定時段，并產生第三延遲信號Delay〈3>。這里，第三延遲信號Delay〈3>具有比第二延遲信號Delay〈2>大的延遲時間，第二延遲信號Delay<2>具有比第一延遲信號Delay〈l>大的延遲時間。而且，讀取信號RD在半導體存儲器件執(zhí)行讀取操作時被使能，寫入信號WT在半導體存儲器件執(zhí)行寫入操作時被使能。選通時鐘輸出單元12包括與非門NDlO至ND13。與非門NDlO被配置為對第一延遲信號Delay〈l>和第一測試模式信號TM〈1>執(zhí)行“與非”操作。與非門NDll被配置為對第二延遲信號Delay〈2>和第二測試模式信號TM〈2>執(zhí)行“與非”操作。與非門ND12被配置為對第三延遲信號Delay〈3>和第三測試模式信號TM〈3>執(zhí)行“與非”操作。與非門ND13被配置為對與非門NDlO至ND12的輸出信號執(zhí)行“與非”操作，并產生選通時鐘信號CSTRN。這里，選通時鐘信號CSTRN在第一測試模式信號TM〈1>被使能時具有與第一延遲信號Delay〈l>相對應的延遲時間，在第二測試模式信號TM〈2>被使能時具有與第二延遲信號Delay〈2>相對應的延遲時間，并在第三測試模式信號TM〈3>被使能時具有與第三延遲時間Delay〈3>相對應的延遲時間。此外，第一至第三測試模式信號TM〈1: 3>在測試模式下被選擇性地使能，或根據(jù)熔絲是否切斷而被選擇性地使能。內部地址發(fā)生器20包括第一內部地址發(fā)生単元21和第二內部地址發(fā)生単元22。第一內部地址發(fā)生単元21被配置為將第一和第二地址ADD〈1:2>譯碼并產生第一內部地址IADDKl:4>o第二內部地址發(fā)生單元22被配置為將第三至第五地址ADD〈3: 5>譯碼并產生第二內部地址IADD2〈1:8>。以下將參照圖4更加詳細地說明第一內部地址發(fā)生単元21的配置。參見圖4，第一內部地址發(fā)生単元21包括第一輸入譯碼器210、第一緩沖器部211、第一鎖存器部212和邏輯部213。第一輸入譯碼器210被配置為將第一和第二地址ADD<1:2>譯碼并產生第一譯碼信號DEC1〈1:4>。第一緩沖器部211被配置為響應于選通時鐘信號CSTRN來緩沖第一譯碼信號DEC1〈1:4>，并將緩沖的信號輸出至第一節(jié)點nd20。第一鎖存器部212被配置為響應于選通時鐘信號CSTRN來鎖存第一節(jié)點nd20的信號。邏輯部213被配置為對第一鎖存器部212的輸出信號和選通時鐘信號CSTRN執(zhí)行“與非”操作，并產生第一內部地址IADD1〈1:4>。第一緩沖器部211在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段將第一譯碼信號DEC1〈1:4>反相并緩沖，并將緩沖的信號輸出至第ー節(jié)點nd20。第一鎖存器部212將第一節(jié)點nd20的信號反相并緩沖，并在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段鎖存第一節(jié)點nd20的信號。以下將參照圖5更加詳細地描述第二內部地址發(fā)生単元22的配置。參見圖5，第二內部地址發(fā)生単元22包括第二緩沖器部220、第二鎖存器部221和輸出譯碼器222。第二緩沖器部220被配置為響應于選通時鐘信號CSTRN來緩沖第三至第五地址ADD〈3:5>，并將緩沖的信號輸出至第二節(jié)點nd21。第二鎖存器部221被配置為響應于選通時鐘信號CSTRN而鎖存第二節(jié)點nd21的信號，并將鎖存的信號反相和緩沖以產生反相地址BADD〈1:3>。輸出譯碼器222被配置為將反相地址BADD〈1:3>譯碼并產生第二內部地址IADD2〈1:8>。第二緩沖器部220在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段將第三至第五地址ADD〈3:5>反相并緩沖，并將緩沖的信號輸出至第二節(jié)點nd21。第二鎖存器部221將第二節(jié)點nd21的信號反相和緩沖并將緩沖的信號輸出作為反相地址BADDく1: 3>、并且在選通時鐘信號CSTRN處于邏輯低電平的時段鎖存第二節(jié)點nd21的信號。輸出譯碼器222將反相地址BADD〈1:3>譯碼并產生第二內部地址IADD2〈1:8>。參見圖7，將描述以此方式配置的半導體存儲器件的操作。以下的描述將著重于根據(jù)選通時鐘信號CSTRN的邏輯電平將第一至第五地址ADD〈1:5>譯碼以產生輸出使能信號Yi<l:32>的操作，并且將以第二測試模式信號TM〈2>被使能的情況為例。首先，選通時鐘發(fā)生器10根據(jù)在測試模式下被使能或通過熔絲切斷而被使能的第二測試模式信號TM〈2>，緩沖比第一延遲信號Delay〈l>具有更大的延遲時間而比第三延遲時間Delay〈3>具有更小的延遲時間的第二延遲信號Delay〈2>，并且產生在時段X被使能的選通時鐘信號CSTRN。然后，第一內部地址發(fā)生単元21的第一輸入譯碼器210將第一和第二地址ADD<1:2>譯碼并產生第一譯碼信號DEC1〈1:4>，第一緩沖器部211在選通時鐘信號CSTRN的電平處于邏輯低電平(第一電平)的時段X的前一時段將第一譯碼信號DEC1〈1:4>反相和緩沖并且將緩沖的信號輸出至第一節(jié)點nd20。第一鎖存器部212在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段X的前ー時段鎖存第一節(jié)點nd20的信號，并將第一節(jié)點nd20的信號反相和緩沖。邏輯部213對第一鎖存器部212的輸出信號和選通時鐘信號CSTRN執(zhí)行“與非”操作，并產生第一內部地址IADD1〈1:4>。也就是說，第一內部地址發(fā)生単元21在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段X的前ー時段接收并鎖存通過將第一和第二地址ADD〈1: 2>譯碼所產生的第一譯碼信號DEC1〈1:4>，并在選通時鐘信號CSTRN處于邏輯高電平(第二電平)的時段X將第一譯碼信號DEC1〈1:4>譯碼以產生第一內部地址IADDKl:4>。第二內部地址發(fā)生単元22的第二緩沖器部220在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段X的前一時段反相和緩沖第三至第五地址ADD〈3:5>并將緩沖的信號輸出至第二節(jié)點nd21。第二鎖存器部221在選通時鐘信號CSTRN處于邏輯低電平(第ー電平)的時段X的前ー時段鎖存第二節(jié)點nd21的信號，將第二節(jié)點nd21的信號反相和緩沖，并將緩沖的信號輸出作為反相地址BADD〈1:3>。輸出譯碼器222將反相地址BADD〈1:3>譯碼并產生第二內部地址IADD2〈1:8>。也就是說，第二內部地址發(fā)生單元22在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段X的前ー時段接收并鎖存第三至第五地址ADD〈3:5>。此外，第二內部地址發(fā)生單元22在選通時鐘信號CSTRN處于邏輯高電平(第二電平)的時段X將通過緩沖第三至第五地址ADD〈3:5>所產生的反相地址BADD〈1:3>譯碼并產生第二內部地址IADD2〈1:8>。輸出使能信號發(fā)生器30將第一內部地址IADD1〈1:4>和第二內部地址IADD2〈1:8>譯碼并產生被選擇性使能的輸出使能信號Yi〈l:32>。以此方式配置的半導體存儲器件通過將選通時鐘信號CSTRN的輸入時間點延遲比內部地址的建立時間更大的延遲時間來產生選通時鐘信號CSTRN。此外，半導體存儲器件在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段鎖存地址，并在選通信號CSTRN處于邏輯高電平(第二電平)的時段通過將鎖存的地址譯碼來產生輸出使能信號Yi〈l:32>。因此，可以減少在半導體存儲器件的讀取和寫入操作期間發(fā)生故障。圖6是說明圖2的半導體存儲器件中所包括的第二內部地址發(fā)生単元的一個實例的電路圖。參見圖6，第二內部地址發(fā)生単元22包括第二輸入譯碼器223、第三緩沖器部224、第三鎖存器部225和延遲部226。第二輸入譯碼器223被配置為將第三至第五地址ADD〈3:5>譯碼并產生第二譯碼信號DEC2〈1:8>。第三緩沖器部224被配置為響應于選通時鐘信號CSTRN而將第二譯碼信號DEC2〈1:8>反相并緩沖，并且將緩沖的信號輸出至第三節(jié)點nd23。第三鎖存器部225被配置為響應于選通時鐘信號CSTRN來鎖存第三節(jié)點nd23的信號。延遲部226被配置為緩沖第三鎖存器部225的輸出信號，并將緩沖的信號輸出作為第二內部地址IADD2〈1:8>。第三緩沖器部224在選通時鐘信號處于邏輯低電平(第一電平)的時段將第二譯碼信號DEC2〈1:8>反相并緩沖并將緩沖的信號輸出至第三節(jié)點nd23。第三鎖存器部225將第三節(jié)點nd23的信號反相并緩沖，并且在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段鎖存第三節(jié)點nd23的信號。參見圖7，以下將描述根據(jù)本發(fā)明的實施例的半導體存儲器件。以下的描述將著重于根據(jù)選通時鐘信號CSTRN的邏輯電平將第一至第五地址ADD〈1:5>譯碼以產生輸出使能信號Yi〈l:32>的操作，并且將以第二測試模式信號TM〈2>被使能的情況為例。首先，選通時鐘發(fā)生器10根據(jù)在測試模式下被使能或通過熔絲切斷而被使能的第二測試模式信號TM〈2>，緩沖比第一延遲信號Delay〈l>具有更大的延遲時間而比第三延遲時間Delay〈3>具有更小的延遲時間的第二延遲信號Delay〈2>，并且產生在時段X被使能的選通時鐘信號CSTRN。然后，第一內部地址發(fā)生器単元21的第一輸入譯碼器210將第一和第二地址ADD<1:2>譯碼并產生第一譯碼信號DEC1〈1:4>，第一緩沖器部211在選通時鐘信號CSTRN的電平處于邏輯電平(第一電平)的時段X的前一時段將第一譯碼信號DEC1〈1:4>反相并緩沖并將緩沖的信號輸出至第一節(jié)點nd20。第一鎖存器部212在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段X的前ー時段鎖存第一節(jié)點nd20的信號。邏輯部213對第一鎖存器部212的輸出信號和選通時鐘信號CSTRN執(zhí)行“與非”操作,并產生第一內部地址IADDKl:4>。也就是說，第一內部地址發(fā)生単元21在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段X的前ー時段接收并鎖存通過將第一和第二地址ADD〈1:2>譯碼所產生的第一譯碼信號DEC1〈1: 4>，并在選通時鐘信號CSTRN處于邏輯高電平(第二電平)的時段X通過將第一譯碼信號DEC1〈1:4>譯碼來產生第一內部地址IADD1〈1:4>。
第二內部地址發(fā)生単元22的第二輸入譯碼器223將第三至第五地址ADD〈3: 5>譯碼并產生第二譯碼信號DEC2〈1:8>，第三緩沖器部224在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段X的前ー時段內將第二譯碼信號DEC2〈1:8>反相和緩沖，并將緩沖的信號輸出至第三節(jié)點nd23。第三鎖存器部225在選通時鐘信號CSTRN處于邏輯低電平(第一電平)的時段X的前ー時段內鎖存第三節(jié)點nd23的信號并將鎖存的信號反相和緩沖。延遲部226緩沖第三鎖存器部225的輸出信號并產生第二內部地址IADD2〈1:8>。也就是說，第二內部地址發(fā)生単元22通過將第三至第五地址ADD〈3:5>譯碼來產生譯碼信號DEC2〈1:8>。而且，第二內部地址發(fā)生單元22在選通時鐘信號CSTRN處于邏輯低電平(第ー電平)的時段X的前ー時段接收并鎖存第二譯碼信號DEC2〈1:8>，并通過將鎖存的信號緩沖而產生第二內部地址IADD2〈1:8>。然后，輸出使能信號發(fā)生單元30將第一內部地址IADDKl:4>和第二內部地址IADD2<1:8>譯碼并產生被選擇性使能的輸出使能信號Yi〈l:32>。根據(jù)本發(fā)明的實施例的上述半導體存儲器件通過將選通時鐘信號CSTRN的輸入時間點延遲比內部地址的建立時間更大的量來產生選通時鐘信號CSTRN。此外，根據(jù)選通時鐘信號CSTRN的邏輯電平來鎖存從外部輸入的第一至第五地址ADD〈1: 5>的第一組合，并通過在選通時鐘信號CSTRN被使能的時間點將鎖存的第一至第五地址ADD〈1: 5>譯碼來產生與選通時鐘信號CSTRN的上升沿同步的第一至第三十二輸出使能信號Yi〈l:32>。因此，由于正常地產生輸出使能信號，因此可以減少在半導體存儲器件的讀取和寫入操作期間發(fā)生故障。以上出于說明的目的，公開了本發(fā)明的實施例。本領域技術人員應當理解，在不脫離所附權利要求所公開的本發(fā)明的范圍和主g的情況下可以進行各種修改、増加和替換。
權利要求
1.一種半導體存儲器件，包括: 選通時鐘發(fā)生器，所述選通時鐘發(fā)生器被配置為響應于讀取信號或寫入信號而產生選通時鐘信號，所述選通時鐘信號具有根據(jù)被選擇性使能的多個測試模式信號而受控的延遲時間； 內部地址發(fā)生器，所述內部地址發(fā)生器被配置為響應于所述選通時鐘信號的第一電平來鎖存地址，并通過響應于所述選通時鐘信號的第二電平將所述地址譯碼來產生內部地址；以及 輸出使能信號發(fā)生器，所述輸出使能信號發(fā)生器被配置為將所述內部地址譯碼并產生被選擇性使能的輸出使能信號。
2.按權利要求1所述的半導體存儲器件，其中，所述讀取信號在所述半導體存儲器件執(zhí)行讀取操作時被使能，所述寫入信號在所述半導體存儲器件執(zhí)行寫入操作時被使能。
3.按權利要求1所述的半導體存儲器件，其中，所述多個測試模式信號在測試模式下被選擇性使能，或根據(jù)熔絲是否切斷被選擇性使能。
4.按權利要求1所述的半導體存儲器件，其中，所述選通時鐘發(fā)生器包括: 延遲信號發(fā)生單元，所述延遲信號發(fā)生單元被配置為將所述讀取信號或寫入信號緩沖，并產生多個延遲信號；以及 選通時鐘輸出単元，所述選通時鐘輸出単元被配置為響應于所述多個測試模式信號而緩沖所述多個延遲信號中的一個或多個并將緩沖的信號輸出作為所述選通時鐘信號。
5.按權利要求4所述的 半導體存儲器件，其中，如果所述多個延遲信號包括第一延遲信號、第二延遲信號和第三延遲信號，則所述第三延遲信號比所述第二延遲信號具有更大的延遲時間，所述第二延遲信號比所述第一延遲信號具有更大的延遲時間。
6.按權利要求4所述的半導體存儲器件，其中，所述延遲信號發(fā)生單元包括: 第一延遲信號發(fā)生部，所述第一延遲信號發(fā)生部被配置為將所述讀取信號或所述寫入信號延遲預定時段并產生第一延遲信號 第二延遲信號發(fā)生部，所述第二延遲信號發(fā)生部被配置為將所述第一延遲信號延遲預定時段并產生第二延遲信號；以及 第三延遲信號發(fā)生部，所述第三延遲信號發(fā)生部被配置為將所述第二延遲信號延遲預定時段并產生第三延遲時間。
7.按權利要求1所述的半導體存儲器件，其中，所述內部地址發(fā)生器包括: 第一內部地址發(fā)生単元，所述第一內部地址發(fā)生単元被配置為將第一地址和第二地址譯碼并產生第一內部地址；以及 第二內部地址發(fā)生単元，所述第二內部地址發(fā)生単元被配置為將第三地址至第五地址譯碼并產生第二內部地址。
8.按權利要求7所述的半導體存儲器件，其中，所述第一內部地址發(fā)生単元包括: 第一輸入譯碼器，所述第一輸入譯碼器被配置為將所述第一地址和所述第二地址譯碼，并產生第一譯碼信號； 第一緩沖器部，所述第一緩沖器部被配置為響應于所述選通時鐘信號來緩沖所述第一譯碼信號，并且將緩沖的所述信號輸出至第一節(jié)點； 第一鎖存器部，所述第一鎖存器部被配置為響應于所述選通時鐘信號來鎖存所述第一節(jié)點的信號；以及 邏輯部，所述邏輯部被配置為對所述第一鎖存器部的輸出信號和所述選通時鐘信號執(zhí)行邏輯操作，并輸出所述第一內部地址。
9.按權利要求7所述的半導體存儲器件，其中，所述第二內部地址發(fā)生単元包括: 第二緩沖器部，所述第二緩沖器部被配置為響應于所述選通時鐘信號來緩沖所述第三地址至所述第五地址，并將被緩沖的所述信號輸出至第二節(jié)點； 第二鎖存器部，所述第二鎖存器部被配置為響應于所述選通時鐘信號來鎖存所述第二節(jié)點的信號，并產生反相的地址； 輸出譯碼器，所述輸出譯碼器被配置為將所述反相的地址譯碼并產生所述第二內部地址。
10.按權利要求7所述的半導體存儲器件，其中，所述第二內部地址發(fā)生単元包括: 第二輸入譯碼器，所述第二輸入譯碼器被配置為將所述第三地址至所述第五地址譯碼，并產生第二譯碼信號； 第三緩沖器部，所述第三緩沖器部被配置為響應于所述選通時鐘信號來緩沖所述第二譯碼信號，并將緩沖的所述信號 輸出至第三節(jié)點； 第三鎖存器部，所述第三鎖存器部被配置為響應于所述選通時鐘信號來鎖存所述第三節(jié)點的信號；以及 延遲部，所述延遲部被配置為緩沖所述第三鎖存器部的輸出信號，并將緩沖的所述信號輸出作為所述第二內部地址。
11.一種地址譯碼方法，包括以下步驟: 響應于讀取信號或寫入信號而產生選通時鐘信號，所述選通時鐘信號具有根據(jù)被選擇性使能的多個測試模式信號而受控的延遲時間； 響應于所述選通時鐘信號的第一電平而鎖存地址；以及 響應于所述選通時鐘信號的第二電平而將所述地址譯碼，并產生被選擇性使能的輸出使能信號。
12.按權利要求11所述的地址譯碼方法，其中，產生所述選通時鐘信號的步驟包括以下步驟: 將所述讀取信號或所述寫入信號延遲預定時段，并產生多個延遲信號；以及通過響應于所述多個測試模式信號將所述多個延遲信號中的一個或更多個緩沖來產生所述選通時鐘信號。
13.按權利要求12所述的地址譯碼方法，其中，通過響應于所述多個測試模式信號將所述多個延遲信號中的一個或更多個緩沖來產生所述選通時鐘信號。
14.按權利要求12所述的地址譯碼方法，其中，如果所述多個延遲信號包括第一延遲信號、第二延遲信號和第三延遲信號，則所述第三延遲信號比所述第二延遲信號具有更大的延遲時間，所述第二延遲信號比所述第一延遲信號具有更大的延遲時間。
15.按權利要求11所述的地址譯碼方法，其中，將所述地址譯碼的步驟包括以下步驟: 通過響應于所述選通時鐘信號的第二電平將所述地址譯碼來產生內部地址；以及 將所述內部地址譯碼并產生被選擇性使能的輸出使能信號。
全文摘要
本發(fā)明提供了地址譯碼方法及使用該方法的半導體存儲器件。所述半導體存儲器件，包括選通時鐘發(fā)生器，所述選通時鐘發(fā)生器被配置為響應于讀取信號或寫入信號而產生選通時鐘信號，所述選通時鐘信號具有根據(jù)被選擇性使能的多個測試模式信號而受控的延遲時間；內部地址發(fā)生器，所述內部地址發(fā)生器被配置為響應于所述選通時鐘信號的第一電平來鎖存地址，并通過響應于所述選通時鐘信號的第二電平將所述地址譯碼米產生內部地址；以及輸出使能信號發(fā)生器，所述輸出使能信號發(fā)生器被配置為將所述內部地址譯碼并產生被選擇性使能的輸出使能信號。
文檔編號G11C8/04GK103093805SQ20121007552
公開日2013年5月8日 申請日期2012年3月21日 優(yōu)先權日2011年11月8日
發(fā)明者秋新鎬 申請人:海力士半導體有限公司