專利名稱：復(fù)制電路及其應(yīng)用的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及復(fù)制電路、高電壓檢測電路、高電壓調(diào)節(jié)電路以及非易失性半導(dǎo)體存儲器。特別涉及通過使與流過某個晶體管的參考電流相同的電流流過另一個晶體管來復(fù)制參考電流的復(fù)制檢測電路以及使用它的高電壓檢測電路。
背景技術(shù)：
非易失性存儲器等半導(dǎo)體存儲裝置具備電荷泵電路，所述電荷泵電路通過將電源電壓VCC升壓來生成為了在數(shù)據(jù)的寫入和刪除動作中使用的比所述電源電壓VCC更高的電壓VP。在所述電荷泵中執(zhí)行這樣的動作檢測輸出的高電壓，在比規(guī)定電壓高的情況下停 止電荷泵的動作、而在比規(guī)定電壓低的情況下開始電荷泵的動作，來執(zhí)行負(fù)反饋控制，據(jù)此將輸出的高電壓控制在目標(biāo)電壓。圖8表示在電荷泵的動作控制所使用的高電壓檢測電路中的復(fù)制檢測電路部分的例子。PMOS晶體管MPO和參考電阻器Rref串聯(lián)連接在電源電壓VCC與接地電壓VSS之間。差動放大器AMPO的反相輸入端子被提供了參考電壓VREF，同相輸入端子連接于PMOS晶體管MPO與參考電阻器Rref的連接點、即PMOS晶體管MPO的漏極。差動放大器AMPO的輸出連接于PMOS晶體管MPO的柵極。PMOS晶體管MPl和NMOS晶體管MNO串聯(lián)連接在電源電壓VCC與接地電壓VSS之間。PMOS晶體管MPl的柵極連接于PMOS晶體管MPO的柵極。PMOS晶體管MPl和PMOS晶體管MPO具有相同的尺寸(柵極長度以及柵極寬度)。NMOS晶體管MNO的柵極連接于PMOS晶體管MPl與NMOS晶體管MNO的連接點、即NMOS晶體管NMO的漏極。檢測用的電阻元件(具有將參考電阻器Rref串聯(lián)n個的電阻值。n可以不是整數(shù))和NMOS晶體管麗I串聯(lián)連接在高電壓端子VP與接地電壓VSS之間。NMOS晶體管的MNl的柵極連接于NMOS晶體管MNO的柵極。NMOS晶體管MNl和NMOS晶體管MNO具有相同的尺寸(柵極長度以及柵極寬度)。從檢測用的電阻元件與NMOS晶體管MNl的連接點引出檢測端子VDIV。所述電路的動作如下。流過PMOS晶體管MPO和參考電阻器Rref的參考電流Iref通過差動放大器AMPO的負(fù)反饋控制，被控制成使得VREF = IrefXRref的關(guān)系成立。由于PMOS晶體管MPl和PMOS晶體管MPO的柵極共用，并且二者尺寸相同，所以在包括PMOS晶體管MPl和NMOS晶體管MNO的電流路徑中流過接近于Iref的電流。由于NMOS晶體管麗I與NMOS晶體管MNO的柵極共用，并且二者尺寸相同，所以在包括檢測用的電阻元件和NMOS晶體管麗I的電流路徑中流過接近于Iref的電流。據(jù)此，進(jìn)行電流的復(fù)制。其結(jié)果，VDIV的電壓變成接近于VDIV = VP-nXIrefXRref = VP-nXVREF的電壓。VP的變化量A VP和VDIV的變化量AVDIV大致一致，與單純的電阻分壓相比，可以進(jìn)行比較高精度的檢測。但是，圖8所示的電路存在以下的問題。如圖9所示，在Iref變換電路50的電流路徑中流過Iref I，它是與IrefO接近的電流，但不完全一致。這是因為，參考電阻器Rref和NMOS晶體管MNO (柵極與漏極連接，即二極管式連接)在電流/電壓特性方面不同，所以PMOS晶體管MPO和PMOS晶體管MPl的源極電壓以及柵極電壓相同，而漏極電壓不同。同樣，在NMOS晶體管MNl中流過Iref2，它是與在NMOS晶體管MNO中流過的Irefl接近的電流，但不完全一致。這是因為，NMOS晶體管MNO和NMOS晶體管MNl的源極電壓以及柵極電壓相同，而漏極電壓不同。電流IrefO、Iref I以及Iref2全都具有不同的大小，它們不完全一致，其結(jié)果，在VP的變化量AVP和VDIV的變化量AVDIV方面會產(chǎn)生誤差。作為現(xiàn)有技術(shù)，有日本特開2000-19200號公報。在非易失性存儲器等半導(dǎo)體裝置中，使用了將電源電壓VCC升壓并生成更高的電壓VP的電荷泵電路。圖14(a)是現(xiàn)有的電荷泵電路的電路圖。在被提供了電源電壓VCC和升壓電壓VP的節(jié)點之間串聯(lián)連接有由NMOS構(gòu)成的晶體管T01、Til、T21、T31以及T41 (作為例子雖然表示了串聯(lián)連接了五個晶體管的例子，但也可以根據(jù)升壓電壓的值來串聯(lián)連接更多級的晶體管)。將晶體管1'01與1'11之間、1'11與丁21之間、121與丁31之間、以及131與141之間的各個節(jié)點分別記為CPDl、CPD2、CPD3、以及CPD4。將晶體管TOl、Til、T21、T31以及T41的各個柵極的各個節(jié)點記為CPGO、CPG1、CPG2、CPG3、以及CPG4。由NMOS構(gòu)成的晶體管T02連接在VCC與CPGO之間，其柵極與CPDl連接。由NMOS構(gòu)成的晶體管T12連接在CPDl與CPGl之間，其柵極與CPD2連接。由NMOS構(gòu)成的晶體管T22連接在CPD2與CPG2之間，其柵極與CPD3連接。由NMOS構(gòu)成的晶體管T32連接在CPD3與CPG3之間，其柵極與CPD4連接。由NMOS構(gòu)成的晶體管T42連接在CPD4與CPG4之間，其柵極與VP連接。在CPGO上連接電容器C00，該電容器的對置電極由驅(qū)動信號GCLK2驅(qū)動。在CPGl上連接電容器C12，該電容器的對置電極由驅(qū)動信號GCLKl驅(qū)動。在CPG2上連接電容器C22，該電容器的對置電極由驅(qū)動信號GCLK2驅(qū)動。在CPG3上連接電容器C32，該電容器的對置電極由驅(qū)動信號GCLKl驅(qū)動。在CPG4上連接電容器C42，該電容器的對置電極由驅(qū)動信號GCKL2驅(qū)動。在CPDl上連接電容器C11，該電容器的對置電極由驅(qū)動信號DCLKl驅(qū)動。在CPD2上連接電容器C21，該電容器的對置電極由驅(qū)動信號DCLK2驅(qū)動。在CPD3上連接電容器C31，該電容器的對置電極由驅(qū)動信號DCLKl驅(qū)動。在CPD4上連接電容器C41，該電容器的對置電極由驅(qū)動信號DCLK2驅(qū)動。圖14(b)是表示驅(qū)動這種現(xiàn)有的電荷泵電路的驅(qū)動信號DCLKl、DCLK2、GCLKl、GCLK2的各個波形的圖。以在DCLKl的正脈沖中包含GCLKl的正脈沖、在DCLK2的正脈沖中包含GCLK2的正脈沖的方式進(jìn)行了波形整形。圖15(a)是產(chǎn)生圖14(b)的驅(qū)動信號DCLKl的時鐘緩沖電路，圖15(b)是產(chǎn)生驅(qū)動信號GCLKl的時鐘緩沖電路，圖15(c)是產(chǎn)生驅(qū)動信號DCLK2的時鐘緩沖電路，圖15(d)是產(chǎn)生驅(qū)動信號GCLK2的時鐘緩沖電路。以圖15(a)的時鐘緩沖電路為例，該電路采用將反相器IN11、IN12、IN13、IN14連續(xù)地連接的結(jié)構(gòu)。圖中的數(shù)值(反相器INlI中的3. 2nm、1.6um)是構(gòu)成反相器的PMOS晶體管和NMOS晶體管的柵極寬度(在反相器INll中，PMOS晶體管的柵極寬度是3. 2 ii m，NMOS晶體管的柵極寬度是I. 6 ii m)。以圖15(b)的時鐘緩沖電路為例，該電路也采用將反相器IN15、IN16、IN17、IN18連續(xù)地連接的結(jié)構(gòu)。但是，構(gòu)成反相器的晶體管的柵極寬度比圖15(a)小，其結(jié)果，圖15(a)的時鐘緩沖電路比圖15 (b)的時鐘緩沖電路驅(qū)動能力高。圖15(c)和圖15(d)的各個時鐘緩沖電路分別是與圖15(a)和圖15(b)相當(dāng)?shù)碾娐?反相器IN21、IN22、IN23以及IN24的連續(xù)連接電路和反相器IN25、IN26、IN27以及IN28的連續(xù)連接電路)。利用圖15的各個時鐘緩沖電路生成驅(qū)動信號，用所生成的驅(qū)動信號驅(qū)動圖14(a)的電荷泵電路的情況下的驅(qū)動信號DCLK1、GCLK1、DCLK2、GCLK2的各個波形實際上為圖16所示那樣的形狀。在此，發(fā)生了 DCLKl的下降。其原因在于，如果驅(qū)動信號GCLKl從L (作為低電平的VSS)轉(zhuǎn)變到H(作為高電平的VCC)，則晶體管Tll導(dǎo)通，電流從CPDl流向CPD2， 所以在電容器Cll中也流過電流。在這種影響下，DCLKl變低。同時，由于電流流入，DCLK2上升。同樣，如果驅(qū)動信號GCLK2從L(作為低電平的VSS)轉(zhuǎn)變到H(作為高電平的VCC)，則晶體管T21導(dǎo)通，電流從CPD2流向CPD3，所以在電容器C21中也流過電流。在其影響下，發(fā)生DCLK2的下降。這種驅(qū)動信號的下降或上升與電荷泵電路的效率下降有關(guān)。因而，為了盡可能抑制這種DCLKl以及DCLK2的下降或上升，圖15(a)以及圖15(c)的各個時鐘緩沖電路必須具有大的驅(qū)動能力。在圖15的例子中，圖15(a)以及圖15(c)的各個時鐘緩沖電路以成為圖15(b)以及圖15(d)的八倍的驅(qū)動能力的方式設(shè)定了晶體管的柵極寬度。但是，如果一方面對生成驅(qū)動信號DCLKl以及DCLK2的各個時鐘緩沖電路賦予大的驅(qū)動能力，則另一方面會產(chǎn)生發(fā)生瞬間的尖峰電流這種問題。在圖15中，一并表示了在這些時鐘緩沖電路中從VCC流向VSS的總電流ICC。產(chǎn)生驅(qū)動信號DCLKl的時鐘緩沖電路的上拉驅(qū)動能力遠(yuǎn)大于產(chǎn)生驅(qū)動信號GCLKl的時鐘緩沖電路，所以在驅(qū)動信號DCLKl從L向H轉(zhuǎn)變的時刻(t3)，在時鐘緩沖電路中瞬間地流過大電流。另外，在驅(qū)動信號DCLK2從L向H轉(zhuǎn)變的時刻(t7)，在時鐘緩沖電路中瞬間地流過大電流。另外，產(chǎn)生驅(qū)動信號DCLKl的時鐘緩沖電路的下拉驅(qū)動能力遠(yuǎn)大于產(chǎn)生驅(qū)動信號GCLKl的時鐘緩沖電路，所以在驅(qū)動信號DCLKl從H向L轉(zhuǎn)變的時刻(t6)，在時鐘緩沖電路中瞬間地流過大的電流。另外，在驅(qū)動信號DCLK2從H向L轉(zhuǎn)變的時刻(tlO)，在時鐘緩沖電路中瞬間地流過大的電流。由于這種尖峰電流，會產(chǎn)生在由局部的電源電壓的降低、或大的電流變化di/dt所引起的電感的作用下成為噪聲源這種問題。作為現(xiàn)有技術(shù)文獻(xiàn)，有日本特開平9-198887號公報。

發(fā)明內(nèi)容
因而，本發(fā)明的目的在于提供一種能夠準(zhǔn)確地復(fù)制電流的復(fù)制電路、能夠使用所述復(fù)制電路準(zhǔn)確地檢測高電壓的高電壓檢測電路、以及使用這種電路的高電壓發(fā)生電路以及非易失性半導(dǎo)體存儲器。另外，本發(fā)明的目的在于提供一種在抑制驅(qū)動信號的下降或上升的同時、降低了尖峰電流的電壓變換電路。另外，其目的在于提供一種具有這種電壓變換電路的半導(dǎo)體存儲裝置。為了解決上述問題，在本發(fā)明的一個實施方式中，提供一種復(fù)制電路，其特征在于具備第一導(dǎo)電類型的第一晶體管；第一電流路徑，串聯(lián)連接有第一導(dǎo)電類型的第二晶體管和第二導(dǎo)電類型的第三晶體管；第二電流路徑，串聯(lián)連接有以流過與在所述第一晶體管中流過的電流相當(dāng)?shù)碾娏鞯姆绞綐?gòu)成的第一導(dǎo)電類型的第四晶體管和以流過與在所述第三晶體管中流過的電流相當(dāng)?shù)碾娏鞯姆绞綐?gòu)成的第二導(dǎo)電類型的第五晶體管；第二導(dǎo)電類型的第六晶體管，所述第六晶體管是以流過與在所述第三晶體管中流過的電流相當(dāng)?shù)碾娏鞯姆绞綐?gòu)成的；第一控制單元，所述第一控制單元以使所述第一晶體管的漏極電壓和參考電壓大致相等的方式控制所述第一晶體管的柵極電壓；第二控制單元，所述第二控制單元以使所述第四晶體管的漏極電壓和所述參考電壓大致相等的方式控制所述第二晶體管的柵極電壓。在所述復(fù)制電路中，第一晶體管的柵極和第四晶體管的柵極可以共同地連接，第三晶體管的漏極和柵極、第五晶體管的柵極和第六晶體管的柵極可以共同地連接。 在所述復(fù)制電路中，第一控制單元可以是被提供了參考電壓和第一晶體管的漏極電壓且輸出與第一晶體管的柵極相連接的第一差動放大器，第二控制單元可以是被提供了參考電壓和第四晶體管的漏極電壓且輸出與第二晶體管的柵極相連接的第二差動放大器。為了解決上述問題，在本發(fā)明的另一個實施方式中，提供一種高電壓檢測電路，其特征在于具備參考電流路徑，其中串聯(lián)連接有第一電阻器和第一導(dǎo)電類型的第一晶體管；第一電流路徑，其中串聯(lián)連接有第一導(dǎo)電類型的第二晶體管和第二導(dǎo)電類型的第三晶體管；第二電流路徑，其中串聯(lián)連接有以流過與在第一晶體管中流過的電流相當(dāng)?shù)碾娏鞯姆绞綐?gòu)成的第一導(dǎo)電類型的第四晶體管和以流過與在所述第三晶體管中流過的電流相當(dāng)?shù)碾娏鞯姆绞綐?gòu)成的第二導(dǎo)電類型的第五晶體管；第三電流路徑，其中在高電壓端子與基準(zhǔn)電壓端子之間串聯(lián)連接有第二電阻器和以流過與在第三晶體管中流過的電流相當(dāng)?shù)碾娏鞯姆绞綐?gòu)成的第二導(dǎo)電類型的第六晶體管；第一控制單元，所述第一控制單元以使第一晶體管的漏極電壓與參考電壓大致相等的方式控制所述第一晶體管的柵極電壓；第二控制單元，所述第二控制單元以使第四晶體管的漏極電壓與參考電壓大致相等的方式控制第二晶體管的柵極電壓。在所述高電壓檢測電路中，第一晶體管的柵極和第四晶體管的柵極可以共同地連接，第三晶體管的漏極和柵極、第五晶體管的柵極和第六晶體管的柵極可以共同地連接。在所述高電壓檢測電路中，第一控制單元可以是被提供了參考電壓和第一晶體管的漏極電壓且輸出與第一晶體管的柵極相連接的第一差動放大器，第二控制單元可以是被提供了參考電壓和第四晶體管的漏極電壓且輸出與第二晶體管的柵極相連接的第二差動放大器。在所述高電壓檢測電路中，還可以具備將參考電壓與第六晶體管的漏極電壓相比較的比較電路。為了解決上述問題，在本發(fā)明的另一個實施方式中，提供一種高電壓調(diào)節(jié)電路，其特征在于，具有利用所述高電壓檢測電路的輸出來控制動作且其輸出與高電壓端子相連接的電荷泵；并提供一種非易失性半導(dǎo)體存儲器，其特征在于，具備具有多個執(zhí)行寫入或擦除的存儲器單元的存儲器單元陣列。另外，作為本發(fā)明的再一個實施方式，提供一種電壓變換電路，其特征在于具備第一晶體管(Tll)，所述第一晶體管與第一節(jié)點(CPDl)和第二節(jié)點(CPD2)相連接；第一電容器(Cll)，所述第一電容器連接在第一節(jié)點與第三節(jié)點(DCLKl)之間；第二電容器(C12)，所述第二電容器連接在第一晶體管的柵極與第四節(jié)點(GCLKl)之間；第一緩沖器，所述第一緩沖器響應(yīng)于第一控制信號(DCLKlO)來驅(qū)動第三節(jié)點；第二緩沖器，所述第二緩沖器響應(yīng)于第二控制信號(GCLKlO)來驅(qū)動第三節(jié)點，第一緩沖器在第一控制信號的轉(zhuǎn)變時的驅(qū)動能力比在第二控制信號的轉(zhuǎn)變時的驅(qū)動能力低。優(yōu)選地，第一緩沖器具備第一反相器(IN34)和第二反相器(T38、T39)，所述第一反相器和所述第二反相器的輸出共同地連接于第三節(jié)點，第一反相器響應(yīng)于第一控制信號來驅(qū)動第三節(jié)點，第二反相器響應(yīng)于第一控制信號和第二控制信號二者來驅(qū)動第三節(jié)點。優(yōu)選地，第二反相器具備第二晶體管(T38)，第三晶體管的柵極是通過對第一控制信號和第二控制信號二者的邏輯進(jìn)行運算而被驅(qū)動的。
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另外，還可以具備連接在第一節(jié)點與第一晶體管的柵極之間的第三晶體管(T12)。作為本發(fā)明的再一個實施方式，提供一種電壓變換電路，其特征在于具備第一晶體管(Tll)，所述第一晶體管與第一節(jié)點(CPDl)和第二節(jié)點(CPD2)相連接；第二晶體管(T21)，所述第二晶體管與第二節(jié)點和第三節(jié)點(CPD3)相連接；第一電容器(Cll)，所述第一電容器連接在第一節(jié)點與第四節(jié)點(DCLKl)之間；第二電容器(C12)，所述第二電容器連接在第一晶體管的柵極與第五節(jié)點(GCLKl)之間；第三電容器(C21)，所述第三電容器連接在第二節(jié)點與第六節(jié)點(DCLK2)之間；第四電容器(C22)，所述第四電容器連接在第二晶體管的柵極與第七節(jié)點(GCLK2)之間；第一緩沖器，所述第一緩沖器響應(yīng)于第一控制信號(DCLKlO)來驅(qū)動第四點；第二緩沖器，所述第二緩沖器響應(yīng)于第二控制信號(GCLKlO)來驅(qū)動第五節(jié)點；第三緩沖器，所述第三緩沖器響應(yīng)于第三控制信號(DCLKlO)來驅(qū)動第六節(jié)點；第四緩沖器，所述第四緩沖器響應(yīng)于第四控制信號(GCLKlO)來驅(qū)動第七節(jié)點，其中，第一緩沖器在第一控制信號的轉(zhuǎn)變時的驅(qū)動能力比在第二控制信號的轉(zhuǎn)變時的驅(qū)動能力低，第三緩沖器在第三控制信號的轉(zhuǎn)變時的驅(qū)動能力比在第四控制信號的轉(zhuǎn)變時的驅(qū)動能力低。優(yōu)選地，第一緩沖器具備第一反相器(IN34)和第二反相器(T38、T39)，所述第一反相器和所述第二反相器的輸出共同地連接于第四節(jié)點，第一反相器響應(yīng)于第一控制信號來驅(qū)動第四節(jié)點，第二反相器響應(yīng)于第一控制信號、第二控制線以及第四控制信號來驅(qū)動第四節(jié)點；第三緩沖器具備第三反相器(IN54)和第四反相器(T58、T59)，所述第三反相器和所述第四反相器的輸出共同地連接于第六節(jié)點，第三反相器響應(yīng)于第三控制信號來驅(qū)動第六節(jié)點，第四反相器響應(yīng)于第三控制信號、第四控制信號以及第二控制信號來驅(qū)動第六節(jié)點。優(yōu)選地，第二反相器具備第三晶體管(T38)和第四晶體管(T39)，第三晶體管的柵極是通過對第一控制信號和第二控制信號二者的邏輯進(jìn)行運算而被驅(qū)動的，第四晶體管是通過對第一控制信號和第四控制信號二者的邏輯進(jìn)行運算而被驅(qū)動的，第四反相器具備第五晶體管(T58)和第六晶體管(T59)，第五晶體管的柵極是通過對第三控制信號和第四控制信號二者的邏輯進(jìn)行運算而被驅(qū)動的，第六晶體管是通過對第三控制信號和第二控制信號二者的邏輯進(jìn)行運算而被驅(qū)動的。另外，可以具備連接在第一節(jié)點與第一晶體管的柵極之間的第七晶體管(T12)以及連接在第二節(jié)點與第二晶體管的柵極之間的第八晶體管(T22)。本發(fā)明的一個實施方式的非易失性半導(dǎo)體存儲器具有通過將由上述的電壓變換電路發(fā)生的高電壓提供給字線來執(zhí)行寫入的存儲器單元。本發(fā)明的另一個實施方式的非易失性半導(dǎo)體存儲器具有通過將由上述的電壓變換電路發(fā)生的高電壓提供給阱來執(zhí)行寫入的存儲器單元。

(發(fā)明的效果)如果采用本發(fā)明，則可以提供準(zhǔn)確的電流復(fù)制器，可以提供準(zhǔn)確的高電壓檢測電路以及高電壓發(fā)生電路。另外，如果采用本發(fā)明，則可以提供在抑制驅(qū)動信號的下降和上升的同時，降低了尖峰電流的電荷泵電路。另外，可以提供具有這種電壓變換電路的半導(dǎo)體存儲裝置。


圖I是本發(fā)明的一個實施方式的非易失性半導(dǎo)體存儲器的功能方框圖。圖2是本發(fā)明的一個實施方式的高電壓調(diào)節(jié)電路的功能方框圖。圖3是本發(fā)明的一個實施方式的高電壓發(fā)生電路的功能方框圖。圖4是本發(fā)明的一個實施方式的電荷泵電路的電路圖。圖5是本發(fā)明的一個實施方式的控制電荷泵的電路的信號的波形。圖6是本發(fā)明的一個實施方式的復(fù)制檢測電路的電路圖。圖7是說明本發(fā)明的一個實施方式的復(fù)制檢測電路的動作的圖。圖8是現(xiàn)有的復(fù)制檢測電路的電路圖。圖9是說明現(xiàn)有的復(fù)制檢測電路的動作的圖。圖10是本發(fā)明的一個實施方式的時鐘緩沖電路的電路圖。圖11是本發(fā)明的一個實施方式的時鐘緩沖電路的電路圖。圖12是本發(fā)明的一個實施方式的時鐘緩沖電路以及電壓變換電路的各節(jié)點上的電壓的波形圖。圖13是本發(fā)明的一個實施方式的時鐘緩沖電路的各節(jié)點上的電壓的波形圖以及總電流ICC。圖14是現(xiàn)有的電荷泵電路及其驅(qū)動信號的波形圖。圖15是用于驅(qū)動現(xiàn)有的電荷泵電路的時鐘緩沖電路的一個例子。圖16是用于驅(qū)動現(xiàn)有的電荷泵電路的時鐘緩沖電路的各個節(jié)點上的電壓的波形圖以及總電流ICC。(附圖標(biāo)記說明)10 :參考電流發(fā)生電路；20 =Iref變換電路；30 :高電壓移位電路；40 :參考電壓發(fā)生電路；t3、t6、t7、tlO :時刻；DCLKI、GCLKI、DCLK2、GCLK2 :驅(qū)動信號；ICC :流過時鐘緩沖電路的總電流
具體實施例方式以下，以用于實施本發(fā)明的方式作為實施方式說明。另外，本發(fā)明對以下說明的實施方式?jīng)]有任何限制?？梢詫σ韵抡f明的實施方式進(jìn)行各種變形來實施本發(fā)明。圖I是本發(fā)明的一個實施方式的非易失性半導(dǎo)體存儲器的功能方框圖。所述非易失性半導(dǎo)體存儲器可以只具有所謂的存儲功能，也可以是和CPU核心等共存的所謂的存儲器核心。所述非易失性半導(dǎo)體存儲器可以在由電源電壓VCC(例如，I. 8V)和接地電壓VSS組成的單一電源下動作。向所述非易失性半導(dǎo)體存儲器提供地址信號(ADDR)、控制信號(CTRL)等，并利用DQ端子進(jìn)行數(shù)據(jù)的輸入輸出。地址信號(ADDR)被提供給地址緩沖電路(ADDR buffers)分別將地址信號(ADDR)中的行地址(X-ADDR)被提供給行譯碼器(X-decoders)、將列地址(Y-ADDR)提供給列譯碼器(Y_decoders)。存儲器單元陣列(Memory Cell Array)是將具有電荷蓄積層(浮柵、氮化膜等)的P型MOS晶體管配置成矩陣狀而構(gòu)成的，其控制柵與字線連接，字線由行譯碼器(X-decoders)驅(qū)動。另外，分別地，P型MOS晶體管的源極與公共源極線連接，漏極與位線連接，位線由列選擇門(Y-selectgates)選擇。列選擇門(Y-select gates)由列譯碼器(Y-decoders)驅(qū)動。列選擇門(Y-select gates)是多路復(fù)用器電路,利用感測放大電路(Sense Amps)將由所述多路復(fù)用器電路選擇的位線電壓(或者流過該位線的電流)感測并作為讀出數(shù)據(jù)，該數(shù)據(jù)被頁緩沖電路(Page buffers)鎖存，并利用寫入數(shù)據(jù)加載電路(Program Data loading)按照頁緩沖器內(nèi)地址(Page-ADDR)并經(jīng)由輸入輸出緩沖電路(1/0 buffers)提供給DQ端子。另外，從DQ端子提供的寫入數(shù)據(jù)經(jīng)由輸入輸出緩沖電路(1/0 buffers)被頁緩沖電路(Page buffers)鎖存,并被寫入緩沖電路(Program Buffers)所保持。將保持在此的數(shù)據(jù)提供給由列選擇門(Y-select gates)所選擇的位線，并寫入到選中的存儲器單元中。寫入是通過分別地對位線提供0V、對公共源極線提供VCC或更高的電壓、對字線提供高電壓VPl并對阱提供高電壓VP2來產(chǎn)生帶間隧穿電流而使電子被電荷蓄積層捕獲來執(zhí)行的。在此，高電壓VPl、高電壓VP2例如是7V、5V。這些讀出動作以及寫入動作是利用根據(jù)控制信號(CTRL)而動作的狀態(tài)轉(zhuǎn)移裝置(State Machine)和控制電路(CTRL ckt)而控制的。高電壓調(diào)節(jié)電路(High-VoltageRegulator)由狀態(tài)轉(zhuǎn)移裝置(State Machine)和控制電路(CTRL ckt)控制，并輸出高電壓VP1、高電壓VP2以及負(fù)電壓VN。高電壓VPl和負(fù)電壓VN被提供給行譯碼器(X-decoders)，高電壓VP2被提供給阱偏置控制電路(Wellbias CTRL)。如上所述，在寫入時，分別地對位線提供0V、對公共源極線提供VCC或更高的電壓、對字線提供高電壓VPl并對阱提供高電壓VP2。圖2是本發(fā)明的一個實施方式的高電壓調(diào)節(jié)電路(High-Voltage Regulator)的功能方框圖的一部分。在輸出VP1、VP2以及VN這三個電壓的情況下，配置三個系統(tǒng)的同樣的電路(在負(fù)電壓發(fā)生電路的情況下，是使電路的PN反轉(zhuǎn)并使信號的正負(fù)反轉(zhuǎn)的負(fù)電壓發(fā)生電路)。高電壓調(diào)節(jié)電路(High-Voltage Regulator)包含高電壓發(fā)生電路(PUMP)、分壓電路(Voltage Divider)、比較電路(Comparator)以及振蕩器(Oscillator)。根據(jù)電路的激活信號(EN)，高電壓發(fā)生電路(PUMP)、分壓電路(VoltageDivider)、比較電路(Comparator)以及振蕩器(Oscillator)被激活。比較電路、(Comparator)將從帶隙基準(zhǔn)電位發(fā)生電路(Band Gap reference)提供的基準(zhǔn)電位(VREF)與作為分壓電路(Voltage Divider)的輸出的反饋電壓DVIV進(jìn)行比較，來控制振蕩器(Oscillator)的動作。振蕩器(Oscillator)向高電壓發(fā)生電路(PUMP)提供時鐘信號(CLK)。如果高電壓發(fā)生電路(PUMP)的輸出過度上升，則負(fù)反饋動作，停止振蕩器(Oscillator)的時鐘信號(CLK)的提供，如果高電壓發(fā)生電路(PUMP)的輸出低于規(guī)定值，則再次開始提供時鐘信號(CLK)。圖3是高電壓發(fā)生電路(PUMP)的功能方框圖。高電壓發(fā)生電路(PUMP)包含移相電路(Phase Shifter)、時鐘緩沖電路(CLK buffers)以及電荷泵電路(CP)。將時鐘信號(CLK)提供給移相 電路(Phase Shifter)，生成以下利用圖5詳細(xì)說明的四相的控制信號DCLK10、GCLK10、DCLK20和GCLK20。移相電路(Phase Shifter)使用多個延遲電路而構(gòu)成。時鐘緩沖電路(CLK buffers)接收控制信號DCLK10、GCLKlO, DCLK20以及GCLK20，并生成驅(qū)動信號DCLK1、GCLK1、DCLK2以及GCLK2。電荷泵電路(CP)接收驅(qū)動信號DCLKl、GCLKl、DCLK2以及GCLK2并生成高電壓VP(VP1、VP2等。在負(fù)電壓的情況下是VN)。圖4是電荷泵電路(CP)的電路圖。在被提供了電源電壓VCC和升壓電壓VP的節(jié)點之間串聯(lián)連接有由NMOS構(gòu)成的晶體管TOI、T11、T21、T31以及T41。將晶體管TOl與Tll之間、Tl I與T21之間、T21與T31之間、T31與T41之間的各個節(jié)點分別記為CPD1、CPD2、CPD3、以及CPD4。將晶體管T01、Til、T21、T31以及T41的各個柵極的各個節(jié)點記為CPGO、CPG1、CPG2、CPG3、以及CPG4。在VCC與CPGO之間連接有由NMOS構(gòu)成的晶體管T02，其柵極與CPDl連接。在CPDl與CPGl之間連接有由NMOS構(gòu)成的晶體管T12，其柵極與CPD2連接。在CPD2與CPG2之間連接有由NMOS構(gòu)成的晶體管T22，其柵極與CPD3連接。在CPD3與CPG3之間連接有由NMOS構(gòu)成的晶體管T32，其柵極與CPD4連接。在CPD4與CPG4之間連接有由NMOS構(gòu)成的晶體管T42，其柵極與VP連接。在CPGO上連接有電容器C00，該電容器的對置電極由驅(qū)動信號GCLK2驅(qū)動。在CPGl上連接有電容器C12，該電容器的對置電極由驅(qū)動信號GCLKl驅(qū)動。在CPG2上連接有電容器C22，該電容器的對置電極由驅(qū)動信號GCLK2驅(qū)動。在CPG3上連接有電容器C32，該電容器的對置電極由驅(qū)動信號GCLKl驅(qū)動。在CPG4上連接有電容器C42，該電容器的對置電極由驅(qū)動信號GCLK2驅(qū)動。在CPDl上連接有電容器C11，該電容器的對置電極由驅(qū)動信號DCLKl驅(qū)動。在CPD2上連接有電容器C21，該電容器的對置電極由驅(qū)動信號DCLK2驅(qū)動。在CPD3上連接有電容器C31，該電容器的對置電極由驅(qū)動信號DCLKl驅(qū)動。在CPD4上連接有電容器C41，該電容器的對置電極由驅(qū)動信號DCLK2驅(qū)動。圖5是為了生成驅(qū)動信號DCLK1、GCLK1、DCLK2、GCLK2而使用的控制信號DCLK10、GCLK10、DCLK20 以及 GCLK20 的波形。圖6是本發(fā)明的一個實施方式的復(fù)制檢測電路的電路圖。是相當(dāng)于圖2的高電壓調(diào)節(jié)電路(High-Voltage Regulator)中的分壓電路(Voltage divider)的電路。復(fù)制檢測電路包含參考電流發(fā)生電路10、Iref變換電路20、高電壓移位電路30、以及參考電壓發(fā)生電路40。參考電壓發(fā)生電路40接收電源電壓VCC和接地電壓VSS，并生成提供給參考電流發(fā)生電路10以及Iref變換電路20的參考電壓VREF。所述參考電壓發(fā)生電路40是以不管溫度或電源電壓VCC的變化如何都以能夠生成始終為恒定電壓的參考電壓VREF的方式，例如利用帶隙電路等構(gòu)成的。參考電流發(fā)生電路10包含PMOS晶體管MP0、參考電阻器Rref以及差動放大器AMPlO。PMOS晶體管MPlO和參考電阻器Rref串聯(lián)連接在電源電壓VCC與接地電壓VSS之間。差動放大器AMPlO的反相輸入端子被提供了由參考電壓發(fā)生電路40生成的參考電壓VREF,同相輸入端子連接于PMOS晶體管MPlO與參考電阻器Rref的連接點、即PMOS晶體管MPlO的漏極。差動放大器AMPlO的輸出連接于PMOS晶體管MPlO的柵極。Iref變換電路20包含PMOS晶體管MPll和MP12、NM0S晶體管麗10和麗11、以及差動放大器AMPlI。PMOS晶體管MPlI和NMOS晶體管麗10串聯(lián)連接在電源電壓VCC與接地電壓VSS之間。PMOS晶體管MPll的柵極與PMOS晶體管MPlO的柵極相連接。PMOS晶體管MPll和PMOS晶體管MPlO具有相同的尺寸(柵極長度以及柵極寬度)。PMOS晶體管MP12 和NMOS晶體管麗11串聯(lián)連接在電源電壓VCC與接地電壓VSS之間。NMOS晶體管麗11的柵極與其漏極相連接，并且與NMOS晶體管麗10的柵極相連接。NMOS晶體管麗11和NMOS晶體管MNlO具有相同的尺寸(柵極長度以及柵極寬度)。差動放大器AMPl I的同相輸入端子被提供了由參考電壓發(fā)生電路40生成的參考電壓VREF，反相輸入端子連接于PMOS晶體管MPll與NMOS晶體管麗10的連接點、即PMOS晶體管MPll的漏極。差動放大器AMPll的輸出連接于PMOS晶體管MP12的柵極。高電壓移位電路30包含檢測用的電阻元件(具有將參考電阻器Rref串聯(lián)n個的電阻值)和NMOS晶體管麗12。檢測用的電阻元件nRef和NMOS晶體管麗12串聯(lián)連接在高電壓端子VP與接地電壓VSS之間。NMOS晶體管麗12的柵極連接于NMOS晶體管麗11的柵極。NMOS晶體管麗11和NMOS晶體管麗12具有相同的尺寸(柵極長度以及柵極寬度)。從檢測用的電阻元件nRef與NMOS晶體管麗12的連接點引出檢測端子VDIV。下面，利用圖7說明圖6所示的復(fù)制檢測電路的動作。利用差動放大器AMlO的負(fù)反饋控制，對流過包括PMOS晶體管MPlO和參考電阻器Rref的電流路徑的參考電流IreflO進(jìn)行控制，使得VREF = IreflO X Rref的關(guān)系成立。即，如果PMOS晶體管MP10的漏極電壓比參考電壓VREF低，則差動放大器AMP10的輸出變低，參考電流IreflO變大，由此將PMOS晶體管MPlO的漏極電壓提高。另一方面，如果PMOS晶體管PMlO的漏極電壓比參考電壓VREF高，則差動放大器AMPlO的輸出變高，參考電流IreflO變小，由此使PMOS晶體管MPlO的漏極電壓降低。這樣，PMOS晶體管MPlO的漏極電壓始終維持參考電壓VREF，其結(jié)果，流過該電流路徑的參考電流IreflO以VREF = IreflOXRref的關(guān)系成立的方式受到控制。在Iref變換電路20內(nèi)，也執(zhí)行利用差動放大器AMPlI的負(fù)反饋控制，對PMOS晶體管MPll的漏極電壓以成為參考電壓VREF的方式進(jìn)行控制。S卩，如果PMOS晶體管MPll的漏極電壓變得比參考電壓VREF低，則差動放大器AMPl I的輸出變高，流過包括PMOS晶體管MP12和NMOS晶體管麗11的電流路徑的電流Irefl2變小，對該電流Irefl2進(jìn)行鏡像的電流Irefll也變小，使PMOS晶體管MPll的漏極電壓提高。另一方面，如果PMOS晶體管MPll的漏極電壓變得比參考電壓VREF高，則差動放大器AMPll的輸出變低，流過包括PMOS晶體管MP12和NMOS晶體管麗11的電流路徑的電流Iref 12變大，對該電流Iref 12進(jìn)行鏡像的電流Irefll也變大，使PMOS晶體管MPll的漏極電壓降低。這樣，PMOS晶體管MPll的漏極電壓始終維持參考電壓VREF。PMOS晶體管MPll與PMOS晶體管MPlO的柵極共用，并且二者尺寸相同。再者，如上所述，PMOS晶體管MPll的漏極電壓為參考電壓VREF，PM0S晶體管MPlO的漏極電壓也是參考電壓VREF。其結(jié)果，流過包括PMOS晶體管MPlI和NMOS晶體管麗10的電流路徑的電流Irefll成為與參考電流IreflO準(zhǔn)確地相同的大小的電流。因為NMOS晶體管麗12與NMOS晶體管麗10或麗11的柵極共用，并且二者尺寸相同，所以流過包括檢測用的電阻元件nRref和NMOS晶體管麗12的電流路徑的電流Iref 13在檢測電壓VDIV與參考電壓VREF —致時成為與IreflO準(zhǔn)確地相同的大小的電流。這樣，進(jìn)行電流的復(fù)制。其結(jié)果，VDIV的電壓準(zhǔn)確地變成VDIV = VP-IiXIref XRref =VP-nXVREF。于是，VP的變化量A VP與VDIV的變化量AVDIV —致，可以進(jìn)行精度極其良好的高電壓的檢測。
再次參照圖2,在高電壓調(diào)節(jié)電路(High-Voltage Regulator)中，將相當(dāng)于分壓電路(Voltage divider)的復(fù)制檢測電路的檢測電壓VDVI提供給比較電路(Comparator)。比較電路(Comparator)例如利用差動放大器構(gòu)成。于是，將檢測電壓VDVI與參考電壓VREF比較，進(jìn)行高電壓VP的檢測。即，如果VP比VREFX (1+n)高，則檢測電壓VDVI比參考電壓VREF高，比較電路(Comparator)的輸出成為非激活。另一方面，如果高電壓VP比VREFX (1+n)低，則檢測電壓VDVI比參考電壓VREF低，比較電路(Comparator)的輸出成為激活。這樣，可以通過將相當(dāng)于分壓電路(Voltage Divider)的復(fù)制檢測電路與比較電路(Comparator)相連接,來獲得高壓檢測電路。所述高壓檢測電路的輸出、即比較電路(Comparator)的輸出控制振蕩器(Oscillator)的動作，在所述輸出為激活的情況下，時鐘CLK振蕩輸出，高電壓發(fā)生電路(PUMP)以使高電壓VP升高的方式動作。另一方面，在所述輸出為非激活的情況下，時鐘CLK的振蕩停止，高電壓發(fā)生電路(PUMP)停止動作，高電壓VP變低。這樣，對高電壓VP以維持在VREFX (1+n)的值的方式進(jìn)行負(fù)反饋控制。如上所述，如果使用本發(fā)明的復(fù)制檢測電路構(gòu)成高電壓檢測電路，并把它用于高電壓調(diào)節(jié)電路，則可以進(jìn)行準(zhǔn)確的高電壓的控制。如上所述，圖I的存儲器單元陣列(Memory Cell Array)是將具有電荷蓄積層(浮柵、氮化膜等)的P型MOS晶體管配置成矩陣狀而構(gòu)成的。另外，其數(shù)據(jù)的寫入通過以下方式進(jìn)行將由上述的高電壓調(diào)節(jié)電路(High-Voltage Regulator)生成的高電壓VPl施加在P型MOS晶體管的柵極上，將由同樣的電路生成的高電壓VP2施加在阱上，在漏極上施加接地電壓VSS，產(chǎn)生帶間隧穿電流，并在電荷蓄積層上捕獲電荷。在使用這種寫入方法的情況下，因為需要極其準(zhǔn)確的高電壓的控制，所以優(yōu)選使用本發(fā)明的高電壓檢測電路。以上，在上述實施方式中，以檢測正的高電壓的高電壓檢測電路為中心進(jìn)行了說明，但也可以通過使復(fù)制檢測電路中的晶體管的極性反轉(zhuǎn)，來構(gòu)成準(zhǔn)確地檢測負(fù)電壓的負(fù)電壓檢測電路。另外在上述實施方式中，以PMOS晶體管MPlO和MPll是相同尺寸，NMOS晶體管麗10、麗11以及麗12全都為相同尺寸為前提進(jìn)行了說明，但也可以使晶體管的尺寸、特別是柵極寬度不同來在電流驅(qū)動能力方面產(chǎn)生差異。在這種情況下，IreflO和Iref 13也可以維持與晶體管的尺寸相應(yīng)的比例關(guān)系。另外，以下說明用于實施本發(fā)明的另一個實施方式。圖10(a)和(b)是時鐘緩沖電路(CLK buffers)的一部分，分別是生成驅(qū)動信號DCLKl、驅(qū)動信號GCLKl的電路。生成驅(qū)動信號DCLKl的電路包含含有連續(xù)地連接的反相器IN31、IN32、IN33以及IN34的串聯(lián)電路；被提供了反相器IN32的輸出和驅(qū)動信號GCLKl的與非門(NAND36);被提供了驅(qū)動信號GCLK2的反相器IN35 ;被提供了反相器IN32的輸出和反相器IN35的輸出的或非門(N0R37)；由NAND36的輸出驅(qū)動的PMOS晶體管T38 ；以及由N0R37的輸出驅(qū)動的NMOS晶體管T39。生成驅(qū)動信號GCLKl的電路采用連續(xù)地連接 了反相器INN41、IN42、IN43、IN44的結(jié)構(gòu)。圖中的數(shù)值(反相器IN31上的3. 2um、l. 6um)是構(gòu)成反相器的PMOS晶體管和NMOS晶體管的柵極寬度(在反相器IN31中，PMOS晶體管的柵極寬度是3. 2 u m,NM0S晶體管的柵極寬度是I. 6 y m)。驅(qū)動信號DCLKl的驅(qū)動利用兩個反相器來執(zhí)行。一個是IN34，另外一個是包括晶體管T38和T39的反相器電路。晶體管T38和T39的柵極寬度例如分別是120 u m、60 u m,設(shè)定得比較大(比構(gòu)成IN34的晶體管的柵極寬度大。但是，作為驅(qū)動力的總和只要增加，就不限定為比構(gòu)成IN34的晶體管的柵極寬度大)。由此，可以有效地抑制驅(qū)動信號DCLKl的下降和上升。圖11(a)和(b)也是時鐘緩沖電路(CLK buffers)的一部分，分別為生成驅(qū)動信號DCLK2、驅(qū)動信號GCLK2的電路。生成驅(qū)動信號DCLK2的電路包含由連續(xù)地連接的反相器IN51、IN52、IN53以及IN54組成的串聯(lián)電路；被提供了反相器IN52的輸出和驅(qū)動信號GCLK2的與非門(NAND56);被提供了驅(qū)動信號GCLKl的反相器IN55 ;被提供了反相器IN52的輸出和反相器IN55的輸出的或非門(N0R57);由NAND56的輸出驅(qū)動的PMOS晶體管T58 ；以及由N0R57的輸出驅(qū)動的NMOS晶體管T59。生成驅(qū)動信號GCLK2的電路采用連續(xù)地連接了反相器INN61、IN62、IN63、以及IN64的結(jié)構(gòu)。驅(qū)動信號DCLK2的驅(qū)動也是利用兩個反相器來執(zhí)行的。一個是IN54,另一個是利用包括晶體管T58和T59的反相器電路。晶體管T58和T59的柵極寬度設(shè)定得比較大。據(jù)此，可以有效地抑制驅(qū)動信號DCLK2的下降和上升。圖12是時鐘緩沖電路(CLK buffers)以及電荷泵電路(CP)的各個節(jié)點的電壓的波形圖。在圖12中表示了控制信號DCLK10、GCLK10、DCLK20以及GCLK20、驅(qū)動信號DCLK1、GCLKl、DCLK2以及GCLK2、CPD1、CPD2 (用虛線表示)、CPG1以及CPG2 (用虛線表示)的各個節(jié)點的電壓波形。如果在時刻tl控制信號GCLK20變成L，則與之相應(yīng)地驅(qū)動信號GCLK2變?yōu)長。如果在時刻t2控制信號DCLK20變成L，則與之相應(yīng)地驅(qū)動信號DCLK2變?yōu)長。如果在時刻t3控制信號DCLKlO變成H，則與之相應(yīng)地反相器IN31 IN34作出響應(yīng)，驅(qū)動信號DCLKl變成H。與此同時，經(jīng)由電容器Cll，CPDl升壓。在此，因為GCLKl還是L，所以NAND36的輸出是H，晶體管T38是非導(dǎo)通的。即，驅(qū)動信號DCLKl只由反相器IN34的PMOS晶體管(柵極寬度40i!m)驅(qū)動。因而，如下所述，CPDl的升壓時的瞬間電流不會變得那么大。如果在時刻t4控制信號GCLKlO變成H，則與之相應(yīng)地反相器IN41 IN44作出響應(yīng)，驅(qū)動信號GCLKl變成H。其結(jié)果，經(jīng)由電容器C12，CPGl升壓，晶體管Tll導(dǎo)通，將CPDl的升壓電壓順序轉(zhuǎn)送到CPD2。通過這樣的電荷轉(zhuǎn)移(CMl)，CPD1的電壓逐漸降低，而另一方面，CPD2的電壓逐漸增高。在此，因為GCLKl是H，所以NAND36的輸出變成L，晶體管T38導(dǎo)通。即，驅(qū)動信號DCLKl由反相器IN34的PMOS晶體管(柵極寬度40 u m)和晶體管T38 (柵極寬度120i!m) 二者而驅(qū)動為H。因而，驅(qū)動信號DCLKl的下降如圖12所示是微小的，受到了有效的抑制。另外，在該時刻，驅(qū)動信號DCLK2由反相器INV54(柵極寬度20 u m)和晶體管T59 (柵極寬度60 u m) 二者而驅(qū)動為L。驅(qū)動信號DCLK2的上升也如圖12所示那樣是微小的，也受到了有效的抑制。在時刻t5，如果控制信號GCLKlO變成L，則與之相應(yīng)地反相器IN41 IN44作出響應(yīng)，驅(qū)動信號GCLKl變成L。其結(jié)果，晶體管Tll變成非導(dǎo)通，CPDl的升壓電壓向CPD2的 轉(zhuǎn)送結(jié)束。在時刻t6，如果控制信號DCLKlO變成L，則與之相應(yīng)地反相器IN31 IN34作出響應(yīng)，驅(qū)動信號DCLKl變成L。另外，在該時刻，因為驅(qū)動信號GCLK2是L，所以N0R37的輸出變成L，晶體管T39是非導(dǎo)通的。其結(jié)果，驅(qū)動信號DCLKl只由反相器IN34的NMOS晶體管(柵極寬度20i!m)驅(qū)動。因而，如下所述，流過時鐘緩沖電路的瞬間電流不會變得那么大。在時刻t7，如果控制信號DCLK20變成H，則與之相應(yīng)地反相器IN51 IN54作出響應(yīng)，驅(qū)動信號GCLK2變成H。與此同時，經(jīng)由電容器C21，CPD2升壓。在此，因為GCLK2還是L，所以NAND56的輸出為H，晶體管T58是非導(dǎo)通的。即，驅(qū)動信號DCLK2僅由反相器IN54的PMOS晶體管(柵極寬度40i!m)驅(qū)動。因而，如下所述，CPD2升壓的瞬間電流不會變得那么大。在時刻t8，如果控制信號GCLK20變成H，則與之相應(yīng)地反相器IN61 IN64作出響應(yīng)，驅(qū)動信號GCLK2變成H。其結(jié)果，經(jīng)由電容器C22，CPG2升壓，晶體管T21導(dǎo)通，CPD2的升壓電壓被順序轉(zhuǎn)送到CPD3。通過這樣的電荷轉(zhuǎn)移(CM2)，CPD2的電壓逐漸降低，而另一方面，雖然未圖示，但CPD3的電壓逐漸上升。在此，因為GCLK2是H，所以NAND56的輸出變成L，晶體管T58導(dǎo)通。S卩，驅(qū)動信號DCLK2由反相器IN54的PMOS晶體管(柵極寬度40 u m)和晶體管T58(柵極寬度120 ym) 二者而驅(qū)動為H。因而，驅(qū)動信號DCLK2的下降如圖12所示那樣是微小的，受到了有效的抑制。另外，在該時刻，驅(qū)動信號DCLKl由反相器INV34(柵極寬度20 u m)和晶體管T39 (柵極寬度60 u m) 二者而驅(qū)動為L。驅(qū)動信號DCLKl的上升也如圖12所示那樣是微小的，受到了有效的抑制。在時刻t8，進(jìn)一步地，由于驅(qū)動信號⑶LK2變成H，因而經(jīng)由電容器C00，CPGO升壓，晶體管TOl導(dǎo)通，從VCC向CPDl順序地轉(zhuǎn)送電荷。由于這種電荷轉(zhuǎn)移(CM3)的作用，CPDl的電壓逐漸升高。在時刻t9，如果控制信號GCLK20變成L，則與之相應(yīng)地反相器IN61 IN64作出響應(yīng)，驅(qū)動信號GCLK2變?yōu)長。其結(jié)果，晶體管T21變成非導(dǎo)通，CPD2的升壓電壓向CPD3的
轉(zhuǎn)送結(jié)束。在時刻tlO，如果控制信號DCLK20變成L，則與之相應(yīng)地反相器IN51 IN54作出響應(yīng)，驅(qū)動信號DCLK2變?yōu)長。另外，在該時刻，因為驅(qū)動信號GCLKl是L，所以N0R57的輸出變成L，晶體管T59是非導(dǎo)通的。其結(jié)果，驅(qū)動信號DCLK2僅由反相器IN54的NMOS晶體管(柵極寬度20i!m)驅(qū)動。因而，如下所述，流過時鐘緩沖電路的瞬間電流不會變得那么大。
在時刻tll，如果控制信號DCLKlO變成H，則執(zhí)行與時刻t3相同的動作。另外，在時刻tl2，如果控制信號GCLKlO變成H，則執(zhí)與時刻t4相同的動作。在此也發(fā)生電荷轉(zhuǎn)移(CM4)。圖13是時鐘緩沖電路的各個節(jié)點的電壓的波形圖以及總電流ICC?？傠娏鱅CC是從VCC向著VSS流過的電流的總和。在驅(qū)動信號DCLKl從L向H轉(zhuǎn)變的時刻t3，發(fā)生驅(qū)動信號DCLKl的時鐘緩沖電路的上拉驅(qū)動能力不 大。其結(jié)果，有效地抑制了在時鐘緩沖電路中瞬間地流過大電流的現(xiàn)象。另外，在驅(qū)動信號DCLK2從L向H轉(zhuǎn)變的時刻(t7)，在時鐘緩沖電路中瞬間地流過大電流的現(xiàn)象也受到了有效的抑制。另外，發(fā)生驅(qū)動信號DCLKl的時鐘緩沖電路的下拉驅(qū)動能力在驅(qū)動信號DCLKl從H向L轉(zhuǎn)變的時刻(t6)不大，所以在時鐘緩沖電路中瞬間地流過大電流的現(xiàn)象受到了有效的抑制。另外，在驅(qū)動信號DCLK2從H向L轉(zhuǎn)變的時刻(tlO)，在時鐘緩沖電路中瞬間地流過大電流的現(xiàn)象也受到了有效的抑制。這樣，通過使尖峰電流分散，可以避免局部的電源電壓的下降，避免了在大的電流變化di/dt所引起的電感的作用下成為噪聲源這一問題的發(fā)生。
權(quán)利要求
1.一種復(fù)制電路，其特征在于具備 第一導(dǎo)電類型的第一晶體管； 第一電流路徑，其中串聯(lián)連接有第一導(dǎo)電類型的第二晶體管和第二導(dǎo)電類型的第三晶體管； 第二電流路徑，其中串聯(lián)連接有第一導(dǎo)電類型的第四晶體管和第二導(dǎo)電類型的第五晶體管，所述第四晶體管是以流過與在所述第一晶體管中流過的電流相當(dāng)?shù)碾娏鞯姆绞蕉鴺?gòu)成的，所述第五晶體管是以流過與在所述第三晶體管中流過的電流相當(dāng)?shù)碾娏鞯姆绞蕉鴺?gòu)成的； 第二導(dǎo)電類型的第六晶體管，所述第六晶體管是以流過與在所述第三晶體管中流過的電流相當(dāng)?shù)碾娏鞯姆绞綐?gòu)成的； 第一控制單元，所述第一控制單元以使所述第一晶體管的漏極電壓與參考電壓大致相等的方式控制所述第一晶體管的柵極電壓；和 第二控制單元，所述第二控制單元以使所述第四晶體管的漏極電壓與所述參考電壓大致相等的方式控制所述第二晶體管的柵極電壓。
2.如權(quán)利要求I所述的復(fù)制電路，其特征在于 所述第一晶體管的柵極與所述第四晶體管的柵極共同地連接，以及所述第三晶體管的漏極和柵極、所述第五晶體管的柵極、以及所述第六晶體管的柵極共同地連接。
3.如權(quán)利要求I所述的復(fù)制電路，其特征在于 所述第一控制單元是被供給了所述參考電壓和所述第一晶體管的漏極電壓、且輸出與所述第一晶體管的柵極相連接的第一差動放大器，以及 所述第二控制單元是被供給了所述參考電壓和所述第四晶體管的漏極電壓、且輸出與所述第二晶體管的柵極相連接的第二差動放大器。
4.一種高電壓檢測電路，其特征在于，包含如權(quán)利要求I所述的復(fù)制電路， 其中，所述第一導(dǎo)電類型的第一晶體管與第一電阻器串聯(lián)連接而構(gòu)成參考電流路徑，以及 所述第二導(dǎo)電類型的第六晶體管與第二電阻器串聯(lián)連接在高電壓端子與基準(zhǔn)電壓端子之間而構(gòu)成第三電流路徑。
5.如權(quán)利要求4所述的高電壓檢測電路，其特征在于 所述第一晶體管的柵極與所述第四晶體管的柵極共同地連接，以及所述第三晶體管的漏極和柵極、所述第五晶體管的柵極、以及所述第六晶體管的柵極共同地連接。
6.如權(quán)利要求4所述的高電壓檢測電路，其特征在于 所述第一控制單元是被供給了所述參考電壓和所述第一晶體管的漏極電壓、且輸出與所述第一晶體管的柵極相連接的第一差動放大器，以及 所述第二控制單元是被供給了所述參考電壓和所述第四晶體管的漏極電壓、且輸出與所述第二晶體管的柵極相連接的第二差動放大器。
7.如權(quán)利要求4所述的高電壓檢測電路，其特征在于還具備比較電路，所述比較電路將所述參考電壓與所述第六晶體管的漏極電壓進(jìn)行比較。
8.一種高電壓調(diào)節(jié)器電路，其特征在于具有利用如權(quán)利要求4至權(quán)利要求7的任意一項所述的高壓檢測電路的輸出來控制動作、且其輸出與所述高壓端子相連接的電荷泵。
9.一種非易失性半導(dǎo)體存儲裝置，其特征在于具備存儲器單元陣列，所述存儲器單元陣列具有利用如權(quán)利要求8所述的高電壓調(diào)節(jié)器電路的輸出電壓來執(zhí)行寫入或擦除的多個存儲器單元。
10.一種電壓變換電路，其特征在于具備 第一晶體管(Tll)，所述第一晶體管(Tll)與第一節(jié)點(CPDl)和第二節(jié)點(CPD2)相連接； 第一電容器(Cll)，所述第一電容器連接在所述第一節(jié)點與第三節(jié)點(DCLKl)之間；第二電容器(C12)，所述第二電容器連接在所述第一晶體管的柵極與第四節(jié)點(GCLKl)之間； 第一緩沖器，所述第一緩沖器響應(yīng)于第一控制信號(DCLKlO)來驅(qū)動所述第三節(jié)點；和第二緩沖器，所述第二緩沖器響應(yīng)于第二控制信號(GCLKlO)來驅(qū)動所述第三節(jié)點，其中，所述第一緩沖器在所述第一控制信號的轉(zhuǎn)變時的驅(qū)動能力比在所述第二控制信號的轉(zhuǎn)變時的驅(qū)動能力低。
11.如權(quán)利要求10所述的電壓變換電路，其特征在于 所述第一緩沖器具備第一反相器(IN34)和第二反相器(T38、T39)，所述第一反相器和所述第二反相器的輸出共同地連接于所述第三節(jié)點， 所述第一反相器響應(yīng)于所述第一控制信號來驅(qū)動所述第三節(jié)點，以及所述第二反相器響應(yīng)于所述第一控制信號和所述第二控制信號二者來驅(qū)動所述第三節(jié)點。
12.如權(quán)利要求11所述的電壓變換電路，其特征在于 所述第二反相器具備第二晶體管(T38)，以及 所述第二晶體管的柵極是通過對所述第一控制信號和所述第二控制信號二者的邏輯進(jìn)行運算而被控制的。
13.如權(quán)利要求10至12的任意一項所述的電壓變換電路，其特征在于還具備第三晶體管(T12)，所述第三晶體管連接在所述第一節(jié)點與所述第一晶體管的柵極之間。
14.如權(quán)利要求10所述的電壓變換電路，其特征在于還具備 第二晶體管(T21)，所述第二晶體管與所述第二節(jié)點和所述第三節(jié)點(CPD3)相連接；第三電容器(C21)，所述第三電容器連接在所述第二節(jié)點與第六節(jié)點(DCLK2)之間；第四電容器(C22)，所述第四電容器連接在所述第二晶體管的柵極與第七節(jié)點(GCLK2)之間； 第三緩沖器，所述第三緩沖器響應(yīng)于第三控制信號(DCLKlO)來驅(qū)動所述第六節(jié)點；和第四緩沖器，所述第四緩沖器響應(yīng)于第四控制信號(GCLKlO)來驅(qū)動所述第七節(jié)點，其中，所述第三緩沖器在所述第三控制信號的轉(zhuǎn)變時的驅(qū)動能力比在所述第四控制信號的轉(zhuǎn)變時的驅(qū)動能力低。
15.如權(quán)利要求14所述的電壓變換電路，其特征在于 所述第一緩沖器具備第一反相器(IN34)和第二反相器(T38、T39)，所述第一反相器和所述第二反相器的輸出共同地連接于所述第四節(jié)點，所述第一反相器響應(yīng)于所述第一控制信號來驅(qū)動所述第四節(jié)點， 所述第二反相器響應(yīng)于所述第一控制信號、所述第二控制信號以及所述第四控制信號來驅(qū)動所述第四節(jié)點， 所述第三緩沖器具備第三反相器(IN54)和第四反相器(T58、T59)，所述第三反相器和所述第四反相器的輸出共同地連接于所述第六節(jié)點， 所述第三反相器響應(yīng)于所述第三控制信號來驅(qū)動所述第六節(jié)點，以及所述第四反相器響應(yīng)于所述第三控制信號、所述第四控制信號以及所述第二控制信號來驅(qū)動所述第六節(jié)點。
16.如權(quán)利要求15所述的電壓變換電路，其特征在于 所述第二反相器具備第三晶體管(T38)和第四晶體管(T39)， 所述第三晶體管的柵極是通過對所述第一控制信號和所述第二控制信號二者的邏輯進(jìn)行運算而被驅(qū)動的，所述第四晶體管是通過對所述第一控制信號和所述第四控制信號二者的邏輯進(jìn)行運算而被驅(qū)動的， 所述第四反相器具備第五晶體管(T58)和第六晶體管(T59)，以及所述第五晶體管的柵極是通過對所述第三控制信號和所述第四控制信號二者的邏輯進(jìn)行運算而被驅(qū)動的，所述第六晶體管是通過對所述第三控制信號和所述第二控制信號二者的邏輯進(jìn)行運算而被驅(qū)動的。
17.如權(quán)利要求14至權(quán)利要求16的任意一項所述的電壓變換電路，其特征在于還具備 第七晶體管(T12)，所述第七晶體管連接在所述第一節(jié)點與所述第一晶體管的柵極之間；和 第八晶體管(T22)，所述第八晶體管連接在所述第二節(jié)點與所述第二晶體管的柵極之間。
18.一種非易失性半導(dǎo)體存儲裝置，其特征在于具有通過將利用如權(quán)利要求10至權(quán)利要求17的任意一項所述的電壓變換電路所發(fā)生的高電壓提供給字線來執(zhí)行寫入的存儲器單元。
19.一種非易失性半導(dǎo)體存儲裝置，其特征在于具有通過將利用如權(quán)利要求10至權(quán)利要求17的任意一項所述的電壓變換電路所發(fā)生的高電壓提供給阱來執(zhí)行寫入的存儲器單元。
全文摘要
本發(fā)明提供能夠準(zhǔn)確地復(fù)制電流的復(fù)制電路，其特征在于具備第一導(dǎo)電類型的第一晶體管(MP10)；第一電流路徑，串聯(lián)連接有第一導(dǎo)電類型的第二晶體管(MP12)和第二導(dǎo)電類型的第三晶體管(MN11)；第二電流路徑，串聯(lián)連接有以流過與流過第一晶體管的電流相當(dāng)?shù)碾娏鞯姆绞綐?gòu)成的第一導(dǎo)電類型的第四晶體管(MP11)和以流過與流過第三晶體管的電流相當(dāng)?shù)碾娏鞯姆绞綐?gòu)成的第二導(dǎo)電類型的第五晶體管(MN10)；以流過與流過第三晶體管的電流相當(dāng)?shù)碾娏鞯姆绞綐?gòu)成的第二導(dǎo)電類型的第六晶體管(MP12)；第一控制單元(AMP10)，控制第一晶體管的柵極電壓以便向第一晶體管的漏極提供參考電壓；第二控制單元(AMP11)，控制第二晶體管的柵極電壓以便向第四晶體管的漏極提供參考電壓。
文檔編號G11C16/06GK102682844SQ20121006824
公開日2012年9月19日 申請日期2012年3月15日 優(yōu)先權(quán)日2011年3月18日
發(fā)明者新林幸司 申請人:捷鼐訊有限公司