專利名稱：用于共享集成電路裝置中的內部電源的方法和設備的制作方法
技術領域：
本發(fā)明總地涉及集成電路裝置，并且尤其涉及具有內部電源的集成電路裝置。
背景技術：
諸如DRAM (動態(tài)隨機存取存儲器)和閃存(電可擦除/可編程非易失性存儲器)的集成電路裝置通常針對不同操作需要多個電壓來操作，該不同操作包括存儲、讀取和擦除數據。通過使用通常稱作Vdd的外部供應的電壓源來內部生成這些電壓。傳統(tǒng)的DRAM裝置可具有:Vpp電源，用于提供高電壓以用于將字線驅動至高于存儲器單元中所存儲的Vdd電平的電平；Vdd/2電源，用于驅動單元基板達到中間軌電位(mid-rail potential);以及Vbb電源,用于向存儲器單元基底提供負反向偏置電位。傳統(tǒng)的NAND閃存裝置可具有泵電路(pump circuit)用于生成-Jpass,以在頁面讀取操作期間應用于所選塊中的未選擇的字線；Vpgm，以在頁面編程操作中應用于所選字線；以及以在塊擦除操作期間應用于所選塊中的字線。這些內部電源電路占據了大量芯片面積并且增加了晶圓尺寸和成本，尤其在使用需要大的泵和儲能電容器的電容式泵電路時會導致該問題。電源電路還可能限制性能。例如，在NAND閃存裝置中，必須將Vpgm電壓脈沖化，并且與驗證讀取操作交替地重復地將其施加至字線。對字線充電所花費的時間為每個編程/驗證讀取周期增加了開銷并且可能延長編程時間參數tPKX；，該程序時間參數是NAND閃存性能中的關鍵因素。在一些集成電路裝 置中，該集成電路裝置例如是在JEDEC (電子元件工業(yè)聯合會)規(guī)范JESD209-2B中描述的LPDDR2 (低功耗雙倍數據傳輸率2) DRAM，可在給定時間窗口內激活的存儲體(bank)的數量取決于tFAW(四個存儲體激活窗口)，tFAW對于更高速度等級被指定為50ns。盡管可在該時間段內將激活所有8個存儲體的命令發(fā)給裝置，但tFAW限制通過強制用戶在滾動tFAW窗口內激活最多四個存儲體，來約束對內部Vpp發(fā)生器的電流驅動需求，以及可能對其它內部電壓發(fā)生器的電流驅動需求。該限制允許將Vpp發(fā)生器的尺寸從無限制存儲體激活所需要的尺寸進行減小，從而節(jié)約晶圓面積和成本。當結合多個存儲器裝置來提供更大的存儲器子系統(tǒng)時，這些存儲器裝置通常連接到公用共享總線。在這種情況下，可能沒有足夠的命令帶寬將所有裝置運行到它們最大的能力。例如，在八個LPDDR2DRAM裝置連接到在400MHz運行的共享命令總線的情況下，不可能在50ns tFAW窗口內向每個裝置發(fā)出四個存儲體激活命令。一個命令需要時鐘的兩個邊沿或2.5ns。因此，至少一些裝置將不會完全使用它們的內部Vpp發(fā)生器的能力。對于DRAM制造商而言，提供具有一定范圍的內部電壓發(fā)生器驅動能力以及優(yōu)化的晶圓尺寸的不同形式的存儲器產品是不切實際的。存儲器產品制造商依靠大批量的標準化產品來降低成本。
發(fā)明內容
本發(fā)明提供用于將多個集成電路的內部電壓連接到一起的方法和設備。這允許共享使用其他閑置資源，其結果是得到更大的容量和減小的尺寸。本發(fā)明適于單個或多個電壓共享。所述設備包括集成電路，該集成電路具有從外部環(huán)境到內部電源的連接。另外的實施例提供了到數個內部電源的通路。所述方法包括使訪問可用以及連接多個集成電路內部電壓和控制的過程。另外的實施例允許一個集成電路控制另一類似集成電路的內部電源。這體現為禁用所控制的集成電路的電源中的調節(jié)器以得到減少的功耗和更有效的資源配置的能力。該系統(tǒng)包括多個連接到一起、共享電源的集成電路。
根據下文結合附圖的詳細描述，本發(fā)明的其他特征和優(yōu)點將變得顯而易見，其中:圖1是傳統(tǒng)的MCP (多芯片封裝)包裝(enclosure)的框圖；圖2是包含本發(fā)明的實施例的MCP包裝的框圖；圖3是傳統(tǒng)電源的框·
圖4是適于本發(fā)明的第三實施例的可切換電源的框圖；以及圖5是包含本發(fā)明的第三實施例的MCP包裝的另一個框圖；以及圖6是本發(fā)明的方法的流程圖。注意，在所有的附圖中，由相同的附圖標記來標識相同的特征。
具體實施例方式可以在單個基底上將存儲器晶圓堆積和封裝在一起以達到較高的容積效率?？捎靡€焊接或TSV (Through Silicon Via,娃通孔技術)來實現封裝中的存儲器裝置和封裝上的端子之間的互連。2010年4月9日提交的美國專利申請12/757540描述了用于堆棧式存儲器裝置的芯片選擇和總線配置。與分散封裝的存儲器裝置一樣，MCP (多芯片封裝)包裝內的多個晶圓通常連接到同一總線。參考圖1，在傳統(tǒng)配置中，假定具有上文描述的tFAW規(guī)范的4個LPDDR DRAM晶圓被一起封裝在單個MCP100中。所有四個晶圓上的地址和命令輸入被連線在一起，且連接到MCP地址/命令端子。同樣地，雙向數據總線端子(DQ)共同連接到每個晶圓。分離的芯片使能引腳(CE1...CE4)允許將命令指向MCP內的單個LPDDR2晶圓。沒有具體顯示時鐘，但該時鐘被包括作為地址/命令和數據總線的一部分。還向所有四個晶圓共同提供電源(Vdd、Vss、Vddq和Vssq)。該配置與包括分離的單獨封裝的存儲器裝置的板級存儲器子系統(tǒng)具有共同的缺點。每個晶圓中的存儲體激活受tFAW規(guī)范的限制，并且超過了一定數量的晶圓，就沒有足夠的命令帶寬使每個晶圓受到tFAW限制。參考圖2，在發(fā)明的一個實施例200中，假設具有LPDDR2功能的4個晶圓202、203、204和205 (都具有與傳統(tǒng)MCP100相同的tFAW規(guī)范)被一起封裝在單個MCP201中。這些晶圓已通過添加引線焊盤或TSV泵連接212、213、214和215經由公用總線207分別變?yōu)閮炔縑pp電源。第二實施例以類似方式提供到諸如Vbb或Vdd/2的其他內部電源的連接。結果可能是當所有晶圓202、203、204和205的電源并行時，電路元件的尺寸減小。在MCP包裝或封裝內，每個晶圓202、203、204和205的內部Vpp電源節(jié)點212、213、214和215 一起連線到總線207。假設每個晶圓202,203,204和205能夠在50ns tFAW窗口內提供足夠的Vpp電流來激活4個存儲體，則無論16個存儲體在四個晶圓之間如何分布，四個晶圓的堆疊200都可以在tFAW窗口內支持該16個存儲體的激活。這可以使得不需要為更大的內部電源補償額外的晶圓面積，就能引起性能的顯著提高。圖3是傳統(tǒng)的Vpp泵電路300的框圖。電容式泵電路從Vdd電源取得電流并且將電平增大到高于Vdd的電位。該電路的簡單形式能夠實現接近于雙倍Vdd電平的Vpp電平。本領域中已知一些更復雜的電路，用于實現高于2XVdd的電壓電平。Vbb泵(未示出)具有類似結構。振蕩器302生成時鐘信號以控制電容式泵304。在每個時鐘周期中，一些電荷被傳送到輸出端(output)以提高Vpp電平。通常將儲能電容器連接到該輸出端，用于保持電荷并且衰減由于在每個時鐘周期轉儲電荷所導致的電壓階躍(voltage step)，該電容器可變得相當大并且在集成電路芯片上占據大量空間。調節(jié)器306感應Vpp的電平以確定Vpp什么時候達到期望電平。當Vpp達到期望電平時，調節(jié)器306的輸出變低從而禁用振蕩器302和泵304?？筛鶕﨓N輸入信號來使能或禁用Vpp電源。在深度斷電(deep power down)模式下，當不需要維護存儲器中的數據時，可降低EN輸入信號以直接禁用調節(jié)器306并且用與(AND)門308關閉振蕩器302和泵304。在Vpp電平低于期望電平時的操作中，所有三個塊302、304和306消耗電能。當Vpp已經達到期望電平時，只有調節(jié)器306消耗電能。在深度斷電模式下，由EN輸入信號來完全關閉調節(jié)器306以節(jié)省電能。在第三實施例中，僅使能一個晶圓中的調節(jié)器，而禁用其余的調節(jié)器。這樣可以在自動刷新數據存儲模式下顯著減少電能，這在諸如蜂窩電話的手持便攜式裝置中尤其重要。圖4是適于本發(fā)明的第三實施例的可切換電源400的框圖。Vpp電源400具有額外的輸入ENK407來使能調節(jié)器306。如果ENK407處于高電平(1)，則該電路與圖3的Vpp電源的功能相同。在該實施例中，可通過ENk輸入407上的低電平信號(O )來禁用調節(jié)器306。輸入ENK407連接到與門40 2上的一個輸入，當ENkI是信號(O)時，其結果是禁用調節(jié)器306。此外，外部提供的調節(jié)器輸入Rin406通過多路復用器404連接到控制振蕩器302和泵304。Vpp電源400還在Rqut端子408上提供本地調節(jié)器輸出。參考圖5，示出了包含圖4的電源的本發(fā)明的第三實施例。如圖1中，每個晶圓501、502、503和504的內部Vpp電源節(jié)點212、213、214和215—起線連接到MCP500中的總線207。然而在該實施例中，作為施加到ENk輸入512的邏輯高(I) 511或Vdd電平的結果，LPDDR2晶圓#1501具有所使能的調節(jié)器；而作為分別施加到線521、531和541的邏輯低(O)或施加到相應的ENe輸入522,532和542的Vss電平的結果，LPDDR2晶圓#2502、#3503和#4504具有禁用的調節(jié)器。晶圓#1上的調節(jié)器輸出RQUT513分別連接到晶圓#2502、#3503和#4504上的調節(jié)器輸入523、533和543。作為結果，僅使能MCP500內的一個調節(jié)器(LPDDR2晶圓#1501上的調節(jié)器)并且降低了功耗。如前所述，如同在短時期內激活多個存儲體，可在必要時激活晶圓501、502、503和504上的所有Vpp泵以滿足對Vpp的電流驅動需求。還可以將該技術應用于MCP DRAM中的其他電源，如Vbb基底偏置電源。還可以將其應用于MCP配置中的NAND閃存裝置上的內部電源，如Vpms或Vots電荷泵?？蓪⒅T如Vpp的泵式電源結合在一起而不會出現問題。在每個裝置具有其自己的所使能的調節(jié)器的情況下，由于裝置與裝置不同，因而每個調節(jié)器可以以稍微不同的電壓來禁用泵。實質上，具有最高閾值的調節(jié)器將確定組合系統(tǒng)的整體Vpp電平。因為Vpp電源中的調節(jié)器通常不排除多余的電荷來建立剛好在閾值點的電壓，所以由于調節(jié)器閾值電平中具有一些變化而不會浪費電能。圖6是本發(fā)明的方法的流程圖。如上所述，第一步提供連接到內部電源的各個存儲裝置上的端子。在現有裝置中，其他元件不能訪問這些連接。如所述，本方法將用于與諸如DRAM、包括NAND閃存、NOR閃存的閃存存儲器、PCRAM (相變隨機存取存儲器)以及包括內部電源的任何存儲元件的多種裝置。下一步將裝置的端子連接在一起以允許裝置共享電源。在如圖1所示的最簡單的實施例中該步驟結束?？衫^續(xù)相同的過程來連接例如MCPDRAM的存儲器裝置中的其他內部電源，諸如Vbb基底偏置電源。該過程還可以應用于MCP配置中的NAND閃存裝置上的內部電源，諸如Vprog或Vots電荷泵。在其內部電源中具有內部調節(jié)器的裝置中繼續(xù)該過程。在這樣的情況下，該裝置可以設置有調節(jié)器輸入和/或調節(jié)器輸出連接。第一裝置的調節(jié)器輸出連接被連接到至少一個且經常是數個裝置的 調節(jié)器輸入。如上所述，這允許第一裝置關閉和打開其他裝置的調節(jié)器以節(jié)省功率并且減少熱堆積。盡管附圖僅示出了 Vpp電源的共享，但可在MCP包裝內共享內部電源的任何組合或所有內部電源以提高性能，降低功耗，并且優(yōu)化每單個晶圓內的晶圓面積?？蓪⑦@些技術應用于DRAM、包括NAND閃存和NOR閃存的閃存存儲器、以及諸如PCRAM (相變隨機存取存儲器)和其他新興存儲器技術的其他形式的存儲器。
權利要求
1.一種多芯片封裝，包括: 多個存儲器裝置；并且 每個存儲器裝置進一步包括連接到內部電源電壓端子的內部電源電壓發(fā)生器，其中每個存儲器裝置的所述內部電源電壓端子在所述多芯片封裝內連接在一起。
2.如權利要求1所述的多芯片封裝，其中所述存儲器裝置是DRAM裝置。
3.如權利要求2所述的多芯片封裝，其中所述內部電源電壓發(fā)生器是字線電源電壓發(fā)生器。
4.如權利要求2所述的多芯片封裝，其中所述內部電源電壓發(fā)生器是基底偏置電源電壓發(fā)生器。
5.如權利要求1所述的多芯片封裝，其中所述存儲器裝置是閃存存儲器裝置。
6.如權利要求5所述的多芯片封裝，其中所述閃存裝置是NAND閃存裝置。
7.如權利要求6所述的多芯片封裝，其中所述內部電源電壓發(fā)生器是頁面編程電源電壓發(fā)生器。
8.如權利要求6所述的多芯片封裝，其中所述內部電源電壓發(fā)生器是塊擦除電源電壓發(fā)生器。
9.如權利要求1所述的多芯片封裝，其中所述內部電源電壓發(fā)生器還包括: 調節(jié)器，其連接到調節(jié)器輸出端子、調節(jié)器輸入端子和調節(jié)器使能端子，其中第一存儲器裝置的調節(jié)器使能端子在所述多芯片封裝內連接到第一電壓以用于使能所述第一裝置中的調節(jié)器，并且第二存儲器 裝置的調節(jié)器使能端子在所述多芯片封裝內連接到第二電壓以用于禁用所述第二裝置中的調節(jié)器。
10.如權利要求9所述的多芯片封裝，其中所述第一存儲器裝置的所述調節(jié)器輸出端子連接到所述第二存儲器裝置的所述調節(jié)器輸入端子。
11.一種用于構造多芯片封裝的方法，包括步驟:提供多個存儲器裝置，其中每個存儲器裝置具有連接到內部電源電壓端子的內部電源電壓發(fā)生器；以及將每個存儲器裝置的內部電源電壓端子在所述多芯片封裝內連接在一起。
12.如權利要求11所述的用于構造多芯片封裝的方法，其中所述存儲器裝置是DRAM裝置。
13.如權利要求12所述的用于構造多芯片封裝的方法，其中所述內部電源電壓發(fā)生器是字線電源電壓發(fā)生器。
14.如權利要求12所述的用于構造多芯片封裝的方法，其中所述內部電源電壓發(fā)生器是基底偏置電源電壓發(fā)生器。
15.如權利要求11所述的用于構造多芯片封裝的方法，其中所述存儲器裝置是閃存存儲器裝置。
16.如權利要求15所述的用于構造多芯片封裝的方法，其中所述閃存裝置是NAND閃存>j-U ρ α裝直。
17.如權利要求16所述的用于構造多芯片封裝的方法，其中所述內部電源電壓發(fā)生器是頁面編程電源電壓發(fā)生器。
18.如權利要求16所述的用于構造多芯片封裝的方法，其中所述內部電源電壓發(fā)生器是塊擦除電源電壓發(fā)生器。
19.如權利要求11所述的用于構造多芯片封裝的方法，其中所述內部電源電壓發(fā)生器還包括連接到調節(jié)器輸出端子、調節(jié)器輸入端子和調節(jié)器使能端子的調節(jié)器，所述方法還包括步驟:將第一存儲器裝置的調節(jié)器使能端子在所述多芯片封裝內連接到第一電壓以用于使能所述第一裝置中的調節(jié)器，并且將第二存儲器裝置的調節(jié)器使能端子在所述多芯片封裝內連接到第二電壓以用于禁用所述第二裝置中的調節(jié)器。
20.如權利要求19所述的用于構造多芯片封裝的方法，還包括步驟:將所述第一存儲器裝置的調節(jié)器輸出端子連接到所述第二存儲器裝置的調節(jié)器輸入端子。
21.一種具有內部電源的集成電路裝置，其適配于與在共同封裝中的至少一個其他集成電路裝置共享所述內部電源，該適配包括到所述內部電源的第一外部連接。
22.如權利要求21所述的具有內部電源的集成電路裝置，其中從引線焊盤和TSV泵的組中選擇所述第一外部連接。
23.如權利要求21所述的具有內部電源的集成電路裝置，還包括到所述內部電源的第二連接，該第二連接具有不同于所述第一連接的電位。
如權利要求21所述的具有內部電源的集成電路裝置，還包括在所述電源中的調節(jié)器；以及到所述內部電源的第二連接，用于禁用另一類似集成電路中的調節(jié)器。
24.—種系統(tǒng),包括: 在多芯片封裝中的多個存儲器裝置，每個存儲器裝置還包括連接到內部電源電壓端子的內部電源電壓發(fā)生器，其中每個存儲器裝置的所述內部電源電壓端子在所述多芯片封裝內連接在一起。
25.如權利要求23所述的系統(tǒng)，其中所述存儲器裝置是DRAM裝置。
26.如權利要求24所述的系統(tǒng)，其中所述內部電源電壓發(fā)生器是字線電源電壓發(fā)生器。
27.如權利要求24所述的系統(tǒng)，其中所述內部電源電壓發(fā)生器是基底偏置電源電壓發(fā)生器。
28.如權利要求24所述的系統(tǒng)，其中所述存儲器裝置是閃存存儲器裝置。
29.如權利要求27所述的系統(tǒng)，其中所述閃存裝置是NAND閃存裝置。
30.如權利要求28所述的系統(tǒng)，其中所述內部電源電壓發(fā)生器是頁面編程電源電壓發(fā)生器。
31.如權利要求28所述的系統(tǒng)，其中所述內部電源電壓發(fā)生器是塊擦除電源電壓發(fā)生器。
32.如權利要求23所述的系統(tǒng)，其中所述內部電源電壓發(fā)生器還包括: 調節(jié)器，其連接到調節(jié)器輸出端子、調節(jié)器輸入端子和調節(jié)器使能端子，其中第一存儲器裝置的調節(jié)器使能端子在所述多芯片封裝內連接到第一電壓以用于使能所述第一裝置中的調節(jié)器，并且第二存儲器裝置的調節(jié)器使能端子在所述多芯片封裝內連接到第二電壓以用于禁用所述第二裝置中的調節(jié)器。
33.如權利要求31所述的系統(tǒng)，其中所述第一存儲器裝置的調節(jié)器輸出端子連接到所述第二存儲器裝置的調節(jié)器輸入端子。
全文摘要
本發(fā)明描述了用于共享集成電路裝置中的內部電源的方法、系統(tǒng)和設備。包裝(201)中包含多裝置集成電路(200)，該多裝置集成電路(200)包括多個集成電路(202-205)，每個集成電路具有內部電源。所描述的集成電路(202-205)示出了如何建立到內部電源的外部連接。連接(208-212)被提供給每個裝置(202-205)的內部電源。系統(tǒng)的另一個實施例(500)提供由另一集成電路(501)禁用多個集成電路(502)、(503)和(504)中的調節(jié)器以降低功耗。所述方法包括提供裝置并將內部電源連接在一起。本發(fā)明描述了具有適于所述系統(tǒng)和方法的電源(400)和用于禁用調節(jié)器(306)的附加電路(308)、(404)和(402)的集成電路(501)。
文檔編號G11C16/30GK103229240SQ201180056159
公開日2013年7月31日 申請日期2011年5月3日 優(yōu)先權日2010年11月23日
發(fā)明者P·吉利厄姆 申請人:莫塞德技術公司