專利名稱：用于數(shù)據(jù)讀出的半導(dǎo)體存儲(chǔ)器裝置的制作方法
技術(shù)領(lǐng)域：
示例性實(shí)施例涉及半導(dǎo)體存儲(chǔ)器裝置，并且具體而言，涉及用于將位線預(yù)充電到電源電壓電平的半導(dǎo)體存儲(chǔ)器裝置。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器裝置包括用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器單元、用于將存儲(chǔ)器單元與用于傳送數(shù)據(jù)的外圍電路相連接的位線、以及用于讀出通過(guò)位線的信號(hào)的位線讀出放大器。通常，將位線預(yù)充電到電源電壓的一半電平，例如Vdd/2。位線讀出放大器通過(guò)將對(duì)應(yīng)的存儲(chǔ)器單元的位線的電平與互補(bǔ)位線的電平進(jìn)行比較，將存儲(chǔ)器單元中存儲(chǔ)的數(shù)據(jù)確定為“0”或“1”。但是，由于電源電壓的電平越來(lái)越低，所以數(shù)據(jù)讀出容限越來(lái)越小，使得難以確定存儲(chǔ)器單元中存儲(chǔ)的數(shù)據(jù)。

發(fā)明內(nèi)容
—些示例性實(shí)施例提供能夠提高數(shù)據(jù)讀出容限的半導(dǎo)體存儲(chǔ)器裝置。根據(jù)一些示例性實(shí)施例，一種半導(dǎo)體存儲(chǔ)器裝置包括存儲(chǔ)器單元和第一基準(zhǔn)存儲(chǔ)器單元。所述存儲(chǔ)器單元包括第一開(kāi)關(guān)元件和用于存儲(chǔ)數(shù)據(jù)的第一電容器。第一開(kāi)關(guān)元件由第一字線來(lái)控制，并具有與第一電容器的第一端子相連接的第一端子和與第一位線相連接的第二端子。第一電容器具有用于接收第一板電壓的第二端子。第一基準(zhǔn)存儲(chǔ)器單元包括第一基準(zhǔn)開(kāi)關(guān)元件和第一基準(zhǔn)電容器。第一基準(zhǔn)開(kāi)關(guān)元件由第一基準(zhǔn)字線來(lái)控制，并具有與第一基準(zhǔn)電容器的第一端子相連接的第一端子和與第二位線相連接的第二端子。第一基準(zhǔn)電容器具有用于接收與第一板電壓不同的第一基準(zhǔn)板電壓的第二端子。在一些示例性實(shí)施例中，第一和第二位線可以被預(yù)充電到電源電壓的電平或接地電壓的電平。第一和第二位線可以相互互補(bǔ)地操作。第一板電壓可以維持在固定的電平處，并且當(dāng)啟用第一存儲(chǔ)器單元時(shí)可以改變第一基準(zhǔn)板電壓。第一板電壓可以具有電源電壓與接地電壓之間的中間電壓電平，并且當(dāng)沒(méi)有啟用第一存儲(chǔ)器單元時(shí)，第一基準(zhǔn)板電壓可以維持在電源電壓或接地電壓的電平處。當(dāng)啟用第一存儲(chǔ)器單元時(shí)，將第一板電壓維持在預(yù)充電電壓的電平處，并且可以將第二板電壓改變?yōu)榫哂信c預(yù)充電電壓不同的電平。當(dāng)啟用第一存儲(chǔ)器單元時(shí)，將第一板電壓維持在預(yù)充電電壓的電平處，并且可以將第一基準(zhǔn)板電壓改變?yōu)榫哂信c預(yù)充電電壓不同的電平。在一些實(shí)施例中，半導(dǎo)體存儲(chǔ)器裝置可以進(jìn)一步包括第二基準(zhǔn)存儲(chǔ)器單元，第二基準(zhǔn)存儲(chǔ)器單元包括第二基準(zhǔn)開(kāi)關(guān)元件和第二基準(zhǔn)電容器。第二基準(zhǔn)開(kāi)關(guān)元件可以由第二基準(zhǔn)字線來(lái)控制，并且可以具有與第二基準(zhǔn)電容器的第一端子相連接的第一端子和與第三位線相連接的第二端子。第二基準(zhǔn)電容器可以具有第二端子。第二位線和第三位線可以響應(yīng)于控制信號(hào)而相互連接。半導(dǎo)體存儲(chǔ)器裝置可以進(jìn)一步包括平均電路，所述平均電路響應(yīng)于控制信號(hào)而連接第二和第三位線以對(duì)第二和第三位線的電壓電平進(jìn)行平均。第二與第三字線可以相互連接。根據(jù)一些示例性實(shí)施例，半導(dǎo)體存儲(chǔ)器裝置包括第一存儲(chǔ)器單元、第一基準(zhǔn)存儲(chǔ)器單元、第二存儲(chǔ)器單元和第二基準(zhǔn)存儲(chǔ)器單元。第一存儲(chǔ)器單元包括第一開(kāi)關(guān)元件和用于存儲(chǔ)數(shù)據(jù)的第一電容器。第一開(kāi)關(guān)元件由第一字線控制，并具有與第一電容器的第一端子相連接的第一端子和與第一位線相連接的第二端子。第一電容器具有用于接收第一板電壓的第二端子。第一基準(zhǔn)存儲(chǔ)器單元包括第一基準(zhǔn)開(kāi)關(guān)元件和第一基準(zhǔn)電容器。第一基準(zhǔn)開(kāi)關(guān)元件由第一基準(zhǔn)字線來(lái)控制，并具有與第一基準(zhǔn)電容器的第一端子相連接的第一端子和與第一位線相連接的第二端子。第一基準(zhǔn)電容器具有用于接收第二板電壓的第二端子。 第二存儲(chǔ)器單元包括第二開(kāi)關(guān)元件和用于存儲(chǔ)數(shù)據(jù)的第二電容器。第二開(kāi)關(guān)元件由第二字線來(lái)控制，并具有與第二電容器的第一端子相連接的第一端子和與第二位線相連接的第二端子。第二電容器具有用于接收第一板電壓的第二端子。第二基準(zhǔn)存儲(chǔ)器單元包括第二基準(zhǔn)開(kāi)關(guān)元件和第二基準(zhǔn)電容器。第二基準(zhǔn)開(kāi)關(guān)元件由第二基準(zhǔn)字線來(lái)控制，并具有與第二基準(zhǔn)電容器的第一端子相連接的第一端子和與第二位線相連接的第二端子。第二基準(zhǔn)電容器具有用于接收第二基準(zhǔn)板電壓的第二端子。在一些實(shí)施例中，第一和第二位線可以被預(yù)充電到電源電壓的電平或接地電壓的電平。 第一和第二位線可以相互互補(bǔ)地操作，可以同時(shí)啟用第一存儲(chǔ)器單元和第二基準(zhǔn)存儲(chǔ)器單元，并且可以同時(shí)啟用第二存儲(chǔ)器單元和第一基準(zhǔn)存儲(chǔ)器單元。當(dāng)啟用第一存儲(chǔ)器單元或第二存儲(chǔ)器單元時(shí)，將第一板電壓的電平維持在固定的電壓電平處，并分別改變第二基準(zhǔn)板電壓或第一基準(zhǔn)板電壓的電平。當(dāng)啟用第一存儲(chǔ)器單元或第二存儲(chǔ)器單元時(shí)，所述第一板電壓具有電源電壓與接地電壓之間的中間電壓電平，并分別改變第二基準(zhǔn)板電壓或第一基準(zhǔn)板電壓的電平。當(dāng)啟用第一存儲(chǔ)器單元或第二存儲(chǔ)器單元時(shí)，第一板電壓具有電源電壓與接地電壓之間的中間電壓電平，并且第一板電壓的電平具有電源電壓或接地電壓的電平。在一些實(shí)施例中，半導(dǎo)體存儲(chǔ)器裝置進(jìn)一步包括第三基準(zhǔn)存儲(chǔ)器單元，第三基準(zhǔn)存儲(chǔ)器單元包括第三基準(zhǔn)開(kāi)關(guān)元件和第三基準(zhǔn)電容器。第三基準(zhǔn)開(kāi)關(guān)元件由第三基準(zhǔn)字線控制，第三基準(zhǔn)開(kāi)關(guān)元件具有與第三基準(zhǔn)電容器的第一端子相連接的第一端子和與第三位線相連接的第二端子，以及第二電容器具有用于接收第一基準(zhǔn)板電壓的第二端子。第一位線和第三位線響應(yīng)于第一控制信號(hào)而相互連接。在一些實(shí)施例中，半導(dǎo)體存儲(chǔ)器裝置進(jìn)一步包括第一平均電路，所述第一平均電路響應(yīng)于第一控制信號(hào)而連接第一和第三位線。
第一基準(zhǔn)字線與第三基準(zhǔn)字線相互連接。在一些實(shí)施例中，半導(dǎo)體存儲(chǔ)器裝置進(jìn)一步包括第四基準(zhǔn)存儲(chǔ)器單元，所述第四基準(zhǔn)存儲(chǔ)器單元包括第四基準(zhǔn)開(kāi)關(guān)元件和第四基準(zhǔn)電容器。第四基準(zhǔn)開(kāi)關(guān)元件由第四基準(zhǔn)字線來(lái)控制，第四基準(zhǔn)開(kāi)關(guān)元件具有與第四基準(zhǔn)電容器的第一端子相連接的第一端子和與第四位線相連接的第二端子，并且第四基準(zhǔn)電容器具有第二端子。第二位線和第四位線響應(yīng)于第二控制信號(hào)而相互連接。半導(dǎo)體存儲(chǔ)器裝置進(jìn)一步包括第二平均電路，所述第二平均電路響應(yīng)于第二控制信號(hào)而連接第二和第四位線。第二基準(zhǔn)字線和第四基準(zhǔn)字線相互連接。因此，半導(dǎo)體存儲(chǔ)器裝置可以增加數(shù)據(jù)讀出容限，同時(shí)將附加的硬件最小化，以提高半導(dǎo)體存儲(chǔ)器裝置的可靠性。


根據(jù)下面結(jié)合附圖給出的詳細(xì)描述，將更清楚地理解說(shuō)明性、非限制性的示例性實(shí)施例。圖1是用于示出特定示例性實(shí)施例的示意圖。圖2示出根據(jù)一些示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器裝置中的數(shù)據(jù)讀出操作。圖3是示出根據(jù)一些示例性實(shí)施例的、采用圖2的實(shí)施例的DRAM的示例的電路圖。圖4是示出根據(jù)示例性實(shí)施例的、圖3的DRAM的操作的時(shí)序圖。圖5是用于示出特定示例性實(shí)施例的優(yōu)點(diǎn)的時(shí)序圖。圖6是示出根據(jù)一些示例性實(shí)施例的、圖3中的基準(zhǔn)單元的布置的示例的電路圖。圖7A是示出根據(jù)一些示例性實(shí)施例的、圖3中的基準(zhǔn)單元的布置的另一示例的電路圖。圖7B是示出根據(jù)一些示例性實(shí)施例的、圖7A中的存儲(chǔ)器塊的電路圖。圖8是示出根據(jù)一些示例性實(shí)施例的、圖3中的基準(zhǔn)單元的布置的另一示例的電路圖。圖9示出根據(jù)一些示例性實(shí)施例的、在半導(dǎo)體存儲(chǔ)器裝置中的數(shù)據(jù)讀出操作。圖10是示出根據(jù)一些示例性實(shí)施例的、采用圖9的構(gòu)思的DRAM的示例的電路圖。圖11是示出根據(jù)示例性實(shí)施例的、圖10的DRAM的操作的時(shí)序圖。圖12A至圖12D是示出根據(jù)特定實(shí)施例的、當(dāng)讀出數(shù)據(jù)“0”或數(shù)據(jù)“1”時(shí)將位線和互補(bǔ)位線預(yù)充電到電源電壓電平或接地電壓電平的時(shí)序圖。圖13是示出根據(jù)一些示例性實(shí)施例的、DRAM的示例的電路圖。圖14是示出根據(jù)示例性實(shí)施例的、圖13的DRAM的操作的時(shí)序圖。圖15A示出根據(jù)一些示例性實(shí)施例的、采用折疊位線架構(gòu)的DRAM裝置。圖15B示出根據(jù)一些示例性實(shí)施例的、采用開(kāi)放位線架構(gòu)的DRAM裝置。圖16是示出根據(jù)一些示例性實(shí)施例的、包括半導(dǎo)體存儲(chǔ)器裝置的電子系統(tǒng)的框圖。圖17是示出根據(jù)一些示例性實(shí)施例的圖形存儲(chǔ)器系統(tǒng)的框圖。
圖18是示出根據(jù)一些示例性實(shí)施例的、包括圖17的圖形存儲(chǔ)器系統(tǒng)的圖形卡系統(tǒng)的框圖。圖19是示出根據(jù)一些示例性實(shí)施例的、包括圖18的圖形卡系統(tǒng)的計(jì)算系統(tǒng)的框圖。圖20是示出根據(jù)一些示例性實(shí)施例的、操作半導(dǎo)體存儲(chǔ)器裝置的方法的流程圖。
具體實(shí)施例方式下面參照附圖來(lái)更完整地描述各種示例性實(shí)施例，其中示出一些示例性實(shí)施例。 但是本創(chuàng)新構(gòu)思可以以很多不同形式來(lái)實(shí)施，并且不應(yīng)當(dāng)解釋為限制這里闡述的示例性實(shí)施例。在附圖中，為了清楚起見(jiàn)，可以將層和區(qū)域的尺寸和相對(duì)尺寸放大。全文中相同的附圖標(biāo)記表示相同的元件。應(yīng)當(dāng)理解，雖然術(shù)語(yǔ)第一、第二、第三等在此可以用于描述各種元件，但是這些元件不應(yīng)受這些術(shù)語(yǔ)限制。這些術(shù)語(yǔ)用于區(qū)別一個(gè)元件與其他元件。因此，在不脫離本公開(kāi)教導(dǎo)的情況下，可以將下面討論的第一元件稱為第二元件。如同這里所使用的，術(shù)語(yǔ)“和/ 或”包括一個(gè)或多個(gè)關(guān)聯(lián)列出的項(xiàng)目的任何和全部組合。應(yīng)當(dāng)理解，當(dāng)將元件稱為“連接”或“耦合”到另一元件時(shí)，它可以直接連接或耦合到其他元件，也可以存在插入元件。與之不同，當(dāng)將元件稱為“直接連接”或“直接耦合”到另一元件時(shí)，沒(méi)有插入元件。用于描述元件之間關(guān)系的其他詞語(yǔ)應(yīng)當(dāng)以相似的方式解釋(例如“在...之間”相對(duì)于“直接在...之間”，“相鄰”相對(duì)于“直接相鄰”)。這里使用的術(shù)語(yǔ)目的只是描述特定的示例性實(shí)施例，且不意圖限制本創(chuàng)新構(gòu)思。 如同這里所使用的，單數(shù)形式的“一”、“一個(gè)”也意圖包括復(fù)數(shù)形式，除非上下文清楚地指出其他情況。此外應(yīng)當(dāng)理解，當(dāng)在說(shuō)明書(shū)中使用諸如“包括”和/或“包含”的術(shù)語(yǔ)時(shí)，指定存在所述特征、整體、步驟、操作、元件和/或組件，但是不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組。除非另有限定，這里使用的所有術(shù)語(yǔ)(包括技術(shù)和科學(xué)術(shù)語(yǔ))具有本領(lǐng)域技術(shù)人員通常理解的相同含義。此外應(yīng)當(dāng)理解，諸如那些常用詞典中的術(shù)語(yǔ)應(yīng)當(dāng)解釋為具有與它們?cè)谙嚓P(guān)技術(shù)背景中的含義一致的含義，并且將不解釋為理想化或過(guò)于正式的意義，除非這里明確地限定。根據(jù)一些實(shí)施例，可以將半導(dǎo)體存儲(chǔ)器裝置的位線預(yù)充電到電源電壓電平或接地電壓電平。為此，將位線中的每個(gè)連接到具有與主單元相同配置的基準(zhǔn)單元(例如，每個(gè)基準(zhǔn)單元包括一個(gè)晶體管和一個(gè)電容器)，基準(zhǔn)單元的板電壓與主單元的板電壓分離，并且通過(guò)電荷共享和電容性耦合來(lái)讀出數(shù)據(jù)。圖1是用于示出本發(fā)明的示例性實(shí)施例的示意圖。在向DRAM的存儲(chǔ)器單元寫(xiě)入數(shù)據(jù)時(shí)，電荷采樣之后的、單元電容器與位線電容器之間的電荷共享操作對(duì)應(yīng)于用于在輸出端子中采樣耦合輸入電壓的一種單極耦合。下面參照?qǐng)D1來(lái)描述采樣和共享電荷時(shí)的電壓變化。首先，通過(guò)數(shù)據(jù)寫(xiě)入操作在單元電容器CS中采樣電壓Vl，并且電壓Vl對(duì)應(yīng)于要存儲(chǔ)在存儲(chǔ)器單元中的數(shù)據(jù)。將位線電容器CB的電壓V2預(yù)充電到電壓VBL，并通過(guò)共享單元電容器CS的電壓Vl和位線電容器CB的電壓V2，將位線的電壓變?yōu)殡妷篤2+AV。
關(guān)于電容性耦合，在單元電容器CS中采樣電壓V2，并且電壓V2對(duì)應(yīng)于要存儲(chǔ)在存儲(chǔ)器單元中的數(shù)據(jù)。通過(guò)由將板電壓VP從電壓V2改變?yōu)殡妷篤l引起的電容性耦合，將位線電壓改變?yōu)閂2+AV。根據(jù)示例性實(shí)施例，主單元和基準(zhǔn)單元的板電壓分離，并將基準(zhǔn)單元的板電壓控制為具有不固定的電平。因此，基準(zhǔn)單元的板電壓可以因?yàn)殡姾晒蚕矶a(chǎn)生電壓變化。主單元也可以稱為存儲(chǔ)器單元，并且基準(zhǔn)單元也可以稱為基準(zhǔn)存儲(chǔ)器單元。圖2示出根據(jù)一些示例性實(shí)施例的、在半導(dǎo)體存儲(chǔ)器裝置中的數(shù)據(jù)讀出操作。參照?qǐng)D2，將主單元(存儲(chǔ)器單元)20布置在由字線WL和位線BL交叉的區(qū)域處， 以及將基準(zhǔn)單元(又稱為基準(zhǔn)存儲(chǔ)器單元)21布置在由基準(zhǔn)字線WLref和互補(bǔ)位線BLB交叉的區(qū)域處。位線讀出放大器(BLSA) 22連接在位線BL與互補(bǔ)位線BLB之間，讀出并放大通過(guò)位線BL和互補(bǔ)位線BLB傳送的數(shù)據(jù)“0”或數(shù)據(jù)“ 1 ”。雖然在圖2中，僅一個(gè)主單元20被示出為連接到位線BL，以及僅一個(gè)基準(zhǔn)單元被示出為連接到互補(bǔ)位線BLB，但是附加的基準(zhǔn)單元和附加的主單元可以進(jìn)一步連接到位線 BL，并且附加的主單元和附加的基準(zhǔn)單元可以進(jìn)一步連接到互補(bǔ)位線BLB。主單元20包括開(kāi)關(guān)晶體管(也稱為開(kāi)關(guān)或開(kāi)關(guān)元件)Tl和主電容器Cl，所述開(kāi)關(guān)晶體管Tl具有由字線WL控制的柵極和與位線BL相連接的漏極(第二端子)，所述主電容器Cl連接在主板電壓(或主板電極)VP與開(kāi)關(guān)晶體管Tl的源極(第一端子)之間?；鶞?zhǔn)單元21包括開(kāi)關(guān)晶體管(也稱為基準(zhǔn)開(kāi)關(guān)元件)T2和基準(zhǔn)電容器C2，所述開(kāi)關(guān)晶體管Τ2具有由基準(zhǔn)字線WLref控制的柵極和連接到互補(bǔ)位線BLB的漏極(第二端子)，所述基準(zhǔn)電容器C2連接在基準(zhǔn)板電壓(或基準(zhǔn)板電極)VPref與開(kāi)關(guān)晶體管T2的源極(第一端子)之間。在操作中，在第一相位(“相位0”)中，將位線BL和互補(bǔ)位線BLB預(yù)充電到電源電壓Vdd的電平。在第二相位(“相位1”)中，在位線BL中出現(xiàn)電荷共享操作，并且在互補(bǔ)位線BLB中出現(xiàn)電容性耦合操作。在第三相位(“相位2”)中，讀出數(shù)據(jù)。更具體地，當(dāng)啟用選定字線WL并且主單元20中存儲(chǔ)的數(shù)據(jù)是數(shù)據(jù)“0”時(shí)，在主電容器Cl中存儲(chǔ)的“0V”電壓與位線電容器CB中預(yù)充電的“Vdd”電壓之間共享對(duì)應(yīng)于Δ1 的電荷。當(dāng)啟用選定字線WL并且主單元20中存儲(chǔ)的數(shù)據(jù)是數(shù)據(jù)“1”時(shí)，Δ 1對(duì)應(yīng)于0V，因?yàn)橹麟娙萜鰿l中存儲(chǔ)的“Vdd”電壓與位線電容器CB中預(yù)充電的“Vdd”電壓相同。在基準(zhǔn)單元21中，基準(zhǔn)單元21的基準(zhǔn)板電壓VPref從諸如Vdd的第一電壓Vl轉(zhuǎn)變?yōu)榈陀诘谝浑妷篤l的、諸如Vdd/2的第二電壓V2。因此，通過(guò)電容性耦合，互補(bǔ)位線BLB 的電壓對(duì)應(yīng)于Δ 2。當(dāng)?shù)诙妷篤2低于電源電壓Vdd且高于接地電壓Vss時(shí)，Δ 1大于Δ 2。當(dāng)?shù)诙妷篤2等于電源電壓Vdd的一半時(shí)，Δ2等于Δ1的一半。在這樣的方案中，可以更容易地產(chǎn)生用于讀出數(shù)據(jù)“ 1，，或數(shù)據(jù)“ 0，，的基準(zhǔn)電壓。圖3是示出根據(jù)一些示例性實(shí)施例的、采用圖2的實(shí)施例的DRAM的示例的電路圖。參照?qǐng)D3，諸如圖2中的位線讀出放大器22的位線讀出放大器包括鎖存電路32， 所述鎖存電路32包括ρ型金屬氧化物半導(dǎo)體(PM0Q晶體管ΜΡ31和ΜΡ32以及η型金屬氧化物半導(dǎo)體(NMOS)晶體管MN31和MN32。PMOS晶體管MP31和匪OS晶體管麗31的漏極共同連接到位線BL，PMOS晶體管 MP32和NMOS晶體管麗32的漏極共同連接到互補(bǔ)位線BLB。位線BL中的電壓和互補(bǔ)位線 BLB中的電壓相互互補(bǔ)。PMOS晶體管MP31和MP32的源極共同連接到偏置節(jié)點(diǎn)LA，匪OS晶體管麗31和麗32的源極連接到偏置節(jié)點(diǎn)LAB。PMOS晶體管MP31和NMOS晶體管麗31的柵極共同連接到互補(bǔ)位線BLB，PMOS晶體管MP32和NMOS晶體管麗32的柵極共同連接到位線BL。通過(guò)偏置節(jié)點(diǎn)LA，將表示為電源電壓Vdd的高電壓偏置源施加到PMOS晶體管MP31和MP32的源極。偏置NMOS晶體管麗33連接在偏置節(jié)點(diǎn)LAB與諸如接地電壓Vss的較低偏置電壓之間。匪OS晶體管麗31和麗32的源極在偏置節(jié)點(diǎn)LAB被連接到偏置匪OS晶體管麗33 的漏極。偏置NMOS晶體管麗33具有與諸如接地電壓Vss的較低偏置電壓相連接的源極以及通過(guò)偏置控制信號(hào)LANG控制的柵極。PMOS晶體管MP33連接在位線BL與互補(bǔ)位線BLB之間，PMOS晶體管MP33具有由均衡控制信號(hào)PEQ控制的柵極，以均衡位線BL和互補(bǔ)位線BLB。PMOS晶體管MP34和MP35 串聯(lián)連接在位線BL與互補(bǔ)位線BLB之間，并且PMOS晶體管MP34和MP35的源極連接到諸如電源電壓Vdd的高電壓偏置源。PMOS晶體管MP34和MP35的柵極共同連接到PMOS晶體管MP33的柵極，并由均衡控制信號(hào)PEQ控制。在圖3中，以存儲(chǔ)器單元塊BL0CK_L0和存儲(chǔ)器單元塊BL0CK_L1為例，并且存儲(chǔ)器單元塊BL0CK_L0連接到位線BL，以及存儲(chǔ)器單元塊BL0CK_L1連接到互補(bǔ)位線BLB。存儲(chǔ)器單元塊BL0CK_L0包括主單元30a和基準(zhǔn)單元31a。主單元30a包括多個(gè)存儲(chǔ)器單元，存儲(chǔ)器單元中的一個(gè)包括串聯(lián)連接在位線BL與主板電壓源VP之間的開(kāi)關(guān)晶體管MN37和電容器MC32，以及存儲(chǔ)器單元中的另一個(gè)包括串聯(lián)連接在位線BL與主板電壓源 VP之間的開(kāi)關(guān)晶體管麗38和電容器MC33。此外，分別通過(guò)字線Wi)_L0和WLn_L0來(lái)控制開(kāi)關(guān)晶體管麗37和麗38的柵極。基準(zhǔn)單元31a包括串聯(lián)連接在位線BL與基準(zhǔn)板電壓源 Vpref_L0之間的開(kāi)關(guān)晶體管麗36和電容器MC31。此外，通過(guò)字線WLref_L0控制開(kāi)關(guān)晶體管MN36的柵極。也就是說(shuō)，基準(zhǔn)單元31a和主單元30a的板電壓源相互分離。存儲(chǔ)器單元塊BL0CK_L1包括主單元30b和基準(zhǔn)單元31b。主單元30b包括多個(gè)存儲(chǔ)器單元，存儲(chǔ)器單元中的一個(gè)包括串聯(lián)連接在互補(bǔ)位線BLB與主板電壓源VP之間的開(kāi)關(guān)晶體管MN39和電容器MC34，存儲(chǔ)器單元中的另一個(gè)包括串聯(lián)連接在互補(bǔ)位線BLB與主板電壓源VP之間的開(kāi)關(guān)晶體管麗40和電容器MC35。在一個(gè)實(shí)施例中，存儲(chǔ)器單元塊BL0CK_L0 與BL0CK_L1的主板電壓源VP是不同的源，例如VP_L0和VP_L1。此外，分別通過(guò)字線WL0_ Ll和WLn_Ll控制開(kāi)關(guān)晶體管麗39和MN40的柵極?；鶞?zhǔn)單元31b包括串聯(lián)連接在互補(bǔ)位線BLB與基準(zhǔn)板電壓源Vpref_Ll之間的開(kāi)關(guān)晶體管MN41和電容器MC36。此外，通過(guò)字線 WLref_Ll控制開(kāi)關(guān)晶體管MN41的柵極。也就是說(shuō)，基準(zhǔn)單元31b和主單元30b的板電壓源相互分離。列選擇晶體管MN34連接在位線BL與本地輸入/輸出(I/O) LIO之間，并通過(guò)列選擇線CSL控制列選擇晶體管MN34的柵極。列選擇晶體管MN35連接在互補(bǔ)位線BLB與互補(bǔ)本地I/O LIOB之間，并通過(guò)列選擇線CSL控制列選擇晶體管MN35的柵極。
列選擇晶體管MN34和MN35響應(yīng)于列選擇線CSL被導(dǎo)通/截止。當(dāng)通過(guò)存儲(chǔ)器解碼器；34選擇和訪問(wèn)主存儲(chǔ)器單元30a和30b時(shí)，列選擇線CSL具有邏輯高電平，且位線BL 連接到本地I/O LI0,以及互補(bǔ)位線BLB連接到互補(bǔ)本地I/O LI0B。例如，存儲(chǔ)器解碼器34將地址解碼，以產(chǎn)生用于選擇存儲(chǔ)器單元30a和30b的列選擇線CSL信號(hào)、字線mi)_L0 WLn_L0/互補(bǔ)字線Wi)_Ll WLn_Ll信號(hào)以及基準(zhǔn)字線 WLref_L0/互補(bǔ)基準(zhǔn)字線WLref_Ll信號(hào)。此外，存儲(chǔ)器解碼器34可以包括存儲(chǔ)器控制器(或控制部件)33。存儲(chǔ)器控制器 33可以是存儲(chǔ)器解碼器34的一部分，且存儲(chǔ)器控制器33可以產(chǎn)生偏置控制信號(hào)LANG和均衡控制信號(hào)PEQ。圖4是示出根據(jù)示例性實(shí)施例的圖3的DRAM的操作的時(shí)序圖。下面參照?qǐng)D3和圖4來(lái)描述DRAM中的數(shù)據(jù)讀出。將位線BL預(yù)充電到與數(shù)據(jù)“ 1 ”的電壓電平相對(duì)應(yīng)的電源電壓Vdd的電平?？梢詮耐獠緿RAM施加電源電壓Vdd，或者在DRAM中產(chǎn)生電源電壓Vdd。此外，將主單元30a和 30b的板電壓VP的電平維持為電源電壓Vdd的一半，即Vdd/2，用于將主單元電容器MC32、 MC33、MC34和MC35的兩個(gè)端子的場(chǎng)效應(yīng)的差異最小化。首先，描述未選定存儲(chǔ)器塊的操作，例如在待機(jī)模式中。將主單元的字線mi)_Ll的電平維持在較低電壓VIA2電平處，將基準(zhǔn)單元的字線 WLref_Ll的電平維持在較高電壓Vpp電平處，并將板電壓VPref_Ll的電平維持在電源電壓 Vdd電平處。通過(guò)導(dǎo)通的開(kāi)關(guān)晶體管將電源電壓Vdd電平施加到基準(zhǔn)單元電容器的第一端子(其連接到開(kāi)關(guān)晶體管)，并將板電壓VPref_Ll的電平維持在電源電壓Vdd電平處。因此，將基準(zhǔn)單元電容器的電壓差維持在“0”伏特處。因此，就場(chǎng)效應(yīng)的差異而言，圖3的示例性實(shí)施例與一般的單元電容器相比更可靠。較高電壓Vpp可以具有等于或高于電源電壓Vdd的電平。較低電壓VlDb可以具有等于或低于接地電壓Vss的電平。其次，描述選定存儲(chǔ)器塊的操作，例如圖3中存儲(chǔ)器塊BL0CK_L0的操作。在相位“相位0”、“相位1”和“相位2”期間的有效模式(用“RAS有效”表示)中， 在其上將進(jìn)行寫(xiě)入操作或讀取操作的主單元的字線WL0_L0的電平從較低電壓Vbl32電平轉(zhuǎn)變?yōu)檩^高電壓Vpp電平，如附圖標(biāo)記151所示，并因此，主單元的對(duì)應(yīng)開(kāi)關(guān)晶體管(例如，開(kāi)關(guān)晶體管麗37)導(dǎo)通。基準(zhǔn)單元的基準(zhǔn)字線WLref_L0的電平從較高電壓Vpp電平轉(zhuǎn)變?yōu)檩^低電壓Vbb2電平，如附圖標(biāo)記152所示，并因此，基準(zhǔn)單元的對(duì)應(yīng)開(kāi)關(guān)晶體管(例如，開(kāi)關(guān)晶體管MN36)截止。因此，基準(zhǔn)單元電容器中充入的電荷與位線電容分離。將基準(zhǔn)單元的板電壓VPref_L0的電平維持在電源電壓Vdd電平處，如附圖標(biāo)記153所示，并因此，將基準(zhǔn)單元電容器的電壓差維持在“0”伏特處。在相位“相位3”和“相位4”期間的預(yù)充電模式(用“RAS預(yù)充電”表示)中，當(dāng)如附圖標(biāo)記巧4所示，主單元的字線mi)_L0的電平從較高電壓Vpp電平轉(zhuǎn)變?yōu)檩^低電壓VIA2 電平時(shí)，將選定存儲(chǔ)器塊BL0CK_L0的主單元禁用。此外，基準(zhǔn)單元的基準(zhǔn)字線WLref_L0的電平從較低電壓VIA2電平轉(zhuǎn)變?yōu)檩^高電壓Vpp電平，如附圖標(biāo)記155所示，并因此啟用基準(zhǔn)單元。在預(yù)充電模式期間，不啟用讀出操作，以防止與電源電壓Vdd電平相對(duì)應(yīng)的電壓差被施加到基準(zhǔn)單元電容器的兩個(gè)端子。也就是說(shuō)，在進(jìn)行位線均衡操作之后，啟用讀出操作。下面更多地描述未選定存儲(chǔ)器塊BL0CK_L1的操作。因?yàn)閴KBL0CK_L1的主單元的字線Wi)_Ll的電平維持在較低電壓VIA2電平處，所以主單元30b維持在禁用狀態(tài)。因?yàn)榛鶞?zhǔn)單元的字線WLref_Ll的電平維持在較高電壓Vpp 電平，所以基準(zhǔn)單元31b維持在啟用狀態(tài)。當(dāng)如附圖標(biāo)記151所示，字線Wi)_L0的電平從較低電壓VIA2電平轉(zhuǎn)變?yōu)檩^高電壓Vpp電平時(shí)，基準(zhǔn)單元的板電壓VPref_Ll的電平從電源電壓Vdd電平轉(zhuǎn)變?yōu)橹T如電源電壓Vdd電平的一半的、電源電壓電平與接地電壓電平Vss 之間的中間電平，如附圖標(biāo)記156所示。此時(shí)，在單元電容CS與位線電容CB之間出現(xiàn)上述電容性耦合。在預(yù)充電模式中，基準(zhǔn)單元的板電壓VPref_Ll的電平從中間電平Vdd/2轉(zhuǎn)變?yōu)殡娫措妷篤dd電平，如附圖標(biāo)記157所示。圖5是用于說(shuō)明特定示例性實(shí)施例的優(yōu)點(diǎn)的時(shí)序圖。首先，當(dāng)DRAM裝置采用圖2或圖3的配置時(shí)，DRAM裝置可以利用其電平等于或低于1伏特的電源電壓來(lái)操作。當(dāng)單元晶體管的位線節(jié)點(diǎn)(連接到開(kāi)關(guān)晶體管的端子)的電壓電平減少時(shí)，柵極感應(yīng)的漏極泄漏(GIDL)和干涉減少，并因此可以增強(qiáng)DRAM的刷新特性。因?yàn)樵谖痪€讀出放大器的共同模式下數(shù)據(jù)讀出速度由于電壓電平的增加而增加，所以可以減小位線讀出放大器的NMOS放大器的尺寸。此外，因?yàn)镻MOS放大器主要有助于數(shù)據(jù)恢復(fù)，所以可以減小位線讀出放大器的PMOS放大器的尺寸。此外，由于數(shù)據(jù)線在列操作中充電，所以可以減小在接地電壓處預(yù)充電的位線(或互補(bǔ)位線)的擾動(dòng)。其次，采用圖2或圖3的配置的DRAM裝置可以通過(guò)調(diào)節(jié)基準(zhǔn)板電壓來(lái)調(diào)節(jié)數(shù)據(jù)讀出容限。參照?qǐng)D5，當(dāng)需要將用于數(shù)據(jù)“1”的讀出容限提高為高于用于數(shù)據(jù)“0”的讀出容限(例如，對(duì)于數(shù)據(jù)“1”出現(xiàn)更多錯(cuò)誤，使得與用于數(shù)據(jù)“0”的讀出容限增加相比，用于數(shù)據(jù)“1”的讀出容限增加將更多地改善錯(cuò)誤)時(shí)，將對(duì)應(yīng)的Vpref改變?yōu)殡娫措妷篤dd —半之下的特定電壓電平(例如，l/2vdd-a)?？商孢x地，當(dāng)需要將用于數(shù)據(jù)“0”的讀出容限提高為高于用于數(shù)據(jù)“1”的讀出容限時(shí)，將對(duì)應(yīng)的Vpref改變?yōu)殡娫措妷篤dd —半之上的特定電壓電平(例如，l/2vdd+a)。圖6是示出根據(jù)一些示例性實(shí)施例的、圖3中的基準(zhǔn)單元的布置的示例的電路圖。參照?qǐng)D6，將多個(gè)虛置單元32b布置在基準(zhǔn)單元31b與主單元(用“數(shù)據(jù)單元”表示)30b之間，用于分離主單元30b的板電極VP和基準(zhǔn)單元31b的板電極VPref。虛置單元 32b包括由虛置字線Wxlum控制的多個(gè)開(kāi)關(guān)晶體管和對(duì)應(yīng)的電容器。如虛置單元32b和主單元30b中的虛線所示，在沉積用于板電極的多晶硅之后形成柵電極圖案的過(guò)程中，通過(guò)去除與虛置單元32b相對(duì)應(yīng)的多晶硅，可以選擇性地分離主單元30b的板電極VP和基準(zhǔn)單元31b的板電極VPref。在圖6中，單元30b中的字線WLO WLn例如可以對(duì)應(yīng)于圖3中的主單元30b中的字線WL0_L1 WLn_Ll?？梢詫⒒鶞?zhǔn)單元31b布置在相對(duì)于位線讀出放大器的單元陣列邊緣或中心處?；鶞?zhǔn)單元31b可以包括多個(gè)基準(zhǔn)單元，以及當(dāng)多個(gè)基準(zhǔn)單元的一個(gè)或多個(gè)失效時(shí)，可以通過(guò)激光熔融或MRS (模式寄存器設(shè)定)選擇性地指定通過(guò)測(cè)試的多個(gè)剩余基準(zhǔn)單元。圖7A是示出根據(jù)一些示例性實(shí)施例的、圖3中的基準(zhǔn)單元的布置的另一示例的電路圖。
圖7B是示出根據(jù)一些示例性實(shí)施例的、圖7A中的存儲(chǔ)器塊BL0CK_L1的電路圖。參照?qǐng)D7A和圖7B，基準(zhǔn)單元31b包括多個(gè)單位單元，用于提高單元電容器的分布特性?？梢詫⒍鄠€(gè)單位單元分為多個(gè)組。相同組中的單位單元連接到位線BLi和BLj的對(duì)應(yīng)一個(gè)。此外，連接到相同組中單位單元中的每個(gè)單位單元的電容器連接到施加有對(duì)應(yīng)的板電壓的板線PLi和PLj中的對(duì)應(yīng)一個(gè)?？梢酝ㄟ^(guò)平均電路70將位線的電壓進(jìn)行平均。在圖7B中，主單元30b中的字線WL0_L1 WLn_Ll可以對(duì)應(yīng)于圖7A中字線WL0_L1 WLn_ Li。在利用基準(zhǔn)單元板電極的電容性耦合的情形中，則可以利用平均電路70中的晶體管麗72和麗73，通過(guò)電連接相鄰的M(M是自然數(shù))個(gè)位線BLi和BLj，將由于單元電容器的分布所導(dǎo)致的基準(zhǔn)電壓電平進(jìn)行平均。響應(yīng)于平均控制信號(hào)EQref，將晶體管MN72和麗73控制為導(dǎo)通/截止。例如，當(dāng)不使用基準(zhǔn)單元時(shí)，主單元的每個(gè)電容器與任何基準(zhǔn)單元的其他電容器不相關(guān)聯(lián)。但是，當(dāng)使用基準(zhǔn)單元時(shí)，兩個(gè)電容器(主單元之一和基準(zhǔn)單元的另一個(gè)) 相關(guān)聯(lián)。因此，與對(duì)位線的電壓沒(méi)有進(jìn)行平均的情況相比，單元電容器的分布可以增加 V^ = 1.414。當(dāng)相同組中的單位單元連接到四個(gè)板線中的對(duì)應(yīng)的一個(gè)板線時(shí)，單元電容器的分布可以增加# = 1.118。也就是說(shuō)，可以提高單元電容器的分布特性。圖8是示出根據(jù)一些示例性實(shí)施例的、圖3中的基準(zhǔn)單元的布置的另一示例的電路圖。參照?qǐng)D8，基準(zhǔn)單元31b包括多個(gè)單位單元，其基準(zhǔn)字線同時(shí)啟用，用于提高單元電容器的分布特性。當(dāng)與單位單元相連接的一些基準(zhǔn)字線同時(shí)啟用(用“H”表示)時(shí)，可以將基準(zhǔn)電壓的電平進(jìn)行平均。在圖8中，主單元30b中的字線Wi) WLn可以對(duì)應(yīng)于圖 3的主單元30b中的字線WL0_L1 WLn_Ll。當(dāng)將基準(zhǔn)板電壓VPref的電平從第一電壓Vl (例如，Vl = Vdd)轉(zhuǎn)變?yōu)榈诙妷?(例如，V2 = Vdd/2)時(shí)，在被同時(shí)啟用的基準(zhǔn)字線WLref數(shù)目越來(lái)越增加的情況下，需要將第二電壓V2增加到比使用單一基準(zhǔn)字線更高的電平。在上述示例性實(shí)施例中，描述將位線預(yù)充電到電源電壓Vdd電平。下面，描述將位線預(yù)充電到接地電壓Vss電平。圖9示出根據(jù)一些示例性實(shí)施例的、在半導(dǎo)體存儲(chǔ)器裝置中的數(shù)據(jù)讀出操作。參照?qǐng)D9，將主單元(存儲(chǔ)器單元)90布置在由字線WL和位線BL交叉的區(qū)域處， 以及將基準(zhǔn)單元(基準(zhǔn)存儲(chǔ)器單元)91布置在由基準(zhǔn)字線WLref和互補(bǔ)位線BLB交叉的區(qū)域處。位線讀出放大器(BLSA)92連接在位線BL與互補(bǔ)位線BLB之間，以及讀出并放大通過(guò)位線BL和互補(bǔ)位線BLB傳送的數(shù)據(jù)“0”或數(shù)據(jù)“ 1 ”。雖然在圖9中，一個(gè)主單元90連接到位線BL，以及一個(gè)基準(zhǔn)單元連接到互補(bǔ)位線 BLB，但是多個(gè)基準(zhǔn)單元和附加的主單元可以另外地連接到位線BL，并且多個(gè)主單元和附加的基準(zhǔn)單元可以另外地連接到互補(bǔ)位線BLB。主單元90包括開(kāi)關(guān)晶體管(或開(kāi)關(guān)元件)T91和主電容器C91，所述開(kāi)關(guān)晶體管 T91具有由字線WL控制的柵極和連接到位線BL的漏極(第二端子)，所述主電容器C91連接在主板電壓(或主板電極)VP與開(kāi)關(guān)晶體管T91的源極(第一端子)之間?；鶞?zhǔn)單元91包括開(kāi)關(guān)晶體管T92和基準(zhǔn)電容器C92，所述開(kāi)關(guān)晶體管T92具有由基準(zhǔn)字線WLref控制的柵極和連接到互補(bǔ)位線BLB的漏極(第二端子)，所述基準(zhǔn)電容器C2 連接在基準(zhǔn)板電壓(或基準(zhǔn)板電極)VPref與開(kāi)關(guān)晶體管T92的源極(第一端子)之間。在第一相位(“相位0”)中，將位線BL和互補(bǔ)位線BLB預(yù)充電到接地電壓Vss的電平。在第二相位(“相位1”)中，在位線BL中出現(xiàn)電荷共享操作，在互補(bǔ)位線BLB中出現(xiàn)電容性耦合操作。在第三相位(“相位2”)中，讀出數(shù)據(jù)。更具體地，當(dāng)啟用選定字線WL并且主單元90中存儲(chǔ)的數(shù)據(jù)是數(shù)據(jù)“1”時(shí)，在主電容器C91中存儲(chǔ)的“IV”電壓與位線電容器CB中預(yù)充電的“Vss”電壓之間共享與Δ1相對(duì)應(yīng)的電荷。當(dāng)啟用選定字線WL并且主單元90中存儲(chǔ)的數(shù)據(jù)是數(shù)據(jù)“0”時(shí)，Δ 1對(duì)應(yīng)于0V，因?yàn)橹麟娙萜鰿91中存儲(chǔ)的“Vss”電壓與位線電容器CB中預(yù)充電的“Vss”電壓相同?；鶞?zhǔn)單元91將基準(zhǔn)板電壓VPre縱諸如Vss的第一電壓Vl轉(zhuǎn)變?yōu)楦哂诘谝浑妷?Vl的、諸如Vdd/2的第二電壓V2。因此，通過(guò)電容性耦合，互補(bǔ)位線BLB的電壓對(duì)應(yīng)于Δ2。當(dāng)?shù)诙妷篤2低于電源電壓Vdd且高于接地電壓Vss時(shí)，Δ 1大于Δ 2。當(dāng)?shù)诙妷篤2等于電源電壓Vdd的一半時(shí)，Δ2等于Δ1的一半。因此，可以更容易地產(chǎn)生用于讀出數(shù)據(jù)“ 1，，或數(shù)據(jù)“ 0，，的基準(zhǔn)電壓。圖10是示出根據(jù)一些示例性實(shí)施例的、采用圖9的構(gòu)思的DRAM的示例的電路圖。參照?qǐng)D10，諸如圖9中的位線讀出放大器92的位線讀出放大器包括鎖存電路 102，所述鎖存電路102包括PMOS晶體管MPlOl和ΜΡ102以及匪OS晶體管MNlOl和ΜΝ102。PMOS晶體管MPlOl和匪OS晶體管MNlOl的漏極共同連接到位線BL，以及PMOS晶體管ΜΡ102和NMOS晶體管麗102的漏極共同連接到互補(bǔ)位線BLB。位線BL中的電壓和互補(bǔ)位線BLB中的電壓相互互補(bǔ)。PMOS晶體管MPlOl和ΜΡ102的源極共同連接到偏置節(jié)點(diǎn)LA，NM0S晶體管麗101和麗102的源極連接到偏置節(jié)點(diǎn)LAB。PMOS晶體管MPlOl和NMOS晶體管麗101的柵極共同連接到互補(bǔ)位線BLB，以及PMOS晶體管MP102和NMOS晶體管麗102的柵極共同連接到位線 BL。通過(guò)偏置節(jié)點(diǎn)LAB，將表示為接地電壓Vss的低電壓偏置源施加到NMOS晶體管麗101 和MP102的源極。偏置PMOS晶體管MP103連接在偏置節(jié)點(diǎn)LA與諸如電源電壓Vdd的高偏置電壓之間。PMOS晶體管MPlOl和MP102的源極在偏置節(jié)點(diǎn)LA處連接到偏置PMOS晶體管 MP103的漏極。偏置PMOS晶體管MP103具有連接到諸如電源電壓Vdd的較高偏置電壓的源極以及通過(guò)偏置控制信號(hào)LAPG控制的柵極。PMOS晶體管MP104連接在位線BL與互補(bǔ)位線BLB之間，PMOS晶體管MP104具有由均衡控制信號(hào)PEQ控制的柵極，以均衡位線BL和互補(bǔ)位線BLB。PMOS晶體管MP105和 MP106串聯(lián)連接在位線BL與互補(bǔ)位線BLB之間，并且PMOS晶體管MP105和MP106的源極連接到諸如電源電壓Vdd的高電壓偏置源。PMOS晶體管MP105和MP106的柵極共同連接到 PMOS晶體管MP104的柵極，并由均衡控制信號(hào)PEQ控制。在圖10中，以存儲(chǔ)器單元塊BL0CK_L00和存儲(chǔ)器單元塊BL0CK_L01為例，以及存儲(chǔ)器單元塊BL0CK_L00連接到位線BL，并且存儲(chǔ)器單元塊BL0CK_L01連接到互補(bǔ)位線BLB。存儲(chǔ)器單元塊BL0CK_L00包括主單元IOOa和基準(zhǔn)單元101a。主單元IOOa包括多個(gè)存儲(chǔ)器單元，存儲(chǔ)器單元中的一個(gè)包括串聯(lián)連接在位線BL與主板電壓源VP之間的開(kāi)關(guān)晶體管MN106和電容器MC102，以及存儲(chǔ)器單元中的另一個(gè)包括串聯(lián)連接在位線BL與主板電壓源VP之間的開(kāi)關(guān)晶體管麗107和電容器MC103。此外，分別通過(guò)字線Wi)_L0和WLn_ LO來(lái)控制開(kāi)關(guān)晶體管MN106和MN107的柵極?；鶞?zhǔn)單元IOla包括串聯(lián)連接在位線BL與基準(zhǔn)板電壓源Vpref之間的開(kāi)關(guān)晶體管麗105和電容器MClOl。此外，通過(guò)基準(zhǔn)字線WLref_ LO控制開(kāi)關(guān)晶體管MN105的柵極。也就是說(shuō)，基準(zhǔn)單元IOla和主單元IOOa的板電壓源相互分離。存儲(chǔ)器單元塊BL0CK_L01包括主單元IOOb和基準(zhǔn)單元101b。主單元IOOb包括多個(gè)存儲(chǔ)器單元，存儲(chǔ)器單元中的一個(gè)包括串聯(lián)連接在互補(bǔ)位線BLB與主板電壓源VP之間的開(kāi)關(guān)晶體管MN108和電容器MC104，以及存儲(chǔ)器單元中的另一個(gè)包括串聯(lián)連接在互補(bǔ)位線 BLB與主板電壓源VP之間的開(kāi)關(guān)晶體管麗109和電容器MC105。此外，分別由字線Wi)_Ll 和WLn_Ll來(lái)控制開(kāi)關(guān)晶體管麗108和麗109的柵極?；鶞?zhǔn)單元IOlb包括串聯(lián)連接在互補(bǔ)位線BLB與基準(zhǔn)板電壓源Vpref_Ll之間的開(kāi)關(guān)晶體管麗110和電容器MC106。此外，通過(guò)互補(bǔ)基準(zhǔn)字線WLref_Ll來(lái)控制開(kāi)關(guān)晶體管MNllO的柵極。也就是說(shuō)，基準(zhǔn)單元IOlb和主單元IOOb的板電壓源相互分離。列選擇晶體管麗103和麗104響應(yīng)于列選擇線CSL而導(dǎo)通/截止。當(dāng)通過(guò)存儲(chǔ)器解碼器104來(lái)選擇和訪問(wèn)主存儲(chǔ)器單元IOOa和IOOb時(shí)，列選擇線CSL具有邏輯高電平，且位線BL連接到本地I/O LI0,以及互補(bǔ)位線BLB連接到互補(bǔ)本地I/O LI0B。例如，存儲(chǔ)器解碼器104將地址解碼，以產(chǎn)生用于選擇存儲(chǔ)器單元IOOa和IOOb的列選擇線CSL信號(hào)、字線mi)_L0 WLn_L0/互補(bǔ)字線Wi)_Ll WLn_Ll信號(hào)以及基準(zhǔn)字線 WLref_L0/互補(bǔ)基準(zhǔn)字線WLref_Ll信號(hào)。此外，存儲(chǔ)器解碼器104可以包括存儲(chǔ)器控制器(或控制部件)103。存儲(chǔ)器控制器103可以是存儲(chǔ)器解碼器104的一部分，且存儲(chǔ)器控制器可以產(chǎn)生偏置控制信號(hào)LAPG和均衡控制信號(hào)PEQ。圖11是示出根據(jù)一些示例性實(shí)施例的、圖10的DRAM的操作的時(shí)序圖。下面，參照?qǐng)D10和圖11來(lái)描述DRAM中的數(shù)據(jù)讀出。將位線BL預(yù)充電到與數(shù)據(jù)“0”的電壓電平相對(duì)應(yīng)的接地電壓Vss的電平。此夕卜， 將主單元IOOa和IOOb的板電壓VP的電平維持在電源電壓Vdd的一半處，即Vdd/2處，用于將主單元電容器MC102、MC103、MC104和MC105的兩個(gè)端子的場(chǎng)效應(yīng)的差異最小化。首先，描述未選定存儲(chǔ)器塊的操作。將主單元的字線Wi)_L01的電平維持在較低電壓Vbl32電平處，將基準(zhǔn)單元的字線 WLref_L01的電平維持在較高電壓Vpp電平處，并將基準(zhǔn)單元的板電壓VPref_L01的電平維持在接地電壓Vss電平。通過(guò)導(dǎo)通的開(kāi)關(guān)晶體管將接地電壓Vss電平施加到基準(zhǔn)單元電容器的第一端子(其連接到開(kāi)關(guān)晶體管)，并將板電壓VPref_L01的電平維持在接地電壓Vss 電平處。因此，將基準(zhǔn)單元電容器的電壓差維持在“0”伏特。因此，就場(chǎng)效應(yīng)的差異而言， 圖10的示例性實(shí)施例與一般的單元電容器相比更可靠。較高電壓Vpp可以具有等于或高于電源電壓Vdd的電平。較低電壓VlDb可以具有等于或低于接地電壓Vss的電平。其次，描述選定存儲(chǔ)器塊的操作，例如圖10中的存儲(chǔ)器塊BL0CK_L00的操作。
在相位“相位0”、“相位1”和“相位2”期間的有效模式(用“RAS有效”表示)中， 在其上將進(jìn)行寫(xiě)入操作或讀取操作的主單元的字線Wi)_L00的電平從較低電壓Vbl32電平轉(zhuǎn)變?yōu)檩^高電壓Vpp電平，如附圖標(biāo)記161所示，并因此，主單元的對(duì)應(yīng)開(kāi)關(guān)晶體管(例如， 開(kāi)關(guān)晶體管ΜΝ106)導(dǎo)通?；鶞?zhǔn)單元的基準(zhǔn)字線WLref_L00的電平從較高電壓Vpp電平轉(zhuǎn)變?yōu)檩^低電壓VIA2電平，如附圖標(biāo)記162所示，并且因此，基準(zhǔn)單元的對(duì)應(yīng)開(kāi)關(guān)晶體管(例如，開(kāi)關(guān)晶體管ΜΝ10)截止。因此，基準(zhǔn)單元電容器中充入的電荷與位線電容分離。將基準(zhǔn)單元的板電壓VPref_L00的電平維持在接地電壓Vss電平，如附圖標(biāo)記163所示，并且因此，將基準(zhǔn)單元電容器的電壓差維持在“0”伏特處。在相位“相位3”和“相位4”期間的預(yù)充電模式(用“RAS預(yù)充電”表示)中，將主單元禁用，并且主單元的字線WL0_L00的電平從較高電壓Vpp電平轉(zhuǎn)變?yōu)檩^低電壓VIA2電平，如附圖標(biāo)記164所示。此外，基準(zhǔn)單元的基準(zhǔn)字線WLref_L00的電平從較低電壓VIA2 電平轉(zhuǎn)變?yōu)檩^高電壓Vpp電平，如附圖標(biāo)記165所示，并且因此啟用基準(zhǔn)單元。在預(yù)充電模式期間，不啟用讀出操作，用于防止與接地電壓Vss電平相對(duì)應(yīng)的電壓差被施加到基準(zhǔn)單元電容器的兩個(gè)端子。也就是說(shuō)，在進(jìn)行位線均衡操作之后，啟用讀出操作。下面更多地描述未選定存儲(chǔ)器塊的操作。因?yàn)橹鲉卧淖志€mi)_L01的電平維持在較低電壓ν Λ2電平，所以主單元IOOb 維持在禁用狀態(tài)。因?yàn)榛鶞?zhǔn)單元的字線WLref_L01的電平維持在較高電壓Vpp電平，所以基準(zhǔn)單元IOlb維持在啟用狀態(tài)處。當(dāng)如附圖標(biāo)記161所示，字線Wi)_L00的電平從較低電壓VIA2電平轉(zhuǎn)變?yōu)檩^高電壓Vpp電平時(shí)，基準(zhǔn)單元的板電壓VPref_L01的電平從接地電壓 Vss電平轉(zhuǎn)變?yōu)橹T如電源電壓Vdd電平的一半的、電源電壓電平與接地電壓電平Vss之間的中間電平，如附圖標(biāo)記166所示。此時(shí)，在單元電容CS與位線電容CB之間出現(xiàn)上述電容性華禹合。圖12A至圖12D是示出當(dāng)讀出數(shù)據(jù)“0”或數(shù)據(jù)“1”時(shí)將位線和互補(bǔ)位線預(yù)充電到電源電壓電平或接地電壓電平的時(shí)序圖。圖12A和圖12B示出當(dāng)分別讀出數(shù)據(jù)“1”和數(shù)據(jù)“0”時(shí)將位線和互補(bǔ)位線預(yù)充電到電源電壓Vdd電平。參照?qǐng)D12A和圖12B，當(dāng)基準(zhǔn)單元的板電壓VPref的電平改變時(shí)，基準(zhǔn)位線BLref 的電壓電平由于電容性耦合而改變?chǔ)?。因此，可以通過(guò)其電壓電平改變?chǔ)?的基準(zhǔn)位線 BLref來(lái)讀出數(shù)據(jù)“1”BL_D1，如圖12A所示。此外，由于位線與單元電容器之間的電荷共享，可以通過(guò)其電壓電平改變?chǔ)?的位線來(lái)讀出數(shù)據(jù)“0”BL_D0，如圖12B所示。圖12C和圖12D示出當(dāng)分別讀出數(shù)據(jù)“1”和數(shù)據(jù)“0”時(shí)將位線和互補(bǔ)位線預(yù)充電到接地電壓Vss電平。參照?qǐng)D12C和圖12D，當(dāng)基準(zhǔn)單元的板電壓VPref的電平改變時(shí)，基準(zhǔn)位線BLref 的電壓電平由于電容性耦合而改變?chǔ)?。因此，可以通過(guò)其電壓電平改變?chǔ)?的基準(zhǔn)位線 BLref來(lái)讀出數(shù)據(jù)“0”BL_D0，如圖12D所示。此外，由于位線與單元電容器之間的電荷共享，可以通過(guò)其電壓電平改變?chǔ)?的位線來(lái)讀出數(shù)據(jù)“1”BL_D1，如圖12C所示。在上述示例性實(shí)施例中，描述的是，具有與主單元配置相同的至少一個(gè)基準(zhǔn)單元被連接到位線和互補(bǔ)位線中的每一個(gè)，以分離主單元和基準(zhǔn)單元的板電壓源。下面，描述不包括基準(zhǔn)單元的示例性實(shí)施例。
圖13是示出根據(jù)一些示例性實(shí)施例的、DRAM的示例的電路圖。參照?qǐng)D13，位線讀出放大器可以包括鎖存電路131，所述鎖存電路131包括PMOS 晶體管MP131和MP132以及NMOS晶體管MN131和MN132。PMOS晶體管MP131和MP132的源極共同連接到偏置源VLA。鎖存電路131的配置基本上與圖3中的鎖存電路32相同，并且因此省略關(guān)于鎖存電路131的配置的詳細(xì)描述。偏置NMOS晶體管麗133連接在偏置節(jié)點(diǎn)LAB與諸如接地電壓Vss的較低偏置電壓源之間。偏置NMOS晶體管MN133具有連接到諸如接地電壓Vss的較低偏置電壓源的源極以及通過(guò)偏置控制信號(hào)LANG控制的柵極。PMOS晶體管MP133連接在位線BL與互補(bǔ)位線BLB之間，PMOS晶體管MP133具有由均衡控制信號(hào)PEQ控制的柵極，以均衡位線BL和互補(bǔ)位線BLB。PMOS晶體管MP134和 MP135串聯(lián)連接在位線BL與互補(bǔ)位線BLB之間，并且PMOS晶體管MP134和MP135的源極連接到偏置源VEQ。PMOS晶體管MP134和MP135的柵極共同連接到PMOS晶體管MP133的柵極，并由均衡控制信號(hào)PEQ控制。在圖13中，以存儲(chǔ)器單元塊BL0CK_L0和存儲(chǔ)器單元塊BL0CK_L1為例，以及存儲(chǔ)器單元塊BL0CK_L0連接到位線BL，以及存儲(chǔ)器單元塊BL0CK_L1連接到互補(bǔ)位線BLB。存儲(chǔ)器單元塊BL0CK_L0包括主單元130a。主單元130a包括多個(gè)存儲(chǔ)器單元，存儲(chǔ)器單元中的一個(gè)包括串聯(lián)連接在位線BL與主板電壓源VP之間的開(kāi)關(guān)晶體管MN136和電容器MC131，以及存儲(chǔ)器單元中的另一個(gè)包括串聯(lián)連接在位線BL與主板電壓源VP之間的開(kāi)關(guān)晶體管麗137和電容器MC132。此外，分別通過(guò)字線Wi)_L0和WLn_L0來(lái)控制開(kāi)關(guān)晶體管 MN37和MN38的柵極。存儲(chǔ)器單元塊BL0CK_L1包括主單元130b。主單元130b包括多個(gè)存儲(chǔ)器單元，存儲(chǔ)器單元中的一個(gè)包括串聯(lián)連接在互補(bǔ)位線BLB與主板電壓源VP之間的開(kāi)關(guān)晶體管MN138 和電容器MC133，以及存儲(chǔ)器單元中的另一個(gè)包括串聯(lián)連接在互補(bǔ)位線BLB與主板電壓源 VP之間的開(kāi)關(guān)晶體管麗139和電容器MC134。此外，分別通過(guò)字線Wi)_Ll和WLn_Ll來(lái)控制開(kāi)關(guān)晶體管麗138和麗139的柵極。列選擇晶體管麗134連接在位線BL與本地輸入/輸出(I/O) LIO之間，并通過(guò)列選擇線CSL來(lái)控制列選擇晶體管MN134的柵極。列選擇晶體管MN135連接在互補(bǔ)位線BLB 與互補(bǔ)本地I/O LIOB之間，并通過(guò)列選擇線CSL來(lái)控制列選擇晶體管MN135的柵極。列選擇晶體管麗134和麗135響應(yīng)于列選擇線CSL而導(dǎo)通/截止。當(dāng)通過(guò)存儲(chǔ)器解碼器134選擇和訪問(wèn)主存儲(chǔ)器單元130a和130b時(shí)，列選擇線CSL具有邏輯高電平，且位線BL連接到本地I/O LI0,以及互補(bǔ)位線BLB連接到互補(bǔ)本地I/O LI0B。例如，存儲(chǔ)器解碼器134將地址解碼，以產(chǎn)生用于選擇存儲(chǔ)器單元130a和130b的列選擇線CSL信號(hào)、字線mi)_L0 WLn_L0/互補(bǔ)字線Wi)_Ll WLn_Ll信號(hào)以及基準(zhǔn)字線 WLref_L0/互補(bǔ)基準(zhǔn)字線WLref_Ll信號(hào)。此外，存儲(chǔ)器解碼器134可以包括存儲(chǔ)器控制器(或控制部件)133。存儲(chǔ)器控制器 133可以是存儲(chǔ)器解碼器134的一部分，且存儲(chǔ)器控制器133可以產(chǎn)生偏置控制信號(hào)LANG 和所述均衡控制信號(hào)PEQ。當(dāng)將位線預(yù)充電到電源電壓Vdd電平時(shí)，圖13的DRAM裝置可以利用其電平等于或低于1伏特的電源電壓來(lái)操作。這樣，在預(yù)充電操作中，具有不小于電源電壓兩倍的電平的恢復(fù)高電壓可以被存儲(chǔ)在單元中，使得在單元電容器的電容減小的情況下，確保電荷共享電壓以用于讀出數(shù)據(jù)。例如，在預(yù)充電操作中，偏置電壓VLA可以從電源電壓Vdd恢復(fù)到兩倍的電源電壓Vdd，并且在均衡位線中，偏置電壓VLA的電平從電源電壓Vdd的兩倍轉(zhuǎn)變?yōu)殡娫措妷篤dd。圖14是示出根據(jù)示例性實(shí)施例的、圖13的DRAM的操作的時(shí)序圖。下面，參照?qǐng)D13和圖14來(lái)描述DRAM中的數(shù)據(jù)讀出。在一個(gè)實(shí)施例中，將位線BL預(yù)充電到與數(shù)據(jù)“1”的電壓電平相對(duì)應(yīng)的電源電壓 Vdd的電平。此外，將主單元130a和130b的板電壓VP的電平維持在電源電壓Vdd的一半處，即Vdd/2處。首先，描述待機(jī)模式中未選定存儲(chǔ)器塊的操作。將主單元的字線Wi)_L0的電平維持在較低電壓Vbl32電平處。較高電壓Vpp可以具有等于或高于電源電壓Vdd的電平。較低電壓Vbb可以具有等于或低于接地電壓Vss的電平。其次，描述選定存儲(chǔ)器塊的操作，例如圖13中的存儲(chǔ)器塊BL0CK_L0的操作。在相位“相位0”、“相位1”和“相位2”期間的有效模式(用“RAS有效”表示)中， 在其上將進(jìn)行寫(xiě)入操作或讀取操作的主單元的字線WL0_L0的電平從較低電壓Vbl32電平轉(zhuǎn)變?yōu)檩^高電壓Vpp電平，如附圖標(biāo)記171所示，并且因此，主單元的對(duì)應(yīng)開(kāi)關(guān)晶體管(例如， 開(kāi)關(guān)晶體管ΜΝ137)導(dǎo)通。如上所述，存儲(chǔ)數(shù)據(jù)“1”的單元具有2Vdd的電壓電平，因?yàn)樵陬A(yù)充電操作中，在主單元中恢復(fù)2Vdd的電壓。當(dāng)如附圖標(biāo)記171所示，主單元的字線Wi)_L0的電平從較低電壓VIA2電平轉(zhuǎn)變?yōu)檩^高電壓Vpp電平時(shí)，在單元電容器CS與位線電容器CB之間出現(xiàn)電荷共享，如附圖標(biāo)記 174或176所示。附圖標(biāo)記174對(duì)應(yīng)于數(shù)據(jù)“1”，以及附圖標(biāo)記176對(duì)應(yīng)于數(shù)據(jù)“0”。在相位“相位3”和“相位4”期間的預(yù)充電模式(用“RAS預(yù)充電”表示)中，將主單元禁用，并且主單元的字線mi)_L0的電平從較高電壓Vpp電平轉(zhuǎn)變?yōu)檩^低電壓VIA2電平，如附圖標(biāo)記172所示。此外，偏置電壓VLA的電平從電源電壓Vdd轉(zhuǎn)變?yōu)殡娫措妷旱膬杀?Vdd，如附圖標(biāo)記173所示，并且在主單元中恢復(fù)與2Vdd的電壓相對(duì)應(yīng)的數(shù)據(jù)。 當(dāng)均衡位線時(shí)，偏置電壓VLA的電平從電源電壓的兩倍2Vdd轉(zhuǎn)變?yōu)殡娫措妷篤dd， 如附圖標(biāo)記178所示，并且將位線BL的電壓電平預(yù)充電到電源電壓Vdd電平。在共享電荷之后，將與數(shù)據(jù)“0”相對(duì)應(yīng)的互補(bǔ)位線BLB_D0的電壓電平維持在電源電壓Vdd電平，如附圖標(biāo)記176所示，并且在預(yù)充電操作中互補(bǔ)位線BLB_D0的電壓電平轉(zhuǎn)變?yōu)殡娫措妷旱膬杀?Vdd，如附圖標(biāo)記177所示。在采用圖13的配置的DRAM裝置中，通過(guò)將主單元設(shè)定為具有與用于數(shù)據(jù)“ 1，，的 2Vdd相對(duì)應(yīng)的電壓電平，以及具有與用于數(shù)據(jù)“0”的Vss相對(duì)應(yīng)的電壓電平，以及通過(guò)將例如互補(bǔ)位線的基準(zhǔn)位線設(shè)定為具有與Vdd相對(duì)應(yīng)的電壓電平，例如互補(bǔ)位線的基準(zhǔn)位線的電壓電平的改變?cè)跀?shù)據(jù)“1”的情況下對(duì)應(yīng)于2Vdd-A，以及在數(shù)據(jù)“0”的情況下對(duì)應(yīng)于 2Vss+ Δ。因此，通過(guò)具有電源電壓Vdd電平的位線和互補(bǔ)位線，可以進(jìn)行自基準(zhǔn)數(shù)據(jù)讀出。上述示例性實(shí)施例主要關(guān)于DRAM裝置進(jìn)行描述。但是，上述示例性實(shí)施例也可以適用于其他易失性存儲(chǔ)器裝置，例如SRAM裝置。此外，上述示例性實(shí)施例也可以適用于開(kāi)放位線或折疊位線架構(gòu)。
圖15A示出根據(jù)一些示例性實(shí)施例的、采用折疊位線架構(gòu)的DRAM裝置。參照?qǐng)D15A，將單元塊BO中包括的主單元M和基準(zhǔn)單元R布置在由字線和 WL2、交替布置的一對(duì)位線BLl和互補(bǔ)位線BLBl以及交替布置的一對(duì)位線BL2和互補(bǔ)位線 BLB2交叉的區(qū)域中的每個(gè)區(qū)域處。位線讀出放大器SAl連接到一對(duì)位線BLl和互補(bǔ)位線 BLBl,以及另一位線讀出放大器SA2連接到一對(duì)位線BL2和互補(bǔ)位線BLB2。雖然未示出，但是可以通過(guò)圖15A中的獨(dú)立的基準(zhǔn)字線來(lái)控制基準(zhǔn)單元R。在采用圖15A所示的折疊位線架構(gòu)的DRAM裝置中，因?yàn)閷⑽痪€BLl、BL2以及互補(bǔ)位線BLB1、BLB2布置在相同塊(或相同陣列)B0中，所以位線BL1、BL2具有與互補(bǔ)位線 BLBl和BLB2相同的與字線WLl、ffL2的耦合噪聲。因此，采用折疊位線架構(gòu)的DRAM裝置可以提高讀出容限，因?yàn)榭梢酝ㄟ^(guò)位線讀出放大器SAl和SA2的差分放大來(lái)消除這種共同模式噪聲。圖15B示出根據(jù)一些示例性實(shí)施例的、采用開(kāi)放位線架構(gòu)的DRAM裝置。參照?qǐng)D15B，將單元塊B1、B2和B3中包括的主單元M和基準(zhǔn)單元R布置在由字線 WLl 札9、交替布置的一對(duì)位線BLl和互補(bǔ)位線BLBl以及交替布置的一對(duì)位線BL2和互補(bǔ)位線BLB2交叉的區(qū)域中的每個(gè)區(qū)域處。位線讀出放大器SAl連接到一對(duì)位線BLl和互補(bǔ)位線BLB1，以及另一位線讀出放大器SA2連接到一對(duì)位線BL2和互補(bǔ)位線BLB2。在采用圖15B所示的開(kāi)放位線架構(gòu)的DRAM裝置中，因?yàn)閷⑽痪€BL1、BL2布置在不同的塊Bl和B2中，以及將互補(bǔ)位線BLB1、BLB2布置在不同的塊B2和B3中，使得一對(duì)位線和一對(duì)互補(bǔ)位線處于不同的電氣環(huán)境中，需要精確的設(shè)計(jì)用于讀出精密的信號(hào)。在采用開(kāi)放位線架構(gòu)的DRAM裝置中，將主單元布置在由字線和位線的區(qū)域中的每個(gè)區(qū)域處，并且因此，將位線BLl和互補(bǔ)位線BLBl布置在位線讀出放大器SAl的任一側(cè)處，將位線BL2和互補(bǔ)位線BLB2布置在位線讀出放大器SA2的任一側(cè)處。因此，采用折疊位線架構(gòu)的DRAM裝置可以提高讀出容限，因?yàn)榭梢酝ㄟ^(guò)位線讀出放大器SAl和SA2的差分放大來(lái)消除這種共同模式噪聲。因?yàn)樵诓捎瞄_(kāi)放位線架構(gòu)的DRAM裝置中，將主單元布置在由字線和位線的區(qū)域中的每個(gè)區(qū)域處，**所以采用開(kāi)放位線架構(gòu)的DRAM裝置可以具有更高的集成率。雖然未示出，但是可以通過(guò)圖15B中的獨(dú)立的基準(zhǔn)字線來(lái)控制基準(zhǔn)單元R。圖16是示出根據(jù)一些示例性實(shí)施例的、包括半導(dǎo)體存儲(chǔ)器裝置的電子系統(tǒng)的框圖。參照?qǐng)D16，電子系統(tǒng)1000包括輸入裝置1100、輸出裝置1200、處理器裝置1300和存儲(chǔ)器裝置1400。存儲(chǔ)器裝置1400可以包括諸如根據(jù)先前討論的示例性實(shí)施例之一的存儲(chǔ)器的存儲(chǔ)器。處理器裝置1300通過(guò)對(duì)應(yīng)的接口來(lái)控制輸入裝置1100、輸出裝置1200和存儲(chǔ)器裝置1400。圖17是示出根據(jù)一些示例性實(shí)施例的圖形存儲(chǔ)器系統(tǒng)的框圖。參照?qǐng)D17，圖形存儲(chǔ)器系統(tǒng)2000包括存儲(chǔ)器組2100、諸如用于控制存儲(chǔ)器組2100 的圖形處理器部件(GPU)的控制器2200以及在存儲(chǔ)器組2100與控制器2200之間連接的系統(tǒng)總線2300。存儲(chǔ)器組2100包括多個(gè)存儲(chǔ)器2110、內(nèi)接口 2130和存儲(chǔ)器接口 2120?？刂破?200可以包括圖形引擎核心(graphic engine core)，以及與存儲(chǔ)器組 2100交換數(shù)據(jù)。系統(tǒng)總線2300、內(nèi)接口 2130和存儲(chǔ)器接口 2120可以集成在一個(gè)I/O中，也可以是獨(dú)立的。此外，系統(tǒng)總線2300、內(nèi)接口 2130和存儲(chǔ)器接口 2120可以具有基于應(yīng)用系統(tǒng)的架構(gòu)而變化的數(shù)據(jù)格式。圖18是示出根據(jù)一些示例性實(shí)施例的、包括圖17的圖形存儲(chǔ)器系統(tǒng)的圖形卡系統(tǒng)的框圖。參照?qǐng)D18，圖形卡系統(tǒng)3000包括圖形存儲(chǔ)器系統(tǒng)3100、芯片集3200、監(jiān)控器 3300、第一接口 ；3400和第二接口 ；3500。圖形存儲(chǔ)器系統(tǒng)3100可以包括存儲(chǔ)器3110、諸如用于控制存儲(chǔ)器3110的圖形處理器部件(GPU)的控制器3120以及諸如上面所述的在存儲(chǔ)器3110與控制器3120之間連接的系統(tǒng)總線3130。控制器3120通過(guò)第二接口 3500與監(jiān)控器3300交換數(shù)據(jù)，以及監(jiān)控器3300接收?qǐng)D像數(shù)據(jù)并顯示接收的圖像數(shù)據(jù)?？刂破?120通過(guò)第一接口 3400與芯片集3200交換數(shù)據(jù)。第一接口 3400和第二接口 3500中的每一個(gè)可以使用例如滿足通用串行總線 (USB)、多媒體卡(MMC)、外圍設(shè)備互聯(lián)快速(PCI-E)、串行連接的SCSI (SAQ、串行高級(jí)技術(shù)附加裝置(SATA)、并行高級(jí)技術(shù)附加裝置(PATA)、小型計(jì)算機(jī)系統(tǒng)接口(SCSI)、增強(qiáng)小型磁盤接口 ESDI以及集成驅(qū)動(dòng)電子設(shè)備(IDE)之一的接口協(xié)議。圖19是示出根據(jù)一些示例性實(shí)施例的、包括圖18的圖形卡系統(tǒng)的計(jì)算系統(tǒng)的框圖。參照?qǐng)D19，計(jì)算系統(tǒng)4000包括監(jiān)控器4100、圖形卡4200、主存儲(chǔ)器4300、芯片集4400、輸入/輸出裝置4600和中央處理部件(CPU) 4500，它們通過(guò)系統(tǒng)總線4710、4720、 4730,4740和4750相互連接。圖形卡4200可以采用圖18的圖形存儲(chǔ)器系統(tǒng)，以及可以以存儲(chǔ)器模塊的配置將主存儲(chǔ)器4300安裝在計(jì)算系統(tǒng)4000上。當(dāng)計(jì)算系統(tǒng)4000是移動(dòng)裝置時(shí)，在計(jì)算系統(tǒng)4000中還可以包括用于提供計(jì)算系統(tǒng)4000的操作電壓的電池。雖然未示出，但是計(jì)算系統(tǒng)4000還可以包括應(yīng)用芯片集、照相機(jī)圖像處理器(CIP)和移動(dòng)DRAM。通過(guò)利用不同封裝，可以將根據(jù)一些示例性實(shí)施例的存儲(chǔ)器系統(tǒng)和計(jì)算系統(tǒng)安裝在印刷電路板(PCB)上。這些不同的封裝例如可以包括PoP (層疊封裝)、BGA (球柵陣列)、 CSP (芯片規(guī)模封裝)、PLCC (塑料引線芯片載體)、PDIP (塑料雙列直插組裝)、華夫封裝中管芯(die in waff 1印ack)、晶片形式的管芯(die in wafer form)、COB (板上芯片)、 CERDIP (陶瓷雙列直插式組裝)、MQFP (塑料公制方型扁平封裝)、TQFP (薄四邊扁平封裝)、 SOIC(小外形集成電路)、SSOP (收縮型小外形封裝)、TS0P(薄小外形封裝)、TQFP(薄四邊扁平封裝)、SIP (封裝中的系統(tǒng))、MCP (多芯片封裝)、WFP(晶片級(jí)制造封裝)和WSP (晶片級(jí)處理堆疊封裝)。此外，根據(jù)一些示例性實(shí)施例的存儲(chǔ)器系統(tǒng)和計(jì)算系統(tǒng)可以包括蜂窩電話、PDA、平板電腦、膝上型計(jì)算機(jī)、桌上型計(jì)算機(jī)等。圖20是示出根據(jù)一些示例性實(shí)施例的、操作半導(dǎo)體存儲(chǔ)器裝置的方法的流程圖。參照?qǐng)D4和圖20，在用于讀取操作的有效模式中，將具有第一電壓電平的第一電壓施加到第一存儲(chǔ)器單元的第一電容器(SlO)。在一個(gè)實(shí)施例中，第一電壓電平是電源電壓的一半電壓。此時(shí)，將具有第二電壓電平的第二電壓施加到基準(zhǔn)存儲(chǔ)器單元的基準(zhǔn)電容器(S20)。當(dāng)啟用第一存儲(chǔ)器單元的字線時(shí)(S30)，第二電壓轉(zhuǎn)變?yōu)榈谌妷弘娖?S40)。 第三電壓電平不同于第二電壓電平。例如，在一個(gè)實(shí)施例中，第二電壓電平是電源電壓(例如，Vdd)或接地電壓(例如，Vss)，而第三電壓電平是電源電壓的一半電壓。
前述是示例性實(shí)施例的說(shuō)明，并非要解釋為其限制。雖然描述了少量示例性實(shí)施例，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)領(lǐng)會(huì)，在示例性實(shí)施例中，在本質(zhì)上不脫離本創(chuàng)新構(gòu)思的新穎教導(dǎo)和優(yōu)點(diǎn)的情況下，許多修改是可能的。因此，意圖將所有這樣的修改包括在權(quán)利要求書(shū)所限定的本創(chuàng)新構(gòu)思的范圍內(nèi)。因此應(yīng)當(dāng)理解，前述是不同示例性實(shí)施例的說(shuō)明，并非要解釋為對(duì)所公開(kāi)的特定示例性實(shí)施例的限制，以及意圖將對(duì)所公開(kāi)的示例性實(shí)施例以及其他示例性實(shí)施例的修改包括在所附權(quán)利要求書(shū)的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器裝置，包括存儲(chǔ)器單元，所述存儲(chǔ)器單元包括第一開(kāi)關(guān)元件和用于存儲(chǔ)數(shù)據(jù)的第一電容器，所述第一開(kāi)關(guān)元件由第一字線來(lái)控制，所述第一開(kāi)關(guān)元件具有與所述第一電容器的第一端子相連接的第一端子和與第一位線相連接的第二端子，所述第一電容器具有用于接收第一板電壓的第二端子；以及第一基準(zhǔn)存儲(chǔ)器單元，所述第一基準(zhǔn)存儲(chǔ)器單元包括第一基準(zhǔn)開(kāi)關(guān)元件和第一基準(zhǔn)電容器，所述第一基準(zhǔn)開(kāi)關(guān)元件由第一基準(zhǔn)字線來(lái)控制，所述第一基準(zhǔn)開(kāi)關(guān)元件具有與所述第一基準(zhǔn)電容器的第一端子相連接的第一端子以及與第二位線相連接的第二端子，所述第一基準(zhǔn)電容器具有用于接收與所述第一板電壓不同的第一基準(zhǔn)板電壓的第二端子。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第一位線和所述第二位線被配置為被預(yù)充電到電源電壓的電平或接地電壓的電平。
3.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第一位線和所述第二位線被配置為相互互補(bǔ)地操作。
4.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述半導(dǎo)體存儲(chǔ)器裝置被配置為使得所述第一板電壓的電平維持在固定的電壓電平處，并且當(dāng)所述第一存儲(chǔ)器單元被啟用時(shí)所述第一基準(zhǔn)板電壓的電平改變。
5.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第一板電壓具有處于所述電源電壓與所述接地電壓之間的中間電壓電平，并且當(dāng)所述第一存儲(chǔ)器單元沒(méi)有被啟用時(shí)，所述第一基準(zhǔn)板電壓維持在所述接地電壓或所述電源電壓的電平處。
6.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器裝置，其中，當(dāng)所述第一存儲(chǔ)器單元被啟用時(shí)，所述第一板電壓維持在預(yù)充電電壓的電平處，并且所述第一基準(zhǔn)板電壓改變?yōu)榫哂信c所述預(yù)充電電壓不同的電平。
7.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包括第二基準(zhǔn)存儲(chǔ)器單元，所述第二基準(zhǔn)存儲(chǔ)器單元包括第二基準(zhǔn)開(kāi)關(guān)元件和第二基準(zhǔn)電容器，所述第二基準(zhǔn)開(kāi)關(guān)元件由第二基準(zhǔn)字線來(lái)控制，所述第二基準(zhǔn)開(kāi)關(guān)元件具有與所述第二基準(zhǔn)電容器的第一端子相連接的第一端子和與第三位線相連接的第二端子，所述第二基準(zhǔn)電容器具有用于接收所述第一基準(zhǔn)板電壓的第二端子。
8.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第二位線和所述第三位線響應(yīng)于控制信號(hào)而相互連接。
9.如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包括平均電路，所述平均電路被配置為響應(yīng)于所述控制信號(hào)而連接所述第二位線和所述第三位線。
10.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第一基準(zhǔn)字線與所述第二基準(zhǔn)字線相互連接。
11.一種半導(dǎo)體存儲(chǔ)器裝置，包括第一存儲(chǔ)器單元，所述第一存儲(chǔ)器單元包括第一開(kāi)關(guān)元件和用于存儲(chǔ)數(shù)據(jù)的第一電容器，所述第一開(kāi)關(guān)元件由第一字線來(lái)控制，所述第一開(kāi)關(guān)元件具有與所述第一電容器的第一端子相連接的第一端子和與第一位線相連接的第二端子，所述第一電容器具有用于接收第一板電壓的第二端子；第一基準(zhǔn)存儲(chǔ)器單元，所述第一基準(zhǔn)存儲(chǔ)器單元包括第一基準(zhǔn)開(kāi)關(guān)元件和第一基準(zhǔn)電容器，所述第一基準(zhǔn)開(kāi)關(guān)元件由第一基準(zhǔn)字線來(lái)控制，所述第一基準(zhǔn)開(kāi)關(guān)元件具有與所述第一基準(zhǔn)電容器的第一端子相連接的第一端子和與所述第一位線相連接的第二端子，所述第一基準(zhǔn)電容器具有用于接收與所述第一板電壓不同的第一基準(zhǔn)板電壓的第二端子；第二存儲(chǔ)器單元，所述第二存儲(chǔ)器單元包括第二開(kāi)關(guān)元件和用于存儲(chǔ)數(shù)據(jù)的第二電容器，所述第二開(kāi)關(guān)元件由第二字線來(lái)控制，所述第二開(kāi)關(guān)元件具有與所述第二電容器的第一端子相連接的第一端子和與第二位線相連接的第二端子，所述第二電容器具有用于接收所述第一板電壓的第二端子；以及第二基準(zhǔn)存儲(chǔ)器單元，所述第二基準(zhǔn)存儲(chǔ)器單元包括第二基準(zhǔn)開(kāi)關(guān)元件和第二基準(zhǔn)電容器，所述第二基準(zhǔn)開(kāi)關(guān)元件由第二基準(zhǔn)字線來(lái)控制，所述第二基準(zhǔn)開(kāi)關(guān)元件具有與所述第二基準(zhǔn)電容器的第一端子相連接的第一端子和與第二位線相連接的第二端子，所述第二基準(zhǔn)電容器具有用于接收與所述第一板電壓不同的第二基準(zhǔn)板電壓的第二端子。
12.如權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第一位線和所述第二位線被配置為被預(yù)充電到電源電壓的電平或接地電壓的電平。
13.如權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述半導(dǎo)體存儲(chǔ)器裝置被配置為使得所述第一位線和所述第二位線相互互補(bǔ)地操作，所述第一字線的電平和所述第二基準(zhǔn)板電壓的電平被同時(shí)改變，并且所述第二字線的電平和所述第一基準(zhǔn)板電壓的電平被同時(shí)改變。
14.如權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述半導(dǎo)體存儲(chǔ)器裝置被配置為使得當(dāng)所述第一存儲(chǔ)器單元或所述第二存儲(chǔ)器單元被啟用時(shí)，所述第一板電壓的電平維持在固定的電壓電平處，并所述第一基準(zhǔn)板電壓或所述第二基準(zhǔn)板電壓的電平被分別改變。
15.如權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述半導(dǎo)體存儲(chǔ)器裝置被配置為使得當(dāng)所述第一存儲(chǔ)器單元或所述第二存儲(chǔ)器單元被啟用時(shí)，所述第一板電壓具有處于所述電源電壓與所述接地電壓之間的中間電壓電平，并且所述第一基準(zhǔn)板電壓或所述第二基準(zhǔn)板電壓的電平被分別改變。
16.如權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述半導(dǎo)體存儲(chǔ)器裝置被配置為使得當(dāng)所述第一存儲(chǔ)器單元或所述第二存儲(chǔ)器單元被啟用時(shí)，所述第一板電壓具有處于所述電源電壓與所述接地電壓之間的中間電壓電平，并且所述第一板電壓的電平具有所述接地電壓或所述電源電壓的電平。
17.如權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包括第三基準(zhǔn)存儲(chǔ)器單元，所述第三基準(zhǔn)存儲(chǔ)器單元包括第三基準(zhǔn)開(kāi)關(guān)元件和第三基準(zhǔn)電容器，所述第三基準(zhǔn)開(kāi)關(guān)元件由第三基準(zhǔn)字線來(lái)控制，所述第三基準(zhǔn)開(kāi)關(guān)元件具有與所述第三基準(zhǔn)電容器的第一端子相連接的第一端子和與第三位線相連接的第二端子，所述第二電容器具有用于接收所述第一基準(zhǔn)板電壓的第二端子。
18.如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第一位線和所述第三位線響應(yīng)于第一控制信號(hào)而相互連接。
19.如權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包括第一平均電路，所述第一平均電路被配置為響應(yīng)于所述第一控制信號(hào)而連接所述第一位線和第三位線。
20.如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第一基準(zhǔn)字線與所述第三基準(zhǔn)字線相互連接。
21.如權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包括第四基準(zhǔn)存儲(chǔ)器單元，所述第四基準(zhǔn)存儲(chǔ)器單元包括第四基準(zhǔn)開(kāi)關(guān)元件和第四基準(zhǔn)電容器，所述第四基準(zhǔn)開(kāi)關(guān)元件由第四基準(zhǔn)字線來(lái)控制，所述第四基準(zhǔn)開(kāi)關(guān)元件具有與所述第四基準(zhǔn)電容器的第一端子相連接的第一端子和與第四位線相連接的第二端子，所述第四基準(zhǔn)電容器具有第二端子。
22.如權(quán)利要求21所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第二位線和所述第四位線響應(yīng)于第二控制信號(hào)而相互連接。
23.如權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包括第二平均電路，所述第二平均電路被配置為響應(yīng)于所述第二控制信號(hào)而連接所述第二位線和第四位線。
24.如權(quán)利要求21所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述第二基準(zhǔn)字線與所述第四基準(zhǔn)字線相互連接。
全文摘要
本發(fā)明提供一種用于數(shù)據(jù)讀出的半導(dǎo)體存儲(chǔ)器裝置。一種半導(dǎo)體存儲(chǔ)器裝置，包括存儲(chǔ)器單元和第一基準(zhǔn)存儲(chǔ)器單元。存儲(chǔ)器單元包括第一開(kāi)關(guān)元件和用于存儲(chǔ)數(shù)據(jù)的第一電容器。第一開(kāi)關(guān)元件由第一字線來(lái)控制，并具有與第一電容器的第一端子相連接的第一端子和與第一位線相連接的第二端子。第一電容器具有用于接收第一板電壓的第二端子。第一基準(zhǔn)存儲(chǔ)器單元包括第一基準(zhǔn)開(kāi)關(guān)元件和第一電容器。第一基準(zhǔn)開(kāi)關(guān)元件由第一基準(zhǔn)字線來(lái)控制，并具有與第一基準(zhǔn)電容器的第一端子相連接的第一端子和與第二位線相連接的第二端子。第一基準(zhǔn)電容器具有接收與第一板電壓不同的第一基準(zhǔn)板電壓的第二端子。
文檔編號(hào)G11C7/12GK102446540SQ20111031725
公開(kāi)日2012年5月9日 申請(qǐng)日期2011年10月12日 優(yōu)先權(quán)日2010年10月12日
發(fā)明者樸哲佑, 柳鶴洙, 金秀娥, 黃泓善 申請(qǐng)人:三星電子株式會(huì)社