專利名稱：儲存器陣列結(jié)構(gòu)及其局部字線驅(qū)動模塊和驅(qū)動方法
儲存器陣列結(jié)構(gòu)及其局部字線驅(qū)動模塊和驅(qū)動方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計算機技術(shù)領(lǐng)域，特別涉及一種儲存器陣列結(jié)構(gòu)及其操作方法。背景技術(shù)：
請參閱圖1所示，隨著工藝尺寸的縮小，為減小單元尺寸的面積，采用開路位線結(jié)構(gòu)。1，3，5是存儲陣列，由一根或多根字線wl和位線(BL_0、BL_e)組成，2，4是靈敏放大器陣列，由一個或多個靈敏放大器組成。當(dāng)對存儲陣列3進行操作時，3中的字線WL被激活，其它的字線處于未激活狀態(tài)，與該字線相連的存儲單元的信息通過與存儲單元相連的位線，如圖1中偶數(shù)位線BL_e和奇數(shù)位線BL_o，傳遞到2，4中的靈敏放大器，通過該靈敏放大器可以對存儲單元進行讀寫操作。輸入到2，4的位線有兩種，一種來自于要進行操作的存儲陣列，用于傳遞存儲單元中的信息，另一種來自于未被激活的存儲陣列，作為靈敏放大器的比較基準，因此需要2和4兩個靈敏放大器陣列來處理一根字線上的存儲單元的數(shù)據(jù)。 而且對于任何一個存儲陣列的讀寫操作都需要另兩塊相鄰的存儲陣列提供基準位線。請參閱圖2所示一種存儲器芯片結(jié)構(gòu)圖。該存儲器芯片分成四個存儲器陣列 (bank)是由JEDEC的標準決定的，實際上，根據(jù)JEDEC標準對于不同的存儲器容量和技術(shù)規(guī)格(DDR，DDR2 or DDR3)，bank數(shù)量都是有明確規(guī)定的。該儲存器芯片主要分為四部分存儲陣列(ARRAY)、周邊電路(SPINE)、行解碼和字線驅(qū)動(RIB)、列解碼和讀寫放大器(JDC)。 圖2中，考慮到存取時間和性能穩(wěn)定性等的限制，存儲器被分為四個存儲陣列(bank)，每一個都有相對應(yīng)的RIB和JDC，在每個存儲陣列中又分為幾個橫向的存儲子陣列。由于采用開路位線結(jié)構(gòu)，如前所述，需要在存儲陣列中加入多余的存儲模塊以提供基準位線，該多余的存儲模塊被稱為邊界模塊，如圖2中標號100所示，邊界模塊100中的存儲單元無法被存取，浪費了芯片面積。為了減少多余存儲模塊的面積，如圖3所示，100的兩個邊界模塊具有相同的行地址，每一個邊界模塊中只有一半的位線被使用，因此兩個邊界模塊和在一起所含有的物理存儲單元是正常模塊的兩倍，但可以存取的單元個數(shù)和正常模塊相同；將每一個邊界模塊中的沒被使用的存儲單元進行存儲使用，該方法可以減少一半被浪費的芯片面積。如圖4中所示，1，3，5是存儲模塊由多個存儲單元組成。2，4是讀寫放大器模塊；6 是讀寫放大器和局部字線驅(qū)動器控制信號的驅(qū)動電路；7是局部字線驅(qū)動器模塊由多個局部字線驅(qū)動器模塊組成。WLo是偶數(shù)局部字線；WLe是奇數(shù)局部字線；BL_o是偶數(shù)位線；BL_ e是奇數(shù)位線；WLRSTo是偶數(shù)局部字線的解碼信號；WLRSTe是奇數(shù)局部字線的解碼信號。由于版圖面積的限制，采用奇偶局部字線分布驅(qū)動的方式，左邊的局部字線驅(qū)動器模塊7驅(qū)動奇數(shù)字線，右邊的局部字線驅(qū)動器模塊7驅(qū)動偶數(shù)字線，局部字線驅(qū)動器模塊 7同時驅(qū)動左右兩根局部字線。局部字線驅(qū)動器模塊7中的局部字線驅(qū)動器如圖5所示mwl_n是全局字線，由除最低兩位行地址以外的行地址解碼譯出；wldrv和wlrst是由最低兩位行地址解碼譯出，在圖4中表示為WjRSTe或WjRSTo ；Iwl是局部字線。其操作方式如圖6所示激活字線時，全局字線mwl_n先被選中變?yōu)榈碗娖?，然后wlrst也被選中變?yōu)榈碗娖?，隨后wldrv變?yōu)楦唠娖剑⑼ㄟ^Pl管將局部字線Iwl打開，以減小在Pl和附中的穿通電流；預(yù)充字線時，wlrst 變?yōu)楦唠娖剑瑫rwldrv變?yōu)榈碗娖?，通過Pl和N2管將局部字線Iwl向低電平驅(qū)動，然后 mwl_n變?yōu)楦唠娖健?br>
發(fā)明內(nèi)容本發(fā)明提供一種儲存器陣列結(jié)構(gòu)及其局部字線驅(qū)動模塊和驅(qū)動方法，在儲存器寬度不便的情況下有效減少存儲器的邊界模塊，以降低儲存器的高度。為了實現(xiàn)上述目的，本發(fā)明一種儲存器陣列結(jié)構(gòu)采用如下技術(shù)方案一種儲存器陣列結(jié)構(gòu)，其特征在于，包括第一存儲器陣列和第二存儲陣列，所述第一存儲器陣列包括第一子陣列，所述第二存儲器陣列包括第二子陣列；所述第一子陣列和第二子陣列均包括耦合到局部字線和局部位線的若干存儲器單元；全局字線驅(qū)動器；所述全局字線驅(qū)動器與所述第一存儲器陣列和第二存儲陣列相關(guān)聯(lián)，所述全局字線驅(qū)動器耦合若干全局字線和解碼信號線；局部字線驅(qū)動模塊，設(shè)置于所述第一子陣列和第二子陣列間；所述局部字線驅(qū)動模塊耦合第一子陣列的第一局部字線、第二子陣列的第二局部字線和對應(yīng)的全局字線；驅(qū)動電路連接對應(yīng)的解碼信號線和局部字線驅(qū)動模塊。為了實現(xiàn)上述目的，本發(fā)明一種局部字線驅(qū)動模塊采用如下技術(shù)方案一種局部字線驅(qū)動模塊，包括對稱的第一局部字線驅(qū)動器和第二局部子線驅(qū)動器；所述第一局部字線驅(qū)動器包括PMOS管Pl，NMOS管Ni，NMOS管N2和一個反向器INVl ； Pl管的漏極接第一局部字線驅(qū)動信號線，Pl管源極接m管的源極，Nl管的漏極接字線的低電壓；Pl管和m管的柵極接N2管的源極，N2管的漏極接全局字線，N2管的柵極接第一存儲器陣列地址線；反向器INVl的輸入端和第一局部字線、Pl管的源極、m管的源極相連， 輸出端與m管的柵極、Pl管的柵極以及N2管的源極相連；所述第二局部字線驅(qū)動器包括 PMOS管ΡΓ，NMOS管附，，NMOS管N2，和一個反向器INVl ’ ；P1，管的漏極接第二局部字線驅(qū)動信號線，ΡΓ管源極接ΝΓ管的源極，ΝΓ管的漏極接字線的低電壓；ΡΓ管和ΝΓ管的柵極接N2’管的源極，N2’管的漏極接全局字線，N2’管的柵極接第二存儲器陣列地址線； 反向器INV1，的輸入端和第二局部字線、ΡΓ管的源極、ΝΓ管的源極相連，輸出端與ΝΓ管的柵極、ΡΓ管的柵極以及Ν2’管的源極相連；或者，所述局部字線驅(qū)動模塊包括對稱的第一局部字線驅(qū)動器和第二局部子線驅(qū)動器；所述第一局部字線驅(qū)動器包括PMOS管Pl，NMOS管m，NMOS管Ν2和一個反向器INVl ； Pl管的源極接第一局部字線驅(qū)動信號線，Pl管漏極接m管的漏極，Nl管的源極接字線的低電壓；Pl管和m管的柵極接N2管漏極，N2管的源極接全局字線，N2管的柵極接第一存儲器陣列地址線；反向器INVl的輸入端和第一局部字線、Pl管漏極、Nl管漏極相連，輸出端與W管的柵極、Pl管的柵極以及N2管的漏極相連；所述第二局部字線驅(qū)動器包括PMOS 管P1，，NMOS管附，，NMOS管N2，和一個反向器INV1，；P1，管的源極接第二局部字線驅(qū)動信號線，ΡΓ管漏極接ΝΓ管的漏極，ΝΓ管的源極接字線的低電壓；ΡΓ管和ΝΓ管的柵極接N2’管漏極，N2’管的源極接全局字線，N2’管的柵極接第二存儲器陣列地址線；反向器INVl‘的輸入端和第二局部字線、ΡΓ管漏極、ΝΓ管漏極相連，輸出端與ΝΓ管的柵極、ΡΓ 管的柵極以及N2’管的漏極相連。為了實現(xiàn)上述目的，本發(fā)明一種儲存器陣列的局部字線驅(qū)動方法采用如下技術(shù)方案一種儲存器陣列的局部字線驅(qū)動方法，包括激活局部字線時，第一存儲器陣列地址線和第二存儲器陣列地址線中有一個變?yōu)槊}沖型信號，將全局字線的信息放入mWl_nO或mWl_nl中；全局字線被選中變?yōu)榈碗娖?，隨后對應(yīng)存儲器陣列的局部字線驅(qū)動信號線變?yōu)楦唠娖?，并通過Pl管或ΡΓ管將對應(yīng)的局部字線打開，以減小在Pl管和m管中的穿通電流或減小在ΡΓ管和ΝΓ管中的穿通電流；預(yù)充字線時，第一存儲器陣列地址線和第二存儲陣列地址線中有一個變?yōu)槊}沖型信號，將全局字線的信息放入mWl_nO或mWl_nl中；對應(yīng)存儲器陣列的局部字線驅(qū)動信號線變?yōu)榈碗娖?，通過Pl管和N2管或者ΡΓ管和N2’管將對應(yīng)的局部字線向低電平驅(qū)動，然后全局字線變?yōu)楦唠娖?。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點本發(fā)明一種儲存器陣列結(jié)構(gòu)，將第一存儲器陣列BankO和第二存儲陣列Bankl分成若干子陣列，然后第一存儲器陣列BankO和第二存儲陣列Bank間隔排布，通過一個局部字線驅(qū)動器可以驅(qū)動相鄰的兩個輸入不同存儲器陣列的子陣列；這種排布結(jié)構(gòu)將邊界模塊的面積降到最低，且相對于現(xiàn)有儲存器陣列高度也有所降低，使其應(yīng)用范圍更加廣泛，在性能不受影響的情況下，能夠應(yīng)該用于更狹小的空間。

圖1是現(xiàn)有技術(shù)采用開路位線結(jié)構(gòu)的存儲器陣列結(jié)構(gòu)示意圖；圖2是現(xiàn)有技術(shù)一種存儲器芯片結(jié)構(gòu)示意圖；圖3是現(xiàn)有技術(shù)一種存儲器芯片結(jié)構(gòu)示意圖；圖4是現(xiàn)有存儲器陣列結(jié)構(gòu)示意圖；圖5為現(xiàn)有局部字線驅(qū)動器結(jié)構(gòu)示意圖；圖6為現(xiàn)有局部字線驅(qū)動器的操作時序示意圖；圖7為圖3所示存儲器芯片中左半部份兩個存儲陣列和其相應(yīng)的行、列解碼電路示意圖；圖8為將圖7中上半部分存儲陣列中的偶數(shù)模塊堆疊在奇數(shù)模塊的上面的示意圖；圖9為將圖7中上、下部分存儲陣列中的偶數(shù)模塊堆疊在奇數(shù)模塊的上面，然后交叉組合后的示意圖；圖10為將圖3所示存儲器芯片進行拆分、堆疊后的結(jié)構(gòu)示意圖；圖11為圖10所示存儲器芯片的一種變化示意圖；圖12為圖10所示儲存器芯片的另一種變化的示意圖；圖13為本發(fā)明存儲器陣列結(jié)構(gòu)示意圖；圖14為本發(fā)明局部字線驅(qū)動模塊的結(jié)構(gòu)示意圖；圖15為本發(fā)明存儲器陣列的局部字線驅(qū)動器操作時序圖16為本發(fā)明局部字線驅(qū)動模塊的另一種結(jié)構(gòu)的示意圖。
具體實施方式下面結(jié)合附圖對發(fā)明做進一步詳細描述。圖7為圖3中左半部份兩個存儲陣列和其相應(yīng)的行、列解碼電路，1”到8”和1’到 8’是將存儲陣列分為8個存儲子陣列，每一塊子陣列中含有相同的存儲單元數(shù)量。首先，將圖7中上部分存儲陣列中的偶數(shù)子陣列堆疊在奇數(shù)子陣列的上面，如圖8所示；然后對下半部分存儲陣列也同樣處理；再將上下兩個存儲陣列交叉組合在一起如圖9所示，其中1” 8”是來自于圖3的左上部分，1’ 8’是來自圖3的左下部分。最后將圖3中的右半部分如前處理，得到如圖10的新的芯片結(jié)構(gòu)，對比圖3和圖10，偶數(shù)和奇數(shù)子陣列堆疊處的邊界模塊去除，新的芯片結(jié)構(gòu)可以減少一半的多余單元(邊界模塊100)面積。圖10所示存儲器芯片可以通過以下方式進行操作圖10中，1” 8”屬于圖3中的左上存儲陣列，1’ 8，屬于圖3中的左下存儲陣列，a’ g’屬于圖3中的右上存儲陣列，a g屬于圖3中右下存儲陣列。芯片采用分級行解碼，全局和局部字線方式驅(qū)動字線。左邊的2”，4”，6”，8”和2’，4’，6’，8’共用全局字線，1”，3”，5”，7”和1，，3，，5，，7，共用全局字線，右邊的a，c, e，g和a，，c，，e，，g，共用全局字線，b，d，f，h和b，，d，，f，，h，共用全局字線。每一個小的子陣列，如1”或者1，有獨立的局部字線。當(dāng)要激活其1”，3”，5”，7”中的一根字線時，由行地址決定的和1’，3’，5’，7’ 共用的全局字線被選中，同時只有屬于1”，3”，5”，7”的局部字線被選中，在字線上連接的單元被讀出，當(dāng)預(yù)充電該字線時，1”，3”，5”，7”的局部字線被關(guān)閉，局部字線上連接的所有單元被預(yù)充電；若與它復(fù)用同一根全局字線的1’，3’，5’，7’不是在激活同一根全局字線的情況下，這根全局字線被關(guān)閉；若與它復(fù)用同一根全局字線的1’，3’，5’，7’是在激活同一根全局字線的情況下，這根全局字線保持選中狀態(tài)。圖10所示存儲器陣列結(jié)構(gòu)還可以變化如圖11所示存儲器陣列結(jié)構(gòu)。圖11中， 1” 8”屬于圖3中的左上存儲陣列，1’ 8，屬于圖3中的左下存儲陣列，a’ g’屬于圖 3中的右上存儲陣列，a g屬于圖3中右下存儲陣列。左邊的2”，4”，6”，8”和2’，4’，6’， 8，共用全局字線，1”，3”，5”，7”和1，，3，，5，，7，共用全局字線，右邊的a，c，e，g和a’，C’， e，，g，共用全局字線，b，d，f，h和b’，d’，f’，h’共用全局字線。每一個小子陣列，如1”或者1，有獨立的局部字線。圖10所示存儲器陣列結(jié)構(gòu)還可以變化如圖12所示存儲器陣列結(jié)構(gòu)。圖12中， 1” 8”屬于圖3中的左上存儲陣列，1’ 8，屬于圖3中的左下存儲陣列，a’ g’屬于圖 3中的右上存儲陣列，a g屬于圖3中右下存儲陣列。左邊的2”，4”，6”，8”和2’，4’，6’， 8，共用全局字線，1”，3”，5”，7”和1’，3’，5’，7’共用全局字線，右邊的a，c，e，g和a’，C’， e，，g，共用全局字線，b，d，f，h和b’，d’，f’，h’共用全局字線。每一個小子陣列，如1”或者1，有獨立的局部字線。請參閱圖13所示，為本發(fā)明新的存儲器陣列結(jié)構(gòu)示意圖，與圖4所示舊的存儲器陣列結(jié)構(gòu)相比，本發(fā)明新的存儲器陣列結(jié)構(gòu)中，將局部字線驅(qū)動器模塊7中的局部字線驅(qū)動器變?yōu)閮蓚€，分別驅(qū)動左右兩個不同bank的局部字線。請參閱圖13所示，本發(fā)明存儲器陣列結(jié)構(gòu)包括第一存儲器陣列BankO和第二存儲器陣列BankLBankO包括一個第一子陣列Bank0_0, Bankl包括一個第二子陣列Bankl_l ；第一子陣列Bank0_0和第二子陣列Bankl_l 相鄰設(shè)置，第一子陣列BankOJ)和第二子陣列Bankl_l間設(shè)有一個局部字線驅(qū)動器模塊7， 該局部字線驅(qū)動器模塊7耦合第一子陣列BankOJ)的局部字線IwlO和第二子陣列Bankl_l 的局部字線lwll，局部字線lwlO、Iwll位于同一行；即一個局部字線驅(qū)動模塊7可以驅(qū)動左右兩個相鄰的屬于不同存儲陣列的局部字線。局部字線驅(qū)動器模塊7的電路示意圖如圖14所示，包括對稱的第一局部字線驅(qū)動器和第二局部子線驅(qū)動器；左邊的第一局部字線驅(qū)動器包括PMOS管Pl，NMOS管Ni，N2和一個反向器INV1，P1管的漏極或源極接第一局部字線驅(qū)動信號線WldrvO，Pl管源極或漏極接第一局部字線Iwio和m的源極或漏極，NI的漏極或源極接字線的低電壓；PI和m的柵極接N2的源極或漏極，N2的漏極或源極接全局字線mwl_n，N2的柵極接第一存儲器陣列地址線bank0_l ；反向器INVl的輸入端和Pl，Nl的源極或漏極相連，輸出端與Ni，Pl的柵極以及N2的源極或漏極相連。注Ni，N2，Pl的源漏可以互換。右邊的第二局部字線驅(qū)動器包括PMOS管P1，，NMOS管附，，N2，和一個反向器INV1，，P1，管的漏極或源極接第二局部字線驅(qū)動信號線Wldrvl，ΡΓ管源極或漏極接第二局部字線Iwll和Ni，的源極或漏極， Ni'的漏極或源極接字線的低電壓；ΡΓ和m’的柵極接N2’的源極或漏極，N2，的漏極或源極接全局字線mwl_n，N2，的柵極接第二存儲器陣列地址線bankl_2 ；反向器INV1，的輸入端和Ρ1，，ΝΓ的源極或漏極相連，輸出端與Ν1，，ΡΓ的柵極以及Ν2，的源極或漏極相連。 注Ν1’，Ν2’，Ρ1’的源漏可以互換。BANK信號由BANK地址解碼得到；第一存儲器陣列地址信號輸入第一存儲器陣列地址線bank0_l中，第二存儲器陣列地址信號輸入第二存儲器陣列地址線bankl_2中；BANK地址即是塊地址。由于共用全局字線，因此通過加入兩個由bank地址(Bank0_l、Bankl_2)控制的開關(guān)管N2使操作一個bank時不會對另一個bank造成影響；由于加入了開關(guān)管N2 (N2’)， Pl (PI，),N1(N1')和INVl (INV1，)組成鎖存器使mWl_n0/mWl_nl的信息不會丟失。本發(fā)明新的儲存器陣列的操作方式如圖15所示激活局部字線時，BankO_U Bankl_2中有一個變?yōu)槊}沖型信號，將全局字線mwl_n的信息放入πμ1_π0/1 (INV0/1的輸出端)中；全局字線mwl_n先被選中變?yōu)榈碗娖剑S后對應(yīng)bank的wldrv變?yōu)楦唠娖?，并通過P1(P1，)管將局部字線IwlO (Iwll)打開，以減小在Pl (ΡΓ )和m(Nl，)中的穿通電流；預(yù)充字線時，BankO_U Bankl_2中有一個變?yōu)槊}沖型信號，將全局字線mwl_n的信息放入mwl_n0/l中；對應(yīng)bank的wldrv變?yōu)榈碗娖?，通過Pl (P1，)和N2(N2，)管將局部字線 IwlO (Iwll)向低電平驅(qū)動，然后mwl_n變?yōu)楦唠娖?。由于每一個局部字線驅(qū)動器7驅(qū)動的局部字線的長度變?yōu)樵瓉淼囊话耄虼蓑?qū)動管的尺寸變?yōu)樵瓉淼囊话?；而用于保持?shù)據(jù)的inverter不需要驅(qū)動大的負載，因此可以采用很小的尺寸；因而雖然相對于原設(shè)計加入了 4個元件和三條控制線，版圖的大小基本未變。圖14中的結(jié)構(gòu)還可以變?yōu)閳D16中的結(jié)構(gòu)；基本結(jié)構(gòu)與圖14相同，不同的是多兩個反向器INV2、INV2，及反向器的連接方式；左邊的第一局部字線驅(qū)動器中，INVl的輸入端和反向器INV2的輸出端相連，反向器INVl的輸出端和反向器INV2的輸入端相連后與N1，P1的柵極以及N2的源極或漏極相連。右邊的第二局部字線驅(qū)動器中，INV1’的輸入端和反向器 INV2，的輸出端相連，反向器INV1，的輸出端和反向器INV2，的輸入端相連后與Ni，，Pl，的柵極以及N2’的源極或漏極相連。注N1，N2, Pl的源漏極可以互換。
權(quán)利要求
1.一種儲存器陣列結(jié)構(gòu)，其特征在于，包括第一存儲器陣列(BankO)和第二存儲陣列(Bankl)，所述第一存儲器陣列(BankO)包括第一子陣列(BankO-O)，所述第二存儲器陣列(Bankl)包括第二子陣列(Bankl-I)；所述第一子陣列(BankO-O)和第二子陣列(Bankl-I)均包括耦合到局部字線和局部位線的若干存儲器單元；全局字線驅(qū)動器；所述全局字線驅(qū)動器與所述第一存儲器陣列(BankO)和第二存儲陣列(Bankl)相關(guān)聯(lián)，所述全局字線驅(qū)動器耦合若干全局字線(mwl_n)和解碼信號線；局部字線驅(qū)動模塊(7)，設(shè)置于所述第一子陣列(BankO-O)和第二子陣列(Bankl-I) 間；所述局部字線驅(qū)動模塊(7)耦合第一子陣列(BankO-I)的第一局部字線(IwlO)、第二子陣列(Bankl-I)的第二局部字線(Iwll)和對應(yīng)的全局字線(mwl_n)；驅(qū)動電路(6)連接對應(yīng)的解碼信號線和局部字線驅(qū)動模塊(7)。
2.如權(quán)利要求1所述一種儲存器陣列結(jié)構(gòu)，其特征在于所述第一局部字線(IwlO)和第二局部字線(Iwll)同行。
3.如權(quán)利要求1所述一種儲存器陣列結(jié)構(gòu)，其特征在于所述解碼信號線包括第一解碼信號線(WLRSTeJ))和第二解碼信號線(WLRSTe_l)；所述第一解碼信號線(WLRSTeJ))和第二解碼信號線(WLRSTe_l)連接所述驅(qū)動電路(6)。
4.如權(quán)利要求1所述一種儲存器陣列結(jié)構(gòu)，其特征在于所述局部字線驅(qū)動模塊(7) 包括兩個分別由第一存儲器陣列地址線(bank0_l)和第二存儲陣列地址線(bankl_2)控制的開關(guān)管(N2、N2，)。
5.如權(quán)利要求4所述一種儲存器陣列結(jié)構(gòu)，其特征在于所述開關(guān)管(N2、N2’)在對應(yīng)的存儲器陣列地址線(bank0_l、bankl_2)發(fā)出脈沖信號時打開。
6.如權(quán)利要求4所述一種儲存器陣列結(jié)構(gòu)，其特征在于所述局部字線驅(qū)動模塊(7) 包括對稱的第一局部字線驅(qū)動器和第二局部子線驅(qū)動器；所述第一局部字線驅(qū)動器包括 PMOS管Pl，NMOS管Ni，NMOS管N2和一個反向器INVl ；Pl管的漏極接第一局部字線驅(qū)動信號線(WldrvO)，Pl管源極接m管的源極，Nl管的漏極接字線的低電壓；Pl管和m管的柵極接N2管的源極，N2管的漏極接全局字線(mwl_n)，N2管的柵極接第一存儲器陣列地址線 (bank0_l)；反向器INVl的輸入端和第一局部字線(IwlO)、P1管的源極、m管的源極相連， 輸出端與m管的柵極、Pl管的柵極以及N2管的源極相連；所述第二局部字線驅(qū)動器包括 PMOS管P1，，NMOS管m，，NMOS管N2，和一個反向器INV1，；P1，管的漏極接第二局部字線驅(qū)動信號線(Wldrvl)，ΡΓ管源極接ΝΓ管的源極，ΝΓ管的漏極接字線的低電壓；P1，管和ΝΓ管的柵極接N2’管的源極，N2’管的漏極接全局字線(mwl_n)，N2’管的柵極接第二存儲器陣列地址線(bankl_2)；反向器INV1，的輸入端和第二局部字線(Iwll)、P1，管的源極、ΝΓ管的源極相連，輸出端與ΝΓ管的柵極、ΡΓ管的柵極以及Ν2’管的源極相連；或者，所述局部字線驅(qū)動模塊(7)包括對稱的第一局部字線驅(qū)動器和第二局部子線驅(qū)動器；所述第一局部字線驅(qū)動器包括PMOS管Pl，NMOS管Ni，NMOS管Ν2和一個反向器 INVl ；Pl管的源極接第一局部字線驅(qū)動信號線(WldrvO)，Pl管漏極接m管的漏極，Nl管的源極接字線的低電壓；Pl管和W管的柵極接N2管漏極，N2管的源極接全局字線(mwl_ η)，N2管的柵極接第一存儲器陣列地址線(bank0_l)；反向器INVl的輸入端和第一局部字線(IwlO)、Pl管漏極、Nl管漏極相連，輸出端與m管的柵極、Pl管的柵極以及N2管的漏極相連；所述第二局部字線驅(qū)動器包括PMOS管ΡΓ，NMOS管附’，NMOS管N2’和一個反向器INVl，;Pr管的源極接第二局部字線驅(qū)動信號線(Wldrvl)，ΡΓ管漏極接Ni，管的漏極， Nl'管的源極接字線的低電壓；ΡΓ管和ΝΓ管的柵極接Ν2’管漏極，Ν2’管的源極接全局字線(mwl_n)，Ν2，管的柵極接第二存儲器陣列地址線(bankl_2)；反向器INV1，的輸入端和第二局部字線(Iwll)、ΡΓ管漏極、ΝΓ管漏極相連，輸出端與ΝΓ管的柵極、ΡΓ管的柵極以及Ν2’管的漏極相連。
7.如權(quán)利要求6所述一種儲存器陣列結(jié)構(gòu)，其特征在于所述驅(qū)動電路(6)連接所述第一解碼信號線(WLRSTeJ))用于產(chǎn)生第一局部字線驅(qū)動信號，所述第一局部字線驅(qū)動信號輸入所述第一局部字線驅(qū)動信號線(WldrvO)；所述驅(qū)動電路(6)連接所述第二解碼信號線(WLRSTe_l)用于產(chǎn)生第二局部字線驅(qū)動信號，所述第二局部字線驅(qū)動信號輸入所述第二局部字線驅(qū)動信號線(Wldrvl)。
8.如權(quán)利要求6所述一種儲存器陣列結(jié)構(gòu)，其特征在于所述第一存儲器陣列地址線 (bank0_l)和第二存儲器陣列地址線(bankl_2)連接所述局部字線驅(qū)動器。
9.一種局部字線驅(qū)動模塊，其特征在于，包括對稱的第一局部字線驅(qū)動器和第二局部子線驅(qū)動器；所述第一局部字線驅(qū)動器包括PMOS管Pl，NMOS管Ni，NMOS管N2和一個反向器INVl ；Pl管的漏極接第一局部字線驅(qū)動信號線(WldrvO)，Pl管源極接m管的源極， Nl管的漏極接字線的低電壓；Pl管和m管的柵極接N2管的源極，N2管的漏極接全局字線 (mwl_n)，N2管的柵極接第一存儲器陣列地址線(bank0_l)；反向器INVl的輸入端和第一局部字線(Iwio)、P1管的源極、m管的源極相連，輸出端與m管的柵極、Pi管的柵極以及 N2管的源極相連；所述第二局部字線驅(qū)動器包括PMOS管ΡΓ，NMOS管附’，NMOS管N2’和一個反向器INV1，；Pl'管的漏極接第二局部字線驅(qū)動信號線(Wldrvl)，ΡΓ管源極接Ni， 管的源極，ΝΓ管的漏極接字線的低電壓；ΡΓ管和ΝΓ管的柵極接N2’管的源極，N2’管的漏極接全局字線(mwl_n)，N2，管的柵極接第二存儲器陣列地址線(bankl_2)；反向器INV1， 的輸入端和第二局部字線(Iwll)、ΡΓ管的源極、ΝΓ管的源極相連，輸出端與ΝΓ管的柵極、ΡΓ管的柵極以及Ν2，管的源極相連；或者，所述局部字線驅(qū)動模塊包括對稱的第一局部字線驅(qū)動器和第二局部子線驅(qū)動器；所述第一局部字線驅(qū)動器包括PMOS管Pl，NMOS管附，NMOS管N2和一個反向器INVl ；Pl 管的源極接第一局部字線驅(qū)動信號線(WldrvO)，Pl管漏極接m管的漏極，Nl管的源極接字線的低電壓；Pl管和W管的柵極接N2管漏極，N2管的源極接全局字線(mwl_n)，N2管的柵極接第一存儲器陣列地址線(bank0_l)；反向器INVl的輸入端和第一局部字線(IwlO)、 Pl管漏極、m管漏極相連，輸出端與m管的柵極、Pl管的柵極以及N2管的漏極相連；所述第二局部字線驅(qū)動器包括PMOS管P1，，NMOS管m，，NMOS管N2，和一個反向器INV1，；Pl' 管的源極接第二局部字線驅(qū)動信號線(Wldrvl)，ΡΓ管漏極接ΝΓ管的漏極，ΝΓ管的源極接字線的低電壓；ΡΓ管和ΝΓ管的柵極接Ν2’管漏極，Ν2’管的源極接全局字線(mwl_n)， N2，管的柵極接第二存儲器陣列地址線(bankl_2)；反向器INV1，的輸入端和第二局部字線 (lwll), Pl'管漏極、ΝΓ管漏極相連，輸出端與ΝΓ管的柵極、ΡΓ管的柵極以及N2，管的漏極相連。
10.如權(quán)利要求6所述一種儲存器陣列的局部字線驅(qū)動方法，其特征在于，包括激活局部字線時，第一存儲器陣列地址線(bank0_l)和第二存儲器陣列地址線(bankl_2)中有一個變?yōu)槊}沖型信號，將全局字線(mwl_n)的信息放入mwl_n0或mwl_nl 中；全局字線(mwl_n)被選中變?yōu)榈碗娖?，隨后對應(yīng)存儲器陣列(Bank(KBankl)的局部字線驅(qū)動信號線(WldrvO、Wldrvl)變?yōu)楦唠娖?，并通過Pl管或ΡΓ管將對應(yīng)的局部字線(lwlO、 lwll)打開，以減小在Pl管和W管中的穿通電流或減小在ΡΓ管和ΝΓ管中的穿通電流； 預(yù)充字線時，第一存儲器陣列地址線(bank0_l)和第二存儲陣列地址線(bankl_2)中有一個變?yōu)槊}沖型信號，將全局字線(mwl_n)的信息放入mWl_nO或mWl_nl中；對應(yīng)存儲器陣列(Bank(KBankl)的局部字線驅(qū)動信號線(wldrvO、wldrvl)變?yōu)榈碗娖?，通過Pl管和N2管或者ΡΓ管和N2’管將對應(yīng)的局部字線(lwl0、lwll)向低電平驅(qū)動，然后全局字線 (mwl_n)變?yōu)楦唠娖健?br> 全文摘要
本發(fā)明提供一種儲存器陣列結(jié)構(gòu)，包括第一存儲器陣列和第二存儲陣列，所述第一存儲器陣列包括第一子陣列，所述第二存儲器陣列包括第二子陣列；所述第一子陣列和第二子陣列均包括耦合到局部字線和局部位線的若干存儲器單元；全局字線驅(qū)動器；所述全局字線驅(qū)動器與所述第一存儲器陣列和第二存儲陣列相關(guān)聯(lián)，所述全局字線驅(qū)動器耦合若干全局字線和解碼信號線；局部字線驅(qū)動器，設(shè)置于所述第一子陣列和第二子陣列間；所述局部字線驅(qū)動器耦合第一子陣列的第一局部字線、第二子陣列的第二局部字線和對應(yīng)的全局字線；驅(qū)動電路連接對應(yīng)的解碼信號線和局部字線驅(qū)動器。本發(fā)明儲存器陣列將邊界模塊的面積降到最低，使其應(yīng)用范圍更加廣泛。
文檔編號G11C7/12GK102194511SQ20111007701
公開日2011年9月21日 申請日期2011年3月29日 優(yōu)先權(quán)日2011年3月29日
發(fā)明者亞歷山大, 俞冰 申請人:山東華芯半導(dǎo)體有限公司