專利名稱：一種大容量dram芯片存儲陣列結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種DRAM芯片存儲陣列結(jié)構(gòu)，尤其應(yīng)用于大容量DRAM芯片的封裝。
背景技術(shù)：
隨著DRAM芯片容量越來越大，基于客戶的特殊需求，封裝(package)大小對芯片面積的限制也越來越大。為了把芯片能封裝在一個較小的package中，我們可以對存儲器電路中存儲單元陣列模塊的構(gòu)成及擺放做出一定的改進(jìn)，當(dāng)然，存儲單元陣列的控制電路也需要做出相應(yīng)的改進(jìn)。Package如圖1所示，是一個長方形的結(jié)構(gòu)，圖2所示DRAM芯片也是一個長方形的結(jié)構(gòu)。隨著DRAM芯片容量的增大，DRAM芯片的面積也會相應(yīng)增大，但是由于用戶一些特殊需求，package的面積并不總是按比例增大，所以大容量的DRAM芯片面積往往在χ或y方向受到package大小的限制，有時在兩個方向都會受到限制。如圖2所示，DRAM芯片可以大體上分為四個部分存儲單元陣列，行譯碼器電路， 列譯碼器電路，總控制電路。其中存儲單元陣列的面積占了總芯片面積的絕大部分。假設(shè)我們要設(shè)計(jì)一個容量為圖2所示DRAM芯片容量2倍的DRAM芯片，一般的有兩種方法1、在χ方向直接將存儲單元陣列加倍，這樣位線(bit line)會增加一倍，所以列譯碼器同時也會在X方向加倍并做相應(yīng)的改進(jìn)(因?yàn)榱械刂吩黾右晃?，總控制電路也會在 X方向加倍并做出相應(yīng)的改進(jìn)(列地址增加一位)。2、在y方向直接將存儲單元陣列加倍，這樣字線(word line)會增加一倍，所以行譯碼器同時也會在y方向加倍并做相應(yīng)的改進(jìn)(因?yàn)樾械刂吩黾右晃?，總控制電路在y方向不需要增加但要做出相應(yīng)的改進(jìn)(行地址增加一位)。對于大容量的DRAM芯片，單獨(dú)在χ或y方向增大存儲單元陣列將有可能受到 package的限制，顯然，以此方式排布的結(jié)構(gòu)無法滿足盡可能小體積封裝的要求。

發(fā)明內(nèi)容
本發(fā)明旨在提供一種大容量DRAM芯片存儲陣列結(jié)構(gòu)，以實(shí)現(xiàn)芯片擴(kuò)容時，盡可能減小封裝體積。要想在χ或y方向?qū)RAM芯片做出改進(jìn)，存儲單元陣列的構(gòu)成及擺放的改進(jìn)是最有效的。本發(fā)明考慮同時在X方向和y方向增大存儲單元陣列，這樣DRAM芯片就可能滿足 package β^^^ο本發(fā)明的技術(shù)方案如下一種大容量DRAM芯片存儲陣列結(jié)構(gòu)，包括多個存儲單元陣列以及相應(yīng)的行譯碼器電路、列譯碼器電路和總控制電路；每個存儲單元陣列沿位線方向分為上、下兩組存儲單元陣列模塊，其中，下存儲單元陣列模塊的行模塊數(shù)量為上存儲單元陣列模塊的行模塊數(shù)量的一半；所述列譯碼器電路主要設(shè)置于上、下兩組存儲單元陣列模塊之間。上述下存儲單元陣列模塊是由標(biāo)準(zhǔn)模塊分割成相同的兩部分并將這兩部分并排設(shè)置。上述上存儲單元陣列模塊的列模塊數(shù)量為A，下存儲單元陣列模塊在分割前的列模塊數(shù)量為B，滿足A-2B彡1 ；通常可考慮1 ( A-2B ( 3，最佳為A-2B = 1。上述下存儲單元陣列模塊鄰接總控制電路。上述下存儲單元陣列模塊沿字線方向形成的剩余的空間設(shè)置有部分列譯碼器電路或者電源的電容，并且可以分擔(dān)部分信號線的走線。上述剩余的空間設(shè)置的部分列譯碼器電路為冗余修復(fù)控制電路。本發(fā)明具有以下優(yōu)點(diǎn)1、通過對DRAM芯片中存儲單元陣列的構(gòu)成及擺放的改進(jìn)，并輔以對總控制電路和行、列譯碼器電路的改進(jìn)，簡單并且有效的解決了大容量DRAM芯片面積受封裝限制的問題。2、優(yōu)點(diǎn)1中所述的存儲單元陣列的構(gòu)成及擺放，遵循了一定的原則，使得其實(shí)現(xiàn)方式簡單，并且使得DRAM芯片的性能不會被降低。3、存儲單元陣列構(gòu)成及擺放的改進(jìn)導(dǎo)入的左下方剩余部分放置了列譯碼器電路的部分電路，可以分擔(dān)部分信號線的走線，這使得整個DRAM芯片的布線更加容易。


圖1為封裝外形示意圖；圖2為傳統(tǒng)DRAM芯片存儲陣列的劃分結(jié)構(gòu)示意圖；圖3為芯片擴(kuò)容時傳統(tǒng)技術(shù)手段采用χ方向加倍(以1個存儲單元陣列為例)的示意圖；圖4為芯片擴(kuò)容時傳統(tǒng)技術(shù)手段采用y方向加倍(以1個存儲單元陣列為例)的示意圖；圖5為本發(fā)明實(shí)施例處理對象2G DDR3 DRAM芯片的結(jié)構(gòu)示意圖；圖6為本發(fā)明實(shí)施例實(shí)現(xiàn)4G DDR3存儲單元陣列的初步圖(以1個存儲單元陣列為例)；圖7為本發(fā)明實(shí)施例實(shí)現(xiàn)4G DDR3存儲單元陣列的最終圖(以1個存儲單元陣列為例，圖中列譯碼器電路是指原來的8個列模塊對應(yīng)的譯碼器電路，列譯碼器電路1和2是指擴(kuò)容增加的列模塊對應(yīng)的新的譯碼器電路)；圖8為本發(fā)明實(shí)施例實(shí)現(xiàn)4G DDR3芯片整體結(jié)構(gòu)示意圖。
具體實(shí)施例方式以4G DDR3 DRAM芯片為例進(jìn)行說明。假設(shè)我們以2G DDR3 DRAM芯片為基礎(chǔ)設(shè)計(jì)4G DDR3 DRAM芯片。2G DDR3 DRAM芯片的結(jié)構(gòu)如圖2所示，每個存儲單元陣列為U8M，行方向有 512*32個字線，列方向有10M*8個位線。具體結(jié)構(gòu)如圖5所示，在列方向，該128M存儲單元陣列由8個16M(10M*512*32)的列模塊組成，在行方向存儲單元陣列由32個 4M(512*1024*8)的行模塊組成，列模塊的寬度，也就是位線的個數(shù)(1024)；行模塊的寬度， 也就是字線的個數(shù)(512)，都是由工藝決定的，一般不會做改動。也就是說，存儲單元陣列的改動和擺放，要以不破壞行模塊和列模塊的寬度為前提。另外，為了方便列譯碼器的控制以及布線，存儲單元陣列最好置于列譯碼器的兩側(cè)。由于package的限制，4G DDR3 DRAM芯片的存儲單元陣列不能單純的在χ或y方向進(jìn)行加倍，所以首先考慮在X方向加倍后將5個列模塊移至列譯碼器電路下方，這樣在X 方向就能滿足package的要求，如圖6所示，列譯碼器上方有11個列模塊，下方有5個列模塊，增加列譯碼器電路1和列譯碼器電路2分別用于列譯碼器下方增加的5個列模塊和列譯碼器上方增加的3個列模塊，為了方便對存儲單元陣列的控制和方便布線，我們將這兩個列譯碼器電路置于如圖所示的位置；同時增加行譯碼器電路1用于列譯碼器下方增加的行模塊。上述方法雖然解決了 χ方向受package限制的問題，但是又使得y方向受package 的限制，而且左下方空余部分太大，浪費(fèi)了芯片的面積。為了解決y方向受限制的問題，我們將每個32M的列模塊分割成2個16M的列模塊，這樣共分割出10個16M的列模塊，我們將其并排起來，這樣在y方向就滿足了 package的要求，如圖7所示存儲單元陣列被分割成了兩塊，列譯碼器上方是一個176M的存儲單元陣列模塊， 行方向有512*32個字線，列方向有1024*11個位線，在列方向包含11個16M(10M*512*32) 的列模塊，在行方向包含32個5. 5M(512*1024*11)的行模塊，增加列譯碼器電路2用于8， 9，10列模塊的譯碼；列譯碼器下方是一個80M的存儲單元陣列模塊，行方向有512*16個字線，列方向有1(^4*10個位線。在列方向包含10個8M(1024*512*16)的列模塊，在行方向包含16個5M(512*1024*10)的行模塊，增加列譯碼器電路1用于該10個8M列模塊的譯碼， 增加行譯碼器電路1用于該16個5M行模塊的譯碼。行譯碼器電路和行譯碼器電路1配合總控制電路做出一定的改動以滿足客戶 pagesize的需求，列譯碼器電路，列譯碼器電路1，列譯碼器電路2配合總控制電路做出一定的改動以滿足預(yù)取(prefetch)的需求。左下方空余的空間可用來放置電源的電容或者放置3個列譯碼器電路中的部分電路。該空余的空間本實(shí)施例中為一個列模塊的寬度，但普遍地說，也可以是多留幾個寬度，這樣也能夠相應(yīng)地減小列譯碼器電路的寬度，使得結(jié)構(gòu)更緊湊。該空余空間還可以分擔(dān)部分信號線的走線，這樣就使得整個芯片的布線更加容易。圖7所示為通過上述方法設(shè)計(jì)出的4G DDR3芯片，其中的split bank就是我們以上討論的存儲單元陣列。每個存儲單元陣列左下方的空間我們放置了列譯碼器中的冗余修復(fù)控制電路，通過將列譯碼器中的冗余修復(fù)控制電路移至左下方，可以使得整個芯片在y 方向的長度進(jìn)一步減小?？梢?，對于大容量的DRAM芯片，在χ或y方向受到package大小的限制時，我們可以通過上述方法，即改進(jìn)存儲單元陣列的結(jié)構(gòu)及擺放以滿足package的需要，在改進(jìn)結(jié)構(gòu)的時候遵循了兩個原則1、不改變列模塊和行模塊的寬度；2、為了方便布線及對存儲單元陣列的控制，將拆分的兩個存儲單元陣列模塊置于列譯碼器電路的兩側(cè)。
權(quán)利要求
1.一種大容量DRAM芯片存儲陣列結(jié)構(gòu)，包括多個存儲單元陣列以及相應(yīng)的行譯碼器電路、列譯碼器電路和總控制電路；其特征在于每個存儲單元陣列沿位線方向分為上、下兩組存儲單元陣列模塊，其中，下存儲單元陣列模塊的行模塊數(shù)量為上存儲單元陣列模塊的行模塊數(shù)量的一半；所述列譯碼器電路主要設(shè)置于上、下兩組存儲單元陣列模塊之間。
2.根據(jù)權(quán)利要求1所述的大容量DRAM芯片存儲陣列結(jié)構(gòu)，其特征在于所述下存儲單元陣列模塊是由標(biāo)準(zhǔn)模塊分割成相同的兩部分并將這兩部分并排設(shè)置。
3.根據(jù)權(quán)利要求2所述的大容量DRAM芯片存儲陣列結(jié)構(gòu)，其特征在于所述上存儲單元陣列模塊的列模塊數(shù)量為A，下存儲單元陣列模塊在分割前的列模塊數(shù)量為B，滿足 A-2B 彡 1。
4.根據(jù)權(quán)利要求3所述的大容量DRAM芯片存儲陣列結(jié)構(gòu)，其特征在于所述下存儲單元陣列模塊鄰接總控制電路。
5.根據(jù)權(quán)利要求4所述的大容量DRAM芯片存儲陣列結(jié)構(gòu)，其特征在于所述下存儲單元陣列模塊沿字線方向形成的剩余的空間設(shè)置有部分列譯碼器電路或者電源的電容。
6.根據(jù)權(quán)利要求5所述的大容量DRAM芯片存儲陣列結(jié)構(gòu)，其特征在于所述剩余的空間設(shè)置的部分列譯碼器電路為冗余修復(fù)控制電路。
全文摘要
本發(fā)明旨在提供一種大容量DRAM芯片存儲陣列結(jié)構(gòu)，以實(shí)現(xiàn)芯片擴(kuò)容時，盡可能減小封裝體積。該DRAM芯片存儲結(jié)構(gòu)包括多個存儲單元陣列以及相應(yīng)的行譯碼器電路、列譯碼器電路和總控制電路；每個存儲單元陣列沿位線方向分為上、下兩組存儲單元陣列模塊，其中，下存儲單元陣列模塊的行模塊數(shù)量為上存儲單元陣列模塊的行模塊數(shù)量的一半；所述列譯碼器電路主要設(shè)置于上、下兩組存儲單元陣列模塊之間。通過對DRAM芯片中存儲單元陣列的構(gòu)成及擺放的改進(jìn)，并輔以對總控制電路和行、列譯碼器電路的改進(jìn)，簡單并且有效的解決了大容量DRAM芯片面積受封裝限制的問題。
文檔編號G11C11/413GK102270490SQ20111007617
公開日2011年12月7日 申請日期2011年3月29日 優(yōu)先權(quán)日2011年3月29日
發(fā)明者亞歷山大, 段會福 申請人:西安華芯半導(dǎo)體有限公司