專(zhuān)利名稱(chēng)：反熔絲可編程存儲(chǔ)器陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器電路，尤其涉及集成反熔絲可編程存儲(chǔ)器。
背景技術(shù)：
諸如可編程只讀存儲(chǔ)器(PROM)和一次性可編程只讀存儲(chǔ)器(OTPROM)之類(lèi)的可編程存儲(chǔ)器裝置通常是通過(guò)在存儲(chǔ)器電路內(nèi)破壞鏈路(經(jīng)由熔絲)或創(chuàng)建鏈路(經(jīng)由反熔絲)被編程的。例如在PROM中，每個(gè)存儲(chǔ)位置或存儲(chǔ)位包含熔絲和/或反熔絲，并且通過(guò)觸發(fā)這兩個(gè)中的一個(gè)來(lái)編程。一旦編程被執(zhí)行，它通常是不可逆的。編程通常在制造存儲(chǔ)器裝置之后進(jìn)行，并且考慮特定最終用途和應(yīng)用。熔絲鏈路一般用可由適量高電流進(jìn)行開(kāi)路或“燒斷”的電阻性熔絲元件來(lái)實(shí)現(xiàn)。相反，反熔絲鏈路用兩個(gè)導(dǎo)體層或端子之間的不導(dǎo)電材料(諸如二氧化硅)薄阻擋層來(lái)實(shí)現(xiàn)， 使得當(dāng)跨這兩個(gè)端子施加足夠高的電壓時(shí)，二氧化硅或其它此類(lèi)不導(dǎo)電材料有效地變成兩個(gè)端子之間的短路或低電阻導(dǎo)電通路。在編程存儲(chǔ)器中使用的常規(guī)熔絲和反熔絲鏈路存在許多問(wèn)題，包括許多非平凡設(shè)計(jì)和布局考慮。附圖
簡(jiǎn)述圖Ia示出根據(jù)本發(fā)明一實(shí)施例配置的反熔絲存儲(chǔ)器裝置。圖Ib示出根據(jù)本發(fā)明的另一實(shí)施例配置的反熔絲存儲(chǔ)器裝置。圖2示出根據(jù)本發(fā)明一實(shí)施例配置的可在圖Ia和圖Ib的裝置中使用的示例位單兀。圖3示出根據(jù)本發(fā)明一實(shí)施例配置的存儲(chǔ)器裝置的示例編程模式操作。圖4示出根據(jù)本發(fā)明一實(shí)施例配置的存儲(chǔ)器裝置的示例感測(cè)模式操作。圖5示出根據(jù)本發(fā)明一實(shí)施例的可在圖Ia和圖Ib的裝置中使用的示例感測(cè)電路。圖6示出根據(jù)本發(fā)明一實(shí)施例的可在圖Ia和圖Ib的裝置中使用的示例電平移動(dòng)器電路。圖7示出根據(jù)本發(fā)明一實(shí)施例的可在圖Ib的裝置中使用的示例下拉電路。圖8示出根據(jù)本發(fā)明一實(shí)施例的用反熔絲存儲(chǔ)器陣列配置的計(jì)算系統(tǒng)。
具體實(shí)施例方式公開(kāi)了用于有效地實(shí)現(xiàn)可編程存儲(chǔ)器陣列電路體系結(jié)構(gòu)的技術(shù)和電路，諸如 PROM,OTPROM以及其它此類(lèi)可編程非易失性存儲(chǔ)器。電路采用包括存儲(chǔ)器位單元陣列的反熔絲方案，每個(gè)存儲(chǔ)器位單元包含編程器件和用于存儲(chǔ)存儲(chǔ)器單元狀態(tài)的反熔絲元件。可與列/行選擇電路、功率選擇器電路和/或讀出電路一起使用的位單元配置允許高密度存儲(chǔ)器陣列電路設(shè)計(jì)和布局。例如，這些技術(shù)可具體化在分立存儲(chǔ)器裝置(例如，非易失性存儲(chǔ)器芯片)、集成系統(tǒng)設(shè)計(jì)(例如，定制硅)或片上存儲(chǔ)器(例如，具有片上非易失性高速緩存的微處理器)。腿此處所公開(kāi)的技術(shù)允許使用反熔絲技術(shù)構(gòu)建高密度非易失性存儲(chǔ)器陣列。反熔絲技術(shù)具有許多優(yōu)于常規(guī)熔絲技術(shù)的優(yōu)點(diǎn)，并且當(dāng)其如本文所述的那樣被使用時(shí)允許對(duì)位單元和外圍電路進(jìn)行簡(jiǎn)化。例如，對(duì)反熔絲元件的編程只需要在電容器或其它合適的反熔絲元件兩端的電壓差相對(duì)高，這與依賴(lài)于高電流的基于熔絲的技術(shù)相反。因此，使用反熔絲代替熔絲導(dǎo)致電流傳輸要求和關(guān)聯(lián)頂下降減少。另外，高電流的消除還允許歸因于可能降低的行依賴(lài)性的更好產(chǎn)率，以及經(jīng)由多位編程的測(cè)試時(shí)間縮減。通常，用于編程反熔絲的高電壓引起一組獨(dú)特的設(shè)計(jì)問(wèn)題，尤其是相對(duì)于破壞暴露于高電壓的外圍組件。另外，常規(guī)反熔絲位單元與諸如感測(cè)電流信號(hào)向位單元的公共體 (諸如襯底)的非期望泄漏之類(lèi)的問(wèn)題相關(guān)聯(lián)。然而，此處所公開(kāi)的技術(shù)解決了此類(lèi)問(wèn)題， 并且允許位單元使用較小的存取晶體管，而較小的存取晶體管有效地使存儲(chǔ)器裝置的整個(gè)管芯面積減小。更具體地，并且根據(jù)一個(gè)示例實(shí)施例，可編程ROM裝置包括反熔絲位單元的行/列的陣列以及外圍電路，其中每個(gè)列具有多行反熔絲位單元、列選擇器、功率選擇器電路以及感測(cè)電路。例如，每個(gè)位單元可包括一個(gè)厚柵PMOS編程晶體管和一個(gè)可編程反熔絲元件 (即兩元件位單元)。例如，可使用邏輯或模擬薄柵NMOS晶體管的柵氧化物來(lái)實(shí)現(xiàn)反熔絲元件。感測(cè)電路通常允許讀出位單元或者位單元組。行和列解碼邏輯電路允許選擇特定位單元用于編程或讀出?？稍陔妷河蜻吔缣幪峁╇娖揭苿?dòng)器，用于調(diào)整標(biāo)稱(chēng)電壓和高電壓之間的電壓電平。此處所述的基于反熔絲的可編程存儲(chǔ)器可在許多應(yīng)用中使用，諸如分立存儲(chǔ)器裝置以及在微處理器或者其它片上可編程存儲(chǔ)器應(yīng)用中，其中可編程性質(zhì)能夠?qū)崿F(xiàn)諸如高速緩存修復(fù)、后硅電路調(diào)整/調(diào)諧、代碼存儲(chǔ)以及安全應(yīng)用(如片上加密密鑰存儲(chǔ))之類(lèi)的功能。根據(jù)本公開(kāi)其它合適的應(yīng)用將是顯而易見(jiàn)的，這歸因于由反熔絲位單元配置或整個(gè)陣列設(shè)計(jì)所實(shí)現(xiàn)的較低的物理?yè)p壞率。存儲(chǔ)器裝置體系結(jié)構(gòu)圖Ia示出根據(jù)本發(fā)明一實(shí)施例配置的反熔絲存儲(chǔ)器裝置?？梢?jiàn)，該裝置包括列選擇電路、行選擇電路、功率選擇器電路以及位單元的MXN陣列(僅示出2X2陣列，但是M 和N可以是任何整數(shù)值，這些根據(jù)本公開(kāi)將是顯而易見(jiàn)的)。實(shí)際陣列大小將取決于給定的應(yīng)用。具體示例包括32行乘32列組織、64行乘64列組織或者32行乘1 列組織。還要注意行數(shù)M不需要與列數(shù)N相匹配。在圖Ia所示的該示例配置中，N列中的每一列共享公共的功率選擇器電路。如此， 柵線(xiàn)(gl0，gll，…，glN-1)連接在一起以有效地提供柵線(xiàn)節(jié)點(diǎn)，該柵線(xiàn)節(jié)點(diǎn)由功率選擇器電路驅(qū)動(dòng)。列的每個(gè)位單元中的反熔絲元件C的一個(gè)端子連接到相應(yīng)的柵線(xiàn)。功率選擇器電路，在本示例實(shí)施例中包括厚柵PMOS晶體管和串聯(lián)連接的兩個(gè)厚柵NMOS晶體管，其被配置成在柵線(xiàn)節(jié)點(diǎn)上提供兩個(gè)電壓之一。在所示的示例中，這兩個(gè)電壓實(shí)際上是編程期間的 Vss (例如0V)或者編程之后的Vcc (例如1. IV)。注意，在對(duì)裝置編程之后，如果需要的話(huà)， 在附圖中一般被指定為HV的高電壓節(jié)點(diǎn)可連接到Vcc或其它適當(dāng)?shù)臉?biāo)稱(chēng)電源電壓(即，在編程之后將不再需要高電源電壓)。PMOS晶體管的柵由邏輯信號(hào)“sense (感測(cè))”驅(qū)動(dòng)，該邏輯信號(hào)由電平移動(dòng)器LS調(diào)整和反相，電平移動(dòng)器LS被配置成將標(biāo)稱(chēng)電壓域(例如，Vss 到Vcc，諸如0到1. IV)與高電壓域(例如，Vss到HV，諸如0到4V)接口。功率選擇器電路的頂端NMOS晶體管的柵連接到Vcc，并且底端NMOS晶體管的柵由邏輯信號(hào)“prgctl”驅(qū)動(dòng)。功率選擇器電路的輸出在PMOS晶體管的漏極處獲得。根據(jù)本發(fā)明的一個(gè)示例實(shí)施例，表1示出功率選擇器電路在給定其輸入邏輯信號(hào) "sense"和“prgctl”的狀態(tài)的情況下的輸出。對(duì)于該示例配置，假定邏輯低等于0V，邏輯高等于1. IV, Vcc等于1. IV, Vss等于0V，并且HV = 4V。然而，注意可使用任何合適的功率 /邏輯方案，并且所要求保護(hù)的發(fā)明不旨在限于任何特定的一個(gè)或一組方案。還要注意，合理的公差可應(yīng)用于功率和邏輯電平兩者(例如，+/-20% )，只要在這些公差內(nèi)可實(shí)現(xiàn)適當(dāng)?shù)墓δ堋?br> 權(quán)利要求
1.一種存儲(chǔ)器裝置，包括位單元陣列，每個(gè)位單元具有兩個(gè)元件，這兩個(gè)元件包括用于存儲(chǔ)位單元狀態(tài)的單個(gè)反熔絲元件以及用于提供對(duì)所述反熔絲元件的存取以便位單元編程和讀出的單個(gè)存取元件；以及功率選擇電路，用于將所述陣列的柵線(xiàn)偏置到用于位單元編程的第一電壓電平以及用于位單元讀出的第二電壓電平，其中所述柵線(xiàn)連接到所述反熔絲元件中的至少一個(gè)。
2.如權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，所述存取元件是MOS晶體管。
3.如權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，所述存取元件是厚柵PMOS晶體管。
4.如權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，所述反熔絲元件是其源極和漏極被系在一起的MOS晶體管。
5.如權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，所述反熔絲元件是薄柵NMOS晶體管， 所述薄柵NMOS晶體管的源極和漏極系在一起且它的柵氧化物的電阻在位單元編程之后減
6.如權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，擊穿后電流被禁止通過(guò)所述反熔絲元件的摻雜阱非預(yù)期地泄漏。
7.如權(quán)利要求6所述的存儲(chǔ)器裝置，其特征在于，所述反熔絲元件是其源極和漏極被系在一起的NMOS晶體管，并且所述摻雜阱是包圍+N源極區(qū)和漏極區(qū)的N阱。
8.如權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，所述N阱由所述陣列中一行的所有位單元所共享。
9.如權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，還包括以下各項(xiàng)中的至少一個(gè)用于選擇所述陣列中列的列選擇電路；以及用于選擇所述陣列中行的行選擇電路。
10.如權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，還包括用于在讀出期間感測(cè)位單元狀態(tài)的感測(cè)放大器電路。
11.一種存儲(chǔ)器裝置，包括位單元陣列，每個(gè)位單元具有兩個(gè)元件，這兩個(gè)元件包括用于存儲(chǔ)位單元狀態(tài)的單個(gè)反熔絲元件以及用于提供對(duì)所述反熔絲元件的存取以便位單元編程和讀出的單個(gè)存取元件；其中所述存取元件是PMOS晶體管，且所述反熔絲元件是其源極和漏極被系在一起的 NMOS晶體管；以及其中擊穿后電流被禁止通過(guò)包圍所述反熔絲元件的+N源極區(qū)和漏極區(qū)的N阱非預(yù)期地泄漏。
12.如權(quán)利要求11所述的存儲(chǔ)器裝置，其特征在于，所述存取元件是厚柵PMOS晶體管， 且所述反熔絲元件是薄柵NMOS晶體管。。
13.如權(quán)利要求11所述的存儲(chǔ)器裝置，其特征在于，所述N阱由所述陣列中的多個(gè)位單元所共享。
14.如權(quán)利要求11所述的存儲(chǔ)器裝置，其特征在于，還包括功率選擇電路，用于將所述陣列的柵線(xiàn)偏置到用于位單元編程的第一電壓電平以及用于位單元讀出的第二電壓電平，其中所述柵線(xiàn)連接到所述反熔絲元件中的至少一個(gè)。
15.如權(quán)利要求11所述的存儲(chǔ)器裝置，其特征在于，還包括以下各項(xiàng)中的至少一個(gè)用于選擇所述陣列中列的列選擇電路；用于選擇所述陣列中行的行選擇電路；以及用于在讀出期間感測(cè)位單元狀態(tài)的感測(cè)放大器電路。
16.一種系統(tǒng)，包括存儲(chǔ)器裝置，包括位單元陣列，每個(gè)位單元具有兩個(gè)元件，這兩個(gè)元件包括用于存儲(chǔ)位單元狀態(tài)的單個(gè)反熔絲元件以及用于提供對(duì)所述反熔絲元件的存取以便位單元編程和讀出的單個(gè)存取元件；以及功率選擇電路，用于將所述陣列的柵線(xiàn)偏置到用于位單元編程的第一電壓電平以及用于位單元讀出的第二電壓電平，其中所述柵線(xiàn)連接到所述反熔絲元件中的至少一個(gè)；以及處理器，用于存取所述存儲(chǔ)器裝置。
17.如權(quán)利要求16所述的系統(tǒng)，其特征在于，所述存取元件是MOS晶體管，且所述反熔絲元件是其源極和漏極被系在一起的MOS晶體管。
18.如權(quán)利要求16所述的系統(tǒng)，其特征在于，所述存取元件是厚柵PMOS晶體管。
19.如權(quán)利要求16所述的系統(tǒng)，其特征在于，所述反熔絲元件是薄柵NMOS晶體管，所述薄柵NMOS晶體管的源極和漏極系在一起且它的柵氧化物的電阻在位單元編程之后減小。
20.如權(quán)利要求16所述的系統(tǒng)，其特征在于，擊穿后電流被禁止通過(guò)所述反熔絲元件的摻雜阱非預(yù)期地泄漏。
21.如權(quán)利要求20所述的系統(tǒng)，其特征在于，所述反熔絲元件是其源極和漏極被系在一起的NMOS晶體管，并且所述摻雜阱是包圍+N源極區(qū)和漏極區(qū)的N阱。
22.如權(quán)利要求16所述的系統(tǒng)，其特征在于，所述N阱由所述陣列中一行的所有位單元所共享。
23.如權(quán)利要求16所述的系統(tǒng)，其特征在于，還包括以下各項(xiàng)中的至少一個(gè)用于選擇所述陣列中列的列選擇電路；用于選擇所述陣列中行的行選擇電路；以及用于在讀出期間感測(cè)位單元狀態(tài)的感測(cè)放大器電路。
全文摘要
本發(fā)明公開(kāi)了用于高效地實(shí)現(xiàn)諸如PROM、OTPROM及其它此類(lèi)可編程非易失性存儲(chǔ)器之類(lèi)的可編程存儲(chǔ)器陣列電路體系結(jié)構(gòu)的技術(shù)和電路。該電路采用包括存儲(chǔ)器位單元陣列的反熔絲方案，每個(gè)存儲(chǔ)器位單元包含編程器件和反熔絲元件，其中反熔絲元件用電流路徑隔離阱來(lái)配置并且用于存儲(chǔ)存儲(chǔ)器單元狀態(tài)?？膳c列/行選擇電路、功率選擇器電路和/或讀出電路結(jié)合使用的位單元配置允許高密度存儲(chǔ)器陣列電路設(shè)計(jì)和布局。
文檔編號(hào)G11C16/34GK102272854SQ201080003997
公開(kāi)日2011年12月7日 申請(qǐng)日期2010年11月1日 優(yōu)先權(quán)日2009年12月16日
發(fā)明者K·張, S·H·庫(kù)爾卡尼, 陳占平 申請(qǐng)人:英特爾公司