專利名稱：包括主器件的堆疊的半導(dǎo)體器件的制作方法
包括主器件的堆疊的半導(dǎo)體器件相關(guān)領(lǐng)域的交叉引用本申請要求2009年2月24日提交的序列號為61/154，910的美國臨時(shí)專利申請和2009年4月24日提交的序列號為12/429，310的美國專利申請的優(yōu)先權(quán)權(quán)益，其全部內(nèi)容通過引用合并于此。
背景技術(shù)：
現(xiàn)今，許多電子器件包括存儲(chǔ)器系統(tǒng)以存儲(chǔ)信息。一些存儲(chǔ)器系統(tǒng)存儲(chǔ)例如數(shù)字化的音頻或視頻信息，用于通過各媒體播放器進(jìn)行回放。其它的存儲(chǔ)器系統(tǒng)存儲(chǔ)例如軟件和相關(guān)信息，以實(shí)現(xiàn)不同類型的處理功能。此外，例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)系統(tǒng)和靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)系統(tǒng)的一些類型的存儲(chǔ)器系統(tǒng)是易失性存儲(chǔ)器系統(tǒng)，這是因?yàn)樵陔娫幢磺袛鄷r(shí)，所存儲(chǔ)的數(shù)據(jù)不被保存；而例如NAND(與非)閃存系統(tǒng)和N0R(或非) 閃存系統(tǒng)的其它類型的存儲(chǔ)器系統(tǒng)為非易失性存儲(chǔ)器系統(tǒng)，這是因?yàn)樵跀嚯姇r(shí)，所存儲(chǔ)的數(shù)據(jù)被保存。隨著時(shí)間的推進(jìn)，消費(fèi)者有這樣的期望存儲(chǔ)器系統(tǒng)將具有由尺寸逐漸縮小的芯片來提供的逐漸增大的容量。以往，能夠?qū)崿F(xiàn)上述期望的一個(gè)重要因素是工藝技術(shù)的成比例縮??；但是，在不久的將來，這種方法的成本和局限非?？赡苤饾u變得更不利。例如，當(dāng)工藝技術(shù)成比例縮小到50nm以下時(shí)，由于晶體管特性和可靠性(例如保持力和耐久性)惡化，使得開發(fā)幾何結(jié)構(gòu)更小的存儲(chǔ)器件(尤其是閃存)變得十分具有挑戰(zhàn)性。此外，使處理技術(shù)的成比例縮小投入巨大。因此，考慮到工藝技術(shù)成比例縮小的上述成本和局限，需要研究和開發(fā)新的方法來實(shí)現(xiàn)容量逐漸增大的存儲(chǔ)器系統(tǒng)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種適于堆疊的改進(jìn)的半導(dǎo)體器件。根據(jù)本發(fā)明的一方面，提供一種包括堆(stack)的系統(tǒng)。該堆包括第一非易失性存儲(chǔ)芯片和第二非易失性存儲(chǔ)芯片。該第二非易失性存儲(chǔ)芯片至少缺少一些非核心電路， 從而有助于減小芯片尺寸。多個(gè)電通路(electrical path)在該第一非易失性存儲(chǔ)芯片和該第二 非易失性存儲(chǔ)芯片之間延伸。電通路有助于使該第一非易失性存儲(chǔ)芯片向該二非易失性存儲(chǔ)芯片提供器件操作所需的信號和電壓。根據(jù)本發(fā)明的另一方面，提供一種方法，該方法包括制造相互兼容的第一非易失性存儲(chǔ)芯片和第二非易失性存儲(chǔ)芯片。該第一非易失性存儲(chǔ)芯片和該第二非易失性存儲(chǔ)芯片被制造為具有大體相似的核心芯片區(qū)域，但是僅第一非易失性存儲(chǔ)芯片具有另外的芯片區(qū)域，在該另外的芯片區(qū)域內(nèi)設(shè)置有提供用于分享第一和第二非易失性存儲(chǔ)芯片兩者優(yōu)勢的功能的電路。另外芯片區(qū)域的電路被配置為產(chǎn)生與第一和第二非易失性存儲(chǔ)芯片兩者相關(guān)的器件操作所需的信號和電壓。根據(jù)本發(fā)明的又一個(gè)方案，提供一種方法，其包括堆疊至少兩個(gè)半導(dǎo)體芯片。該半導(dǎo)體芯片中的一個(gè)為主存儲(chǔ)器件且該半導(dǎo)體芯片中的另一個(gè)為從存儲(chǔ)器件。該方法還包括用過硅通孔將堆疊的該半導(dǎo)體芯片用導(dǎo)線連在一起；以及通過倒裝芯片和凸點(diǎn)，使堆疊的該半導(dǎo)體芯片連接至封裝印刷電路板。根據(jù)本發(fā)明的再一個(gè)方案，提供一種非易失性存儲(chǔ)芯片，其包括核心區(qū)域，該核心區(qū)域占據(jù)非易失性存儲(chǔ)芯片整個(gè)芯片區(qū)域的大部分(例如超過百分之八十、或者甚至超過百分之九十)。在該非易失性存儲(chǔ)芯片的另外的芯片區(qū)域內(nèi)設(shè)置有配置為從另一非易失性存儲(chǔ)芯片接收信號和電壓的電路。該核心區(qū)域與該另外的芯片區(qū)域相比具有更微型化的工藝技術(shù)。因此，提供一種包括一個(gè)或多個(gè)存儲(chǔ)器件的改進(jìn)的系統(tǒng)。


現(xiàn)在將通過實(shí)例，參考所附附圖圖1是示例性NAND閃存芯片平面圖的框圖；圖2是另一示例性NAND閃存芯片平面圖的框圖；圖3是又一示例性NAND閃存芯片平面圖的框圖；圖4是根據(jù)示例實(shí)施例的用于主存儲(chǔ)器件的NAND閃存芯片平面圖的框圖；圖5是根據(jù)示例實(shí)施例的用于從存儲(chǔ)器件的NAND閃存芯片平面圖的框圖；圖6是示出根據(jù)示例實(shí)施例的一個(gè)主存儲(chǔ)器件和三個(gè)從存儲(chǔ)器件的框圖；圖7以示意圖形式示出了與圖6中所示的閃存示例實(shí)施例一致的堆的一個(gè)實(shí)例的俯視圖；圖8以示意圖形式示出了圖7中所示的示例性堆的橫截面視圖；圖9以示意圖形式示出了一橫截面視圖，其與圖8的實(shí)例的橫截面視圖相似、但是還例示了包括堆疊器件的設(shè)備如何可以還包括采用了倒裝芯片和凸點(diǎn)技術(shù)的封裝的細(xì)節(jié)；圖10以示意圖形式示出了一橫截面視圖，其與圖8的實(shí)例的橫截面視圖相似、但是還例示了包括堆(即堆疊器件)的設(shè)備如何可以還包括適于絲焊技術(shù)的傳統(tǒng)球柵陣列 (BGA)封裝的細(xì)節(jié)；圖11是根據(jù)替代實(shí)施例的用于主存儲(chǔ)器件的NAND閃存芯片平面圖的框圖；圖12是根據(jù)替代實(shí)施例的用于從存儲(chǔ)器件的NAND閃存芯片平面圖的框圖；圖13是根據(jù)另一替代實(shí)施例的用于從存儲(chǔ)器件的NAND閃存芯片平面圖的框圖。在不同的圖中，可能使用了相似或相同的附圖標(biāo)記來表示附圖中所例示的相似的示例性特征。此外，各種實(shí)施例未以比例示出在附圖中。例如，為了便于舉例說明，可能已經(jīng)將某些例示的元件或組件的尺寸放大了。
具體實(shí)施例方式雖然術(shù)語“區(qū)域”在其它語境下可被理解為二維限定空間，但是應(yīng)理解三維限定空間 (地帶)與此處使用的術(shù)語“區(qū)域”也是一致的。圖1是示例性NAND閃存芯片平面圖100的框圖，其例示了在閃存器件的芯片區(qū)域內(nèi)主要組件布置的一種可能劃分。在平面圖100中，兩個(gè)行解碼器區(qū)域110和112分別在相鄰的存儲(chǔ)單元陣列區(qū)域114和116以及118和120之間延伸。對于行解碼器區(qū)域110和112，在這些區(qū)域內(nèi)可以找到閃存器件的行解碼器。如本領(lǐng)域技術(shù)人員可理解的，行解碼器是為讀操作或編程操作選擇頁面的存儲(chǔ)器件的組件。相比之下，對于傳統(tǒng)擦除操作，行解碼器不是選擇頁面而是選擇塊。對于存儲(chǔ)單元陣列區(qū)域114、116、118和120，在這些區(qū)域內(nèi)可以找到閃存器件的存儲(chǔ)單元陣列。如將被本領(lǐng)域技術(shù)人員理解地，閃存器件的存儲(chǔ)單元陣列包括許多(例如成百萬的)閃存單元，每個(gè)閃存單元內(nèi)都可以存儲(chǔ)有一位或多位(邏輯 “1”或“0”)。輸入/輸出焊盤區(qū)域124和126沿平面圖100的寬度方向的邊緣延伸，并且高電壓發(fā)生器區(qū)域130和132以及外圍電路區(qū)域134沿平面圖100的長度方向的邊緣延伸。對于輸入/輸出焊盤區(qū)域124和126，在這些區(qū)域內(nèi)可以找到閃存器件的輸入/輸出焊盤。如將被本領(lǐng)域技術(shù)人員很好理解地，各種信號通過這些焊盤傳輸進(jìn)入存儲(chǔ)芯片或從存儲(chǔ)芯片穿出。此外，根據(jù)至少一個(gè)替代實(shí)例，可以設(shè)想使與例示的區(qū)域類似的輸入/輸出焊盤區(qū)域在最靠近外圍電路區(qū)域處沿(平面圖的)長度方向的邊緣延伸。對于高電壓發(fā)生器區(qū)域130和132，在這些區(qū)域內(nèi)可以找到閃存器件的高電壓發(fā)生器，例如電荷泵。在一些實(shí)例中，“高電壓”指的是比操作電壓高的電壓(例如比Vcc高的電壓)。此外，在一些實(shí)例中，高電壓發(fā)生器共同產(chǎn)生一系列較高電壓。對于外圍電路區(qū)域134，在此區(qū)域中找到可以對于器件操作來說重要的其它電路， 例如如下所述 ·用于地址和數(shù)據(jù)的輸入和輸出緩沖器 ·用于控制和指令信號的輸入緩沖器 包括指令解碼器的狀態(tài)機(jī) 地址計(jì)數(shù)器 行和列預(yù)解碼器 狀態(tài)寄存器附加的電路區(qū)域140、142也與外圍電路區(qū)域134相鄰。在這些附加的電路區(qū)域內(nèi)， 可以找到閃存器件的頁面緩沖器和列解碼器。頁面緩沖器和列解碼器是具有本領(lǐng)域技術(shù)人員已知的功能的閃存器件的組件。例如，在閃存編程期間，輸入數(shù)據(jù)經(jīng)由列解碼器依次載入頁面緩沖器中。本領(lǐng)域技術(shù)人員將理解的是，根據(jù)設(shè)計(jì)者的選擇，非易失性存儲(chǔ)器的芯片平面圖在工作約束和規(guī)范內(nèi)將是不同的。例如，圖2是另一示例性NAND閃存芯片平面圖200的框圖，其與圖1中所示出的不同。在平面圖200中，行解碼器區(qū)域200在平面214、220的區(qū)域的兩個(gè)相鄰邊緣之間延伸。將平面圖200和平面圖100相比較，可以發(fā)現(xiàn)以下不同(非詳盡列表)行解碼器區(qū)域202沿平面圖200的中心向下延伸而非具有兩個(gè)間隔開的行解碼器區(qū)域；僅有單一一個(gè)高電壓發(fā)生器230 ；輸入/輸出焊盤區(qū)域232、234沿相鄰于外圍電路區(qū)域237的平面圖邊緣延伸。與其他區(qū)域中的一些區(qū)域相對比，注意用于頁面緩沖器和列解碼器的附加電路區(qū)域240、242與圖1中所示的區(qū)域140、142類似設(shè)置。圖3是再一示例性NAND閃存芯片平面圖300的框圖，其與前面所示出和描述的其他框圖不同。在平面圖300中，用于頁面緩沖器和列解碼器的第一電路區(qū)域310位于第一平面(平面0)的區(qū)域的中間。也是用于頁面緩沖器和列解碼器的第二電路區(qū)域312位于第二平面(平面1)的區(qū)域的中間。多少與圖2示出的平面圖200類似，提供沿與外圍電路相鄰的平面圖邊緣延伸的輸入/輸出焊盤區(qū)域320，并且也僅有單一一個(gè)高電壓發(fā)生器區(qū)域 340。在由Zeng等人發(fā)表于ISSCC 2009的技術(shù)論文摘要第236-237頁的“A 172mm2 32Gb MLC NAND Flash Memory in 34nm CMOS”中提供了關(guān)于平面圖300更詳盡的細(xì)節(jié)。根據(jù)至少一些實(shí)施例，閃存器件被歸為兩種可能的類型之一主閃存芯片和從閃存芯片。主閃存芯片的平面圖可以在許多方面都與傳統(tǒng)的NAND閃存之一類似，但是包括 TSV區(qū)域。在這點(diǎn)上，圖4是根據(jù)示例實(shí)施例的NAND閃存芯片平面圖400的框圖。在例示的平面圖400中，硅通孔(TSV)區(qū)域404沿與單元陣列區(qū)域408-411相鄰的長度方向的邊緣設(shè)置(例示的芯片頂部，與輸入和輸出焊盤區(qū)域420相對的一側(cè))。區(qū)域 430、432、434、440、442、450和452的布局也分別與前面描述的(圖1中示出的平面圖)區(qū)域130、132、134、140、142、110和112相似。根據(jù)至少一些實(shí)例，與從器件形成對比，例示的平面圖400對應(yīng)于與系統(tǒng)的主存儲(chǔ)器件的平面圖。根據(jù)一些實(shí)施例，主器件包括地址解碼器、用于對從器件進(jìn)行尋址的行預(yù)解碼器和列預(yù)解碼器。主器件和從器件之間的差別將通過本公開中隨后提供的細(xì)節(jié)變得更清楚?，F(xiàn)將參考圖5，圖5是根據(jù)示例實(shí)施例的從存儲(chǔ)器件的NAND閃存芯片平面圖500 的框圖。例示的示例性從器件的器件結(jié)構(gòu)包括TSV區(qū)域504。信號接口電路位于TSV區(qū)域 504、還有TSV區(qū)域404 (參見圖4)中。信號接口電路例如是有助于傳輸和接收內(nèi)部數(shù)據(jù)和控制信號、用于讀、編程和擦除操作的高電壓信號、以及Vcc和Vss電源信號的電路。此外， 明顯地，TSV區(qū)域被如此命名是因?yàn)樗鼈冞m于具有延伸穿過它們的TSV，以便在堆中的芯片之間提供電通路。還參考圖5，其它例示的區(qū)域是NAND存儲(chǔ)單元陣列區(qū)域508-511、頁面緩沖器和列解碼器區(qū)域540和542、以及行解碼區(qū)域550和552。這些區(qū)域包括用于NAND存儲(chǔ)器核心的核心區(qū)域590。在一些實(shí)例中，核心區(qū)域590的特點(diǎn)在于與TSV區(qū)域504中的特征相比而言更小的尺寸特征(例如，工藝技術(shù)更微型化了)。圖6是示出根據(jù)示例實(shí)施例的四器件、64Gb的閃存600的框圖，該64Gb的閃存600 具有一個(gè)16Gb主器件602和三個(gè)16Gb從器件605-607。從框圖將看出，主器件602包括塊610，該塊610表示用于輸入和輸出焊盤、外圍電路和高電壓發(fā)生器的區(qū)域；但是在從器件605-607內(nèi)沒有類似的區(qū)域，從而非常明顯地減小芯片尺寸。對于上述四裸片堆疊(quad die stacked)的示例實(shí)施例，有一個(gè)16Gb的主器件和 三個(gè)16Gb的從器件(即所有四個(gè)器件總共64Gb的存儲(chǔ)容量)。主器件602對總共 64Gb (主器件602中16Gb和從器件605-607中48Gb)的存儲(chǔ)空間進(jìn)行尋址。當(dāng)然將理解 在一些替代實(shí)施例中，將堆疊多于四個(gè)的裸片；在一些替代實(shí)施例中，可以堆疊少于四個(gè)的裸片。此外，示例實(shí)施例完全不受器件的存儲(chǔ)容量的限制，并且可以考慮所有適當(dāng)?shù)拇鎯?chǔ)容量。圖7和圖8分別示意性地描繪了結(jié)合圖6描述的64Gb閃存600的俯視圖和橫截面視圖。主器件和三個(gè)從器件用TSV連接。TSV的數(shù)量可以是本領(lǐng)域技術(shù)人員能夠理解的適于由主芯片和從芯片構(gòu)成的給定堆的任意數(shù)量(例如幾十、幾百或幾千個(gè))。在例示的圖8 的實(shí)例中，堆疊了四個(gè)閃存器件，但是也可以考慮堆疊任意兩個(gè)以上的非易失性存儲(chǔ)器件。圖9示意性地示出一橫截面視圖，其與圖8類似，但是還附加示出了閃存600如何處于采用了倒裝芯片和凸點(diǎn)技術(shù)的封裝中。在例示的實(shí)例中，凸球(bumping ball)920 位于主閃存芯片和封裝印刷電路板(PCB) 930之間。封裝球940位于封裝PCB 930下方并與其連接。雖然為了使說明簡單和方便，僅示出了兩條路徑(每條路徑都從主閃存芯片延伸穿過凸球、穿過封裝PCB以及穿過封裝球)，但是要理解通常會(huì)有多條這種路徑。芯片倒裝和凸點(diǎn)技術(shù)對于本領(lǐng)域技術(shù)人員來說是眾所周知的，其可以從名稱為“Flip-Chip Assembly”(芯片倒裝組裝)的網(wǎng)頁獲得(當(dāng)前公開地可獲得的路徑的URL為http //www. siliconfareast. com/flipchipassy. htm)0
現(xiàn)參考圖10，其示出了在封裝PCB 1030和主閃存器件之間采用絲焊的替代實(shí)例。 雖然圖10中未示出，但是通過在主閃存芯片和封裝PCB 1030之間延伸的焊絲1040而形成的電通路也延伸通過PCB 1030和封裝球1050。此外，由于BGA封裝技術(shù)是眾所周知的技術(shù)，是許多詳盡資料的主題，因此將理解此處不需要提供更詳盡的特定實(shí)施細(xì)節(jié)，因?yàn)樗鼈儗τ诒绢I(lǐng)域技術(shù)人員來說是顯而易見的。圖11是根據(jù)替代實(shí)施例的NAND閃存芯片平面圖1100的框圖。在例示的平面圖 1100中，TSV區(qū)域1104位于存儲(chǔ)核心區(qū)域1105和外圍電路區(qū)域1134之間。此外，將理解圖 11 中示出的區(qū)域 1108-1111、1120、1130、1132、1134、1140、1142、1150 和 1152 分別與前面描述的圖4的平面圖400中示出的區(qū)域408-411、420、430、432、434、440、442、450和452 類似。因此，平面圖1100和圖4的平面圖400之間的主要差別是TSV區(qū)域在芯片平面圖內(nèi)的放置。根據(jù)至少一些實(shí)例，與從器件形成對比，例示的平面圖1100對應(yīng)于與系統(tǒng)的主存儲(chǔ)器件的平面圖。此外，在一些實(shí)例中，與其他(非核心)區(qū)域內(nèi)的特征相比而言，核心區(qū)域1105的特點(diǎn)在于更小的尺寸特征。在這一點(diǎn)上，工藝技術(shù)例如可以被更加微型化?，F(xiàn)在參見圖12，圖12是根據(jù)替代實(shí)施例的用于從存儲(chǔ)器件的NAND閃存芯片平面圖1200的框圖。例示的從器件的器件結(jié)構(gòu)包括沿平面圖1200長度方向的邊緣的TSV區(qū)域以及相鄰的頁面緩沖器區(qū)域1240和列解碼器區(qū)域1242。此外，將理解圖12中示出的區(qū)域1208-1211、1240、1242、1250和1252分別與前面描述的圖5的平面圖500中所示出的區(qū)域508-511、540、542、550和552類似。因此，平面圖1200和圖5的平面圖500之間的主要差別是TSV區(qū)域在芯片平面圖內(nèi)的放置。因此，將圖11和圖12與圖4和圖5相比較，可以看出TSV區(qū)域在芯片平面圖內(nèi)的放置是不同的(可以考慮任一適當(dāng)位置)。例如，在另一替代實(shí)施例中，TSV區(qū)域沿芯片平面圖寬度方向的邊緣(而非長度方向的邊緣)延伸。此外，將理解，TSV區(qū)域可以僅沿芯片平面圖的長度或?qū)挾鹊囊徊糠盅由?與沿整個(gè)沿芯片平面圖的寬度或長度延伸不同)。在又一替代實(shí)施例中，TSV區(qū)域不與任一芯片平面圖的邊緣鄰接，且可以例如位于芯片平面圖的兩相對邊緣之間的中心。在又一替代實(shí)施例中，TSV區(qū)域至少大體上位于芯片平面圖的兩個(gè)核心區(qū)域之間。此外，在一些實(shí)施例中，多個(gè)TSV區(qū)域可以位于一個(gè)芯片平面圖內(nèi)。因此， 考慮將一個(gè)或多個(gè)TSV區(qū)域置于芯片平面圖內(nèi)本領(lǐng)域技術(shù)人員理解為合適的任一位置。將理解根據(jù)各種替代實(shí)施例(包括圖11和圖12中例示的那些示例實(shí)施例)的主器件和從器件可以與前面示出和描述的圖7-圖10實(shí)例相似的方式堆疊和封裝。在一些實(shí)施例中，從存儲(chǔ)器件可選擇地包括有助于提高組裝成品率的從器件測試邏輯電路。在這點(diǎn)上，參見圖13。例示的框圖與圖5的框圖相似，但是平面圖1300包括用于從器件測試邏輯電路的附加區(qū)域1310，該從器件測試邏輯電路配置為在測試期間由主器件驅(qū)動(dòng)。例示的區(qū)域1310與TSV區(qū)域504相鄰；但是可設(shè)想在任一給定的芯片平面圖內(nèi)各種適當(dāng)?shù)目商鎿Q位置放置用于從器件邏輯電路的區(qū)域。 已經(jīng)描述了主芯片和從芯片，明顯地，主芯片和從芯片應(yīng)適當(dāng)?shù)叵嗷ゼ嫒荩瑥亩餍酒械姆呛诵碾娐纺軌蛱峁┓窒碇餍酒蛷男酒瑑烧邇?yōu)勢的功能。將理解，可以將一些實(shí)施例應(yīng)用于任一適當(dāng)?shù)姆且资源鎯?chǔ)器集成電路系統(tǒng)，包括可以被稱為例如NAND閃存EEI3ROMjOR閃存EEI3ROMjND閃存EEI^ROM、DiNOR閃存EEI^ROM、 序列閃存 EEI^ROM、ROM、EPROM, FRAM、MRAM 和 PCRAM。將理解，此處稱元件“連接”或“耦合”至另一元件時(shí)，其可以直接連接或耦合至其它元件或者可以有中間元件位于它們之間。相反，此處稱元件“直接連接”或“直接耦合”至另一元件時(shí)，則在它們之間沒有中間元件。應(yīng)該以類似方式解釋用于描述元件之間關(guān)系的其他詞語(即，“在…之間”相對于“直接在…之間”、“相鄰”相對于“直接相鄰”、“延伸通過” 相對于“整個(gè)延伸通過”等等)可以對所描述的實(shí)施例做出某種改變和變型。因此，以上討論的實(shí)施例被認(rèn)為是示例性而非限制性的。
權(quán)利要求
1.一種系統(tǒng)，包括堆，其包括第一非易失性存儲(chǔ)芯片；以及第二非易失性存儲(chǔ)芯片，該第二非易失性存儲(chǔ)芯片缺少至少一些非核心電路，以有助于減小芯片尺寸；以及多個(gè)電通路，在該第一非易失性存儲(chǔ)芯片和該第二非易失性存儲(chǔ)芯片之間延伸，該電通路有助于該第一非易失性存儲(chǔ)芯片向該第二非易失性存儲(chǔ)芯片提供器件操作所需的信號和電壓。
2.如權(quán)利要求1所述的系統(tǒng)，還包括至少一個(gè)另外的非易失性存儲(chǔ)芯片，該第一非易失性存儲(chǔ)芯片為主器件，第二存儲(chǔ)芯片和另外的存儲(chǔ)芯片為從器件。
3.如權(quán)利要求1或2所述的系統(tǒng)，其中該電通路包括硅通孔。
4.如權(quán)利要求3所述的系統(tǒng)，還包括封裝印刷電路板，該堆通過倒裝芯片和凸點(diǎn)而連接至該封裝印刷電路板。
5.如權(quán)利要求1所述的系統(tǒng)，其中只有該第一非易失性存儲(chǔ)芯片包括高電壓發(fā)生器。
6.如權(quán)利要求1或5所述的系統(tǒng)，其中該電壓包括用于編程和擦除操作的高電壓。
7.如權(quán)利要求1、2或5所述的系統(tǒng)，其中該第二非易失性存儲(chǔ)芯片包括從器件測試邏輯電路，該從器件測試邏輯電路配置為在測試期間由該第一非易失性存儲(chǔ)芯片來驅(qū)動(dòng)。
8.如權(quán)利要求1、2或5所述的系統(tǒng)，其中該非易失性存儲(chǔ)芯片和該第二非易失性存儲(chǔ)芯片為NAND閃存芯片。
9.一種方法，包括制造相互兼容的第一非易失性存儲(chǔ)芯片和第二非易失性存儲(chǔ)芯片， 該第一非易失性存儲(chǔ)芯片和該第二非易失性存儲(chǔ)芯片具有大體相似的核心芯片區(qū)域，但僅該第一非易失性存儲(chǔ)芯片具有多個(gè)另外的芯片區(qū)域，在該另外的芯片區(qū)域內(nèi)設(shè)置有提供用于分享該第一非易失性存儲(chǔ)芯片和該第二非易失性存儲(chǔ)芯片兩者優(yōu)勢的功能的電路，該另外的芯片區(qū)域的電路配置為產(chǎn)生與該第一非易失性存儲(chǔ)芯片和該第二非易失性存儲(chǔ)芯片兩者相關(guān)的器件操作所需的信號和電壓。
10.如權(quán)利要求9所述的方法，其中與該另外的芯片區(qū)域相比，該核心芯片區(qū)域具有更微型化的工藝技術(shù)。
11.如權(quán)利要求10所述的方法，其中該另外的芯片區(qū)域包括外圍電路區(qū)域、輸入和輸出焊盤區(qū)域和至少一個(gè)高電壓發(fā)生器區(qū)域。
12.如權(quán)利要求9、10或11所述的方法，其中該第一非易失性存儲(chǔ)芯片和該第二非易失性存儲(chǔ)芯片為NAND閃存芯片。
13.如權(quán)利要求9、10或11所述的方法，其中該制造包括制造至少一個(gè)另外的非易失性存儲(chǔ)芯片，該第一非易失性存儲(chǔ)芯片作為主器件，并且該第二存儲(chǔ)芯片和另外的存儲(chǔ)芯片作為從器件。
14.如權(quán)利要求9、10或11所述的方法，其中該第二非易失性存儲(chǔ)芯片包括從器件測試邏輯電路，該從器件測試邏輯電路配置為在測試期間由該第一非易失性存儲(chǔ)芯片來驅(qū)動(dòng)。
15.如權(quán)利要求9、10或11所述的方法，其中僅該第一非易失性存儲(chǔ)芯片包括高電壓發(fā)生器。
16.一種方法，包括堆疊至少兩個(gè)半導(dǎo)體芯片，該半導(dǎo)體芯片中的一個(gè)為主存儲(chǔ)器件且該半導(dǎo)體芯片中的另一個(gè)為從存儲(chǔ)器件；通過硅通孔，將堆疊的半導(dǎo)體芯片用導(dǎo)線連在一起；通過倒裝芯片和凸點(diǎn)，使堆疊的該半導(dǎo)體芯片連接至封裝印刷電路板。
17.如權(quán)利要求16所述的方法，其中該主存儲(chǔ)器件和該從存儲(chǔ)器件為閃存器件。
18.如權(quán)利要求16或17所述的方法，其中該主存儲(chǔ)器件具有大體上比該從存儲(chǔ)器件大的尺寸，并且在該連接期間，該主存儲(chǔ)器件的位置與該封裝印刷電路板大體相鄰。
19.一種非易失性存儲(chǔ)芯片，包括核心芯片區(qū)域，其占據(jù)該非易失性存儲(chǔ)芯片的整個(gè)芯片區(qū)域的超過百分之八十；以及另外的芯片區(qū)域，在該另外的芯片區(qū)域內(nèi)設(shè)置有配置為從另一非易失性存儲(chǔ)芯片接收信號和電壓的電路，與該另外的芯片區(qū)域相比，該核心芯片區(qū)域具有更微型化的工藝技術(shù)。
20.如權(quán)利要求19所述的非易失性存儲(chǔ)芯片，其中該另外的芯片區(qū)域?yàn)楣柰讌^(qū)域。
21.如權(quán)利要求19所述的非易失性存儲(chǔ)芯片，其中該非易失性存儲(chǔ)芯片缺少高電壓發(fā)生器。
22.如權(quán)利要求19至21中任一項(xiàng)所述的非易失性存儲(chǔ)芯片，還包括另一個(gè)另外的芯片區(qū)域，在該另一個(gè)另外的芯片區(qū)域內(nèi)設(shè)置有從器件測試邏輯電路，該從器件測試邏輯電路配置為在測試期間由單獨(dú)的器件來驅(qū)動(dòng)。
23.如權(quán)利要求22所述的非易失性存儲(chǔ)芯片，其中該另一個(gè)另外的芯片區(qū)域設(shè)置為直接與該另外的芯片區(qū)域相鄰。
24.如權(quán)利要求19至21中任一項(xiàng)所述的非易失性存儲(chǔ)芯片，其中在一些該核心芯片區(qū)域內(nèi)設(shè)置有NAND閃存芯片單元。
25.如權(quán)利要求19至21中任一項(xiàng)所述的非易失性存儲(chǔ)芯片，其中該核心芯片區(qū)域占據(jù)該非易失性存儲(chǔ)芯片的整個(gè)芯片區(qū)域的超過百分之九十。
26.一種系統(tǒng)，包括堆，其包括第一芯片，該第一芯片的第一芯片區(qū)域與該第一芯片的第二芯片區(qū)域相比具有更微型化的工藝技術(shù)；以及第二芯片，該第二芯片的第一芯片區(qū)域與該第二芯片的第二芯片區(qū)域相比具有更微型化的工藝技術(shù)，并且該第二芯片的該第二芯片區(qū)域占據(jù)該第二芯片的總芯片區(qū)域的百分比遠(yuǎn)小于該第一芯片的該第二芯片區(qū)域占據(jù)該第一芯片的總芯片區(qū)域的百分比。
27.如權(quán)利要求26所述的系統(tǒng)，其中該第一芯片和該第二芯片是存儲(chǔ)芯片并且至少該第二芯片為非易失性存儲(chǔ)芯片。
28.如權(quán)利要求26或27所述的系統(tǒng)，還包括在該第一芯片和該第二芯片之間延伸的電通路，該電通路有助于該第一芯片向該第二芯片提供器件操作所需的信號和電壓。
29.如權(quán)利要求28所述的系統(tǒng)，其中該電通路包括硅通孔。
30.如權(quán)利要求26或27所述的系統(tǒng)，其中僅該第一芯片包括高電壓發(fā)生器。
31.如權(quán)利要求26或27所述的系統(tǒng)，還包括封裝印刷電路板，該堆通過倒裝芯片和凸點(diǎn)而連接至該封裝印刷電路板。
全文摘要
本發(fā)明公開了一種包括堆和多個(gè)電通路的系統(tǒng)。該堆包括第一非易失性存儲(chǔ)芯片和第二非易失性存儲(chǔ)芯片，該第二非易失性存儲(chǔ)芯片缺少至少一些非核心電路。多個(gè)電通路在該第一非易失性芯片和該第二非易失性存儲(chǔ)芯片之間延伸，該電通路有助于使該第一非易失性存儲(chǔ)芯片向該第二非易失性存儲(chǔ)芯片提供器件操作所需的信號和電壓。
文檔編號G11C16/02GK102216997SQ201080003026
公開日2011年10月12日 申請日期2010年2月12日 優(yōu)先權(quán)日2009年2月24日
發(fā)明者金鎮(zhèn)祺 申請人:莫塞德技術(shù)公司