專利名稱：接地參考電壓感測(cè)放大器電路及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種接地參考電壓感測(cè)放大器。
背景技術(shù)：
接地參考電壓感測(cè)放大器是使得位元線(例如位元線BL與BLB)在讀取或?qū)懭胫俺潆姷浇拥貐⒖茧妷篤SS而非供應(yīng)電壓VDD的放大器。因?yàn)槌潆娛窃谧x取或?qū)懭胫巴瓿?，所以充電位元線通常稱為預(yù)充電。用于內(nèi)嵌式動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(eDRAM)的傳統(tǒng)VSS 感測(cè)放大器中，因?yàn)槲辉€BL與BLB是預(yù)充電到電壓VSS，所以當(dāng)存儲(chǔ)單元儲(chǔ)存高邏輯數(shù)據(jù)時(shí)(例如高電位)，電流會(huì)由存儲(chǔ)單元流向低邏輯電平(例如低電位)的位元線。

發(fā)明內(nèi)容
為了克服現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種接地參考電壓感測(cè)放大器電路，包括 一第一數(shù)據(jù)線；一第二數(shù)據(jù)線；一感測(cè)電路，耦接該第一數(shù)據(jù)線及該第二數(shù)據(jù)線；一節(jié)點(diǎn)， 用于選擇性地耦接至少三個(gè)電壓源，所述至少三個(gè)電壓源包括一第一電壓源、一第二電壓源與一第三電壓源；該第一電壓源用于供應(yīng)一保留電壓到該節(jié)點(diǎn)；該第二電壓源用于供應(yīng)一接地參考電壓到該節(jié)點(diǎn)；以及該第三電壓源用于供應(yīng)一參考電壓到該節(jié)點(diǎn)；以及一第一開(kāi)關(guān)及一第二開(kāi)關(guān)，用于接收各自的第一控制信號(hào)及第二控制信號(hào)，且傳送在該節(jié)點(diǎn)的一電壓到該各自的第一數(shù)據(jù)線及第二數(shù)據(jù)線。本發(fā)明還提供一種接地參考電壓感測(cè)放大器電路，包括一存儲(chǔ)單元；一第一數(shù)據(jù)線，電耦接到該存儲(chǔ)單元；一第二數(shù)據(jù)線；一節(jié)點(diǎn)，用于選擇性地提供一節(jié)點(diǎn)電壓到該第一數(shù)據(jù)線及該第二數(shù)據(jù)線；一感測(cè)電路，耦接該第一數(shù)據(jù)線及該第二數(shù)據(jù)線；一第一開(kāi)關(guān)裝置，具有一第一節(jié)點(diǎn)、一第二節(jié)點(diǎn)與一第三節(jié)點(diǎn)；一第二開(kāi)關(guān)裝置，具有一第四節(jié)點(diǎn)、一第五節(jié)點(diǎn)以及一第六節(jié)點(diǎn)；該第一節(jié)點(diǎn)耦接該第一數(shù)據(jù)線；該第二節(jié)點(diǎn)用于接收一第一控制信號(hào)；該第三節(jié)點(diǎn)耦接該第四節(jié)點(diǎn)且形成一參考節(jié)點(diǎn)；該第五節(jié)點(diǎn)用于接收一第二控制信號(hào)；該第六節(jié)點(diǎn)耦接該第二數(shù)據(jù)線；以及一第三開(kāi)關(guān)裝置，耦接該第一數(shù)據(jù)線及該第二數(shù)據(jù)線，用于接收一第三控制線，且當(dāng)該存儲(chǔ)單元在保留模式時(shí)，用于供應(yīng)一保留電壓值到該第一數(shù)據(jù)線與該第二數(shù)據(jù)線。本發(fā)明提供一種操作接地參考感測(cè)放大器的方法，包括施加一保留電壓值到一第一位元線、一第二位元線、一第一供應(yīng)電源線及一第二供應(yīng)電源線；識(shí)別用于存取的一存儲(chǔ)單元；施加一電壓VSS值到該第一位元線、該第二位元線、該第一供應(yīng)電源線及該第二供應(yīng)電源線；電連接該第一位元線到該存儲(chǔ)單元，及施加一參考電壓值到該第二位元線，借此發(fā)展該第一位元線及該第二位元線之間的一電壓裂痕；以及斷開(kāi)該第二位元線與該參考電壓，以及施加一運(yùn)算電壓值到該第一供應(yīng)電源線，借此更近一步發(fā)展該電壓裂痕。本發(fā)明提供的電路及方法，能夠改善用在eDRAM的傳感放大器的保留性能。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附的圖，詳細(xì)說(shuō)明如下。


圖1為一示意圖，是顯示依據(jù)本發(fā)明實(shí)施例的用于存儲(chǔ)單元的感測(cè)放大器的實(shí)例的電路；圖2為一流程圖，是依據(jù)實(shí)施例說(shuō)明操作圖1的電路的方法；圖3為一波形圖，是根據(jù)實(shí)施例說(shuō)明圖1的電路的操作；以及圖4為一示意圖，是根據(jù)實(shí)施例說(shuō)明實(shí)例的電路。主要附圖標(biāo)記說(shuō)明100 電路；NL · · N12 晶體管；MC 存儲(chǔ)單元；Pl. ..P2 晶體管；PWPRT 讀寫(xiě)端口；SENPAIR 感測(cè)對(duì)；SENAMP 感測(cè)放大器；S205, S210, S215, S220, S225 步驟
具體實(shí)施例方式在圖中說(shuō)明的實(shí)施例或?qū)嵗蕴囟ㄕZ(yǔ)言公開(kāi)于下?？闪私獾綄?shí)施例與實(shí)例不是要用于限制。在公開(kāi)的實(shí)施例中的任何變化與變更，以及在文件中公開(kāi)的原理應(yīng)用可被認(rèn)定為對(duì)于該領(lǐng)域普通技術(shù)人員而言是正常發(fā)生的。附圖標(biāo)記可能在整體實(shí)施例中重復(fù)，但不需要一個(gè)實(shí)施例的特征應(yīng)用于其他實(shí)施例中，即使它們共用相同的附圖標(biāo)記。一些實(shí)施例可能具有一個(gè)或以下優(yōu)點(diǎn)及/或特征的組合。當(dāng)存儲(chǔ)器是在休息模式時(shí)(例如數(shù)據(jù)保留模式)，位元線會(huì)在特定電壓電平(例如1/2VDD)。當(dāng)位元線BL與BLB在保留周期上升到大約1/2VDD時(shí)，因?yàn)槁╇娏鹘档退钥筛纳朴迷趀DRAM的感測(cè)放大器的保留性能。以納秒范圍來(lái)看，因?yàn)橄噍^于讀取或?qū)懭氪嫒≈芷诙员Ａ糁芷陂L(zhǎng)(可到毫秒)， 降低漏電流會(huì)大量降低功率損耗，相反的，會(huì)因?yàn)槁╇娏鲗?dǎo)致功率損耗。圖1是電路圖，根據(jù)實(shí)施例說(shuō)明被用于存儲(chǔ)單元MC的感測(cè)放大器SENAMP。晶體管Pl、P2、N5與N6形成感測(cè)放大器SENAMP的感測(cè)對(duì)SENPA^。在一些實(shí)施例中，感測(cè)對(duì)SENPA^用于存儲(chǔ)器陣列中的欄存儲(chǔ)單元。當(dāng)信號(hào)ZRWL控制晶體管N3時(shí)信號(hào)PWL控制晶體管N2。節(jié)點(diǎn)NVR耦接晶體管N2、 N3、N7、N8、N9、Nll與附2的源極/漏極區(qū)域，且具有電壓VREF、VSS或VREST其中一個(gè)通過(guò)晶體管N7、N8或N9所供應(yīng)的電壓VR(沒(méi)有標(biāo)示)。舉例來(lái)說(shuō)，當(dāng)晶體管N7導(dǎo)通，電壓 VREF傳送到節(jié)點(diǎn)NVR，當(dāng)晶體管N8導(dǎo)通，電壓VSS傳送到節(jié)點(diǎn)NVR，且當(dāng)晶體管N9導(dǎo)通，電壓VREST傳送到節(jié)點(diǎn)NVR等等。依據(jù)各自的晶體管N7、N8或N9的狀況與操作條件，電壓 VR具有數(shù)值VREF、VSS或VREST的一個(gè)。在一些實(shí)施例中，電壓VREF大約100_200mV，電壓 VDD大約0.9-1. 0V，且電壓VREST大約1/2VDD。在一些實(shí)施例中，當(dāng)存儲(chǔ)單元MC在保留模式時(shí)(例如不是在讀取或?qū)懭氲拇嫒∧Ｊ?，晶體管N9導(dǎo)通以傳輸電壓VREST到節(jié)點(diǎn)NVR， 反過(guò)來(lái)說(shuō)，經(jīng)由各自的晶體管N2與N3，傳輸?shù)礁髯缘奈辉€BL與位元線BLB。在一些實(shí)施例中，因?yàn)殡妷篤REST設(shè)定在1/2VDD，自存儲(chǔ)單元MC流動(dòng)到位元線BL或BLB的漏電流會(huì)降低。因此，一些實(shí)施例是有利于位元線BL與BLB被設(shè)定在接地或電壓VSS的其他方式，因此造成較高的漏電流。在一些實(shí)施例中，經(jīng)由模擬，設(shè)定電壓VREST的電壓電平，使得漏電流最小化。當(dāng)電壓VREST在大約1/3VDD到大約1/2VDD的范圍時(shí)，一些實(shí)施例呈現(xiàn)最小漏電流。施加于各自晶體管N7、N8與N9的信號(hào)GN7、GN8與GN9控制各自的晶體管N7、N8與 N9。在說(shuō)明的實(shí)施例中，因?yàn)榫w管N7、N8與N9是NMOS，信號(hào)GN7、GN8與GN9是主動(dòng)高電位，例如當(dāng)電壓電平是高電位時(shí)，導(dǎo)通各自的晶體管，且當(dāng)電壓電平是低電位時(shí)，截止各自的晶體管。根據(jù)一些實(shí)施例，晶體管N7、N8與N9與各自電壓VREST、VSS與VREF是感測(cè)放大器SENAMP的外部，但是在一些其他實(shí)施例中，它們可以是感測(cè)放大器SENAMP的部分。晶體管m使能感測(cè)放大器SENAMP與存儲(chǔ)單元MC之間的存取。字元線WL控制晶體管m以允許存取存儲(chǔ)單元MC。當(dāng)字元線WL解致動(dòng)，例如施加低邏輯電平(例如，低電位)，它關(guān)閉晶體管m且因此電性地?cái)嚅_(kāi)存儲(chǔ)單元MC與連接到存儲(chǔ)單元MC的位元線，根據(jù)應(yīng)用，可能是位元線BL或是位元線BLB。對(duì)比之下，當(dāng)字元線WL解致動(dòng)，例如施加高邏輯電平(例如高電位)，它導(dǎo)通晶體管附且因此電性連接存儲(chǔ)單元MC到位元線，例如位元線BL或位元線BLB?；谡f(shuō)明目的，圖1顯示位元線BL電性連接到存儲(chǔ)單元MC (經(jīng)由晶體管Ni)。依據(jù)存儲(chǔ)器陣列中的實(shí)施例，一些存儲(chǔ)器細(xì)胞連接到位元線BL，而一些其他存儲(chǔ)單元連接到位元線BLB。在一些實(shí)施例中，當(dāng)字元線WL是高電位，存儲(chǔ)單元MC是在存取模式 (例如，讀取或?qū)懭?，且當(dāng)字元線WL低電位時(shí)，存儲(chǔ)單元MC是在保留模式。在一些實(shí)施例中，存儲(chǔ)單元MC是儲(chǔ)存電荷的電容，且儲(chǔ)存在存儲(chǔ)單元MC的低電位數(shù)據(jù)指示低于電壓VREF的電壓，而高電位數(shù)據(jù)指示高于電壓VREF的電壓。當(dāng)存儲(chǔ)單元MC 連接到位元線，例如圖1所示的位元線BL，存儲(chǔ)單元MC與位元線BL共用同樣電荷。依據(jù)表示儲(chǔ)存在存儲(chǔ)單元MC的數(shù)據(jù)的邏輯電平的電荷，位元線BL被拉升。舉例來(lái)說(shuō)，假如存儲(chǔ)單元MC儲(chǔ)存低電位，則位元線BL被拉向接地或VSS。相反地，假如存儲(chǔ)單元MC儲(chǔ)存高電位， 則位元線BL被拉向電壓VDD。只要位元線BL與存儲(chǔ)單元MC共用電荷，位元線BL與位元線 BLB發(fā)展出介于他們之間的電壓差，通常稱之為位元線裂痕(bit line split)。位元線裂痕的振幅依賴于電荷轉(zhuǎn)移率或存儲(chǔ)單元MC的電容，以及位元線BL的電容。假如位元線BL 較長(zhǎng)且連接到很多存儲(chǔ)單元，電荷比率變得較小且位元線裂痕降低。相反的，假如位元線BL 是較短，且連接到較小數(shù)目的存儲(chǔ)單元，電荷比率變得較高且位元線裂痕增加。在一些實(shí)施例中，存儲(chǔ)單元MC是eDRAM的單元，但不是各種實(shí)施例都有這樣限制。在至少一個(gè)實(shí)施例中，位元線BL與BLB如同存儲(chǔ)單元MC的輸入與輸出。通常位元線BL與BLB是互相相反電平的。舉例來(lái)說(shuō)，假如位元線BL是低電位則位元線BLB是高電位，且假如位元線BL是高電位，則位元線BLB是低電位。因此，數(shù)據(jù)被寫(xiě)入或感測(cè)的位元線是參考其他位元線。舉例來(lái)說(shuō)，施加高電位到位元線以及低電位到位元線BLB，使能存儲(chǔ)單元MC以高電位寫(xiě)入。相反地，施加低電位到位元線BL以及高電位到位元線BLB，使能存儲(chǔ)單元MC以低電位寫(xiě)入。此外，在讀取周期，感測(cè)(或讀取)在位元線的邏輯電平，例如位元線BL，顯示儲(chǔ)存在存儲(chǔ)單元MC的數(shù)據(jù)。舉例來(lái)說(shuō)，假如存儲(chǔ)單元儲(chǔ)存高電位，則感測(cè)位元線，例如位元線BL，顯示高電位。相反的，假如存儲(chǔ)單元MC儲(chǔ)存低電位則感測(cè)位元線，例如位元線BL，顯示低電位。信號(hào)SP與SN提供感測(cè)放大器SENAMP的運(yùn)算功率，例如導(dǎo)通或截止。當(dāng)信號(hào)SN作為接地參考時(shí)，信號(hào)SP是運(yùn)算功率。通常，當(dāng)信號(hào)SP與SN是在同一電平，例如拉到電壓 VREF，放大器SENAMP是關(guān)閉。但是當(dāng)信號(hào)SP是高電位(例如，在電壓VDD)且信號(hào)SN是低電位(例如在接地)，感測(cè)放大器SENAMP導(dǎo)通。舉例來(lái)說(shuō)，在一些實(shí)施例中，在預(yù)充電以及等化層級(jí)，當(dāng)信號(hào)SP與SN是拉到電壓VREF，感測(cè)放大器SENAMP是截止。當(dāng)信號(hào)SP是由電壓VREF上升到電壓VDD，且信號(hào)SN是由電壓VREF拉到電壓VSS，感測(cè)放大器SENAMP接收需要的電功率而導(dǎo)通。在一些實(shí)施例中，在休息時(shí)間，信號(hào)SP與SN設(shè)定在電壓VREST。在一些實(shí)施例中，借由晶體管mo、NlO與N12預(yù)充電且等化信號(hào)SP與SN。舉例來(lái)說(shuō)，當(dāng)信號(hào)EQ致動(dòng)(例如施加高電位)，晶體管N10、N10與N12導(dǎo)通，在節(jié)點(diǎn)NVR的電壓值VR經(jīng)由晶體管mi與N12轉(zhuǎn)移到信號(hào)SP與SN，然后以晶體管NlO等化。共用位元線GBL與GBLB使能本地存儲(chǔ)單元的數(shù)據(jù)轉(zhuǎn)移，例如存儲(chǔ)單元MC，與其它電路，又如另一層級(jí)的感測(cè)放大器(未顯示)。信號(hào)SSL經(jīng)由讀寫(xiě)端口 PWPRT使能這樣一個(gè)轉(zhuǎn)移。讀寫(xiě)端口 PWPRT作用為轉(zhuǎn)移位元線BL與位元線BLB之間的數(shù)據(jù)到其他電路的機(jī)制。舉例來(lái)說(shuō)，在一些實(shí)施例中，在讀入存取中，因?yàn)閮?chǔ)存在存儲(chǔ)器MC的數(shù)據(jù)轉(zhuǎn)移到位元線 BL與BLB，數(shù)據(jù)經(jīng)由讀寫(xiě)端口 PWPRT轉(zhuǎn)移到提供實(shí)際讀取數(shù)據(jù)的讀取電路。對(duì)比之下，在寫(xiě)入存取，來(lái)自外部電路的數(shù)據(jù)經(jīng)由讀寫(xiě)端口 PWPRT放置于位元線BL與BLB，然后轉(zhuǎn)移到存儲(chǔ)單元MC。讀寫(xiě)端口 PWPRT可能是感測(cè)放大器SENAMP的部分或外部。在一些實(shí)施例中，當(dāng)介于大約IOOmv與最小漏電流的電壓電平(例如1/3到 1/2VDD)的開(kāi)關(guān)電壓VREF是有效地執(zhí)行而沒(méi)有干擾存儲(chǔ)單元MC的運(yùn)作時(shí)，不使用晶體管 N9 (例如電路沒(méi)有包括晶體管N9與電壓VREST)。此外，晶體管N7與電壓VREF用在取代晶體管N9與電壓VREST以提供適當(dāng)電壓電平到節(jié)點(diǎn)NVR以及位元線BL與BLB。舉例來(lái)說(shuō)， 當(dāng)電壓VREF是干凈的(例如沒(méi)有噪聲)不會(huì)引起對(duì)接地短路及/或改變VREF不會(huì)消耗較大功率時(shí)，晶體管N7用在取代晶體管N9。又舉例來(lái)說(shuō)，晶體管N7導(dǎo)通，且電VREF由大約 IOOmV上升到保留電平(例如1/3或1/2VDD)以通過(guò)節(jié)點(diǎn)NVR。當(dāng)存儲(chǔ)單元MC不再是保留模式時(shí)，電壓VREF由保留模式調(diào)整到適當(dāng)電平(例如，100-200mV)。圖2根據(jù)實(shí)施例是說(shuō)明操作電路100的方法的流程圖。在這個(gè)說(shuō)明中，存儲(chǔ)單元 MC儲(chǔ)存高電位。在步驟205，存儲(chǔ)單元是在保留模式。晶體管N9導(dǎo)通以傳輸電壓VREST到節(jié)點(diǎn) NVR0在大約同樣時(shí)間，晶體管N2與N3導(dǎo)通以預(yù)充電位元線BL與BLB到電壓VREST。同樣地，晶體管mo、mi與N12導(dǎo)通以預(yù)充電且等化信號(hào)SP與SN到電壓VREST。在一些實(shí)施例中，電壓VREST是設(shè)定1/2VDD。在一些實(shí)施例中，設(shè)定電壓VREST以至于來(lái)自存儲(chǔ)單元MC 的漏電流在存儲(chǔ)單元MC儲(chǔ)存高電位時(shí)是最小的。此外，借由模擬電路100特定組件(例如晶體管、電路)取得最小漏電流值。在步驟210，當(dāng)存儲(chǔ)單元MC因?yàn)樽x取或?qū)懭氡或?yàn)證(例如被選擇)時(shí)，晶體管N9 截止而晶體管N8導(dǎo)通以傳送電壓VSS到節(jié)點(diǎn)NVR。實(shí)際上，位元線BL與BLB以及信號(hào)SP 與SN預(yù)充電到電壓VSS。在步驟215，只要VSS預(yù)充電完成，信號(hào)RWL解致動(dòng)以斷開(kāi)晶體管N2與位元線BL。 在大約同一時(shí)間，字元線WL致動(dòng)以電連接存儲(chǔ)單元MC到位元線BL，且晶體管截止以斷開(kāi)節(jié)點(diǎn)NVR與電壓VSS，而晶體管N7導(dǎo)通以傳送電壓VREF到節(jié)點(diǎn)NVR。實(shí)際上，位元線BL耦接到存儲(chǔ)單元MC，而位元線BLB連接到具有電壓VREF的節(jié)點(diǎn)NVR。在此時(shí)，信號(hào)SP與SN持續(xù)連接到電壓VSS。因?yàn)榇鎯?chǔ)單元MC連接到位元線BL，存儲(chǔ)單元MC與位元線BL共用同樣電荷。因此，位元線BL拉到高電位(例如電壓VDD)，而位元線BLB維持在電壓VREF，使得在位元線BL與位元線BLB之間發(fā)展出差動(dòng)信號(hào)(例如位元線裂痕)。在步驟220，當(dāng)位元線裂痕夠大時(shí)，信號(hào)SP上升到電壓VDD而信號(hào)SN維持在電壓 VSS以導(dǎo)通感測(cè)對(duì)SENPAIR。于一些實(shí)施例中，被認(rèn)為夠大的位元線裂痕是基于二位元線BL 與BLB之間的既定電壓差、既定持續(xù)時(shí)間(例如，從時(shí)間感測(cè)對(duì)SENPA^導(dǎo)通)或模擬模組的一個(gè)或組合。因?yàn)楦袦y(cè)放大器SENAMP致動(dòng)，感測(cè)放大器SENAMP放大位元線裂痕，也即導(dǎo)致位元線BL與BLB改變到各自的電壓VDD與電壓VSS，且因此充電位元線裂痕。在步驟225，只要放大完成，實(shí)施讀取或?qū)懭搿Ｅe例來(lái)說(shuō)，在讀取操作，數(shù)據(jù)由位元線BL與BLB轉(zhuǎn)移到讀取電路以輸出數(shù)據(jù)。然而，在寫(xiě)入操作，位元線GBL與GBLB上的數(shù)據(jù)推到各自位元線BL與BLB以寫(xiě)到存儲(chǔ)單元MC。在步驟205，在上述，位元線BL與BLB設(shè)定到電壓VREST (例如，1/2VDD)是有利的， 因?yàn)橛纱鎯?chǔ)單元MC流到位元線的漏電流降低。舉例來(lái)說(shuō)，假如位元線BLB沒(méi)有上升到電壓 VREST但維持在VSS，電壓VDD與VSS(例如，0V)之間的電壓差將導(dǎo)致較大的漏電流。圖3為一波形圖，根據(jù)實(shí)施例說(shuō)明電路100的操作。在這說(shuō)明中，存儲(chǔ)單元MC儲(chǔ)存高電位數(shù)據(jù)。為簡(jiǎn)化以及容易理解，波形300A顯示信號(hào)SP、SN、RWL、EQ、ZRWL與SSL。波形300B顯示信號(hào)BL、BLB、VR與WL，以及波形300C顯示信號(hào)GN7、GN8與GN9。在時(shí)間tl之前，存儲(chǔ)單元MC已經(jīng)發(fā)生存取。位元線裂痕完全擺動(dòng)，例如位元線BL 是高電位，而位元線BLB是低電位。在時(shí)間tl，當(dāng)存儲(chǔ)器儲(chǔ)存完成，存儲(chǔ)單元MC進(jìn)入維持時(shí)間周期Tl的休息模式，信號(hào)RWL與ZRWL致動(dòng)以導(dǎo)通晶體管N2與N3。信號(hào)EQ致動(dòng)以導(dǎo)通晶體管N10、N11與附2。在大約同樣時(shí)間，信號(hào)GN9致動(dòng)以導(dǎo)通晶體管N9，轉(zhuǎn)移電壓VREST到節(jié)點(diǎn)NVR。實(shí)際上，電壓 VR,位元線BL與BLB，以及信號(hào)SP與SN被拉到電壓VREST，于一些實(shí)施例中，設(shè)定為1/2VDD。 換言之，位元線BL與BLB，以及信號(hào)SP與SN預(yù)充電到1/2VDD。在時(shí)間t2，存儲(chǔ)單元MC在存取準(zhǔn)備模式持續(xù)時(shí)間周期T2，信號(hào)GN8致動(dòng)以轉(zhuǎn)移電壓VSS到節(jié)點(diǎn)NVR。因此，信號(hào)VR很快被拉到電壓VSS，而位元線BL與BLB稍后到達(dá)電壓 VSS0信號(hào)RWL然后解致動(dòng)以截止晶體管N2且斷開(kāi)晶體管N2與位元線BL。換言之，位元線 BL與節(jié)點(diǎn)NVR斷開(kāi)，準(zhǔn)備連接到存儲(chǔ)單元MC。信號(hào)EQ也解致動(dòng)到斷開(kāi)信號(hào)SP及SN與晶體管N10、Nll及附2。同時(shí)，信號(hào)ZRWL持續(xù)高電位以保持位元線BLB在電壓VSS。在時(shí)間t3，信號(hào)札在時(shí)間周期T3-T6致動(dòng)(例如，高電位)，放置存儲(chǔ)單元MC在存取模式(例如讀取或?qū)懭?。于一些實(shí)施例中，字元線WL的邏輯擺動(dòng)高于其他信號(hào)的邏輯擺動(dòng)，例如信號(hào)BL、BLB、SP、SN、RWL、ZRWL等等。在時(shí)間t3，致動(dòng)信號(hào)GN7以傳輸電壓VREF 到節(jié)點(diǎn)NVR。因此，連接到節(jié)點(diǎn)NVR的位元線BLB施加電壓VREF。因?yàn)榇鎯?chǔ)單元MC連接到位元線BL，位元線BL與存儲(chǔ)單元MC共用同樣電荷(例如，高電位)。因此，在位元線BL的電壓電平開(kāi)始上升到電壓VDD。因?yàn)槲辉€BLB連接到具有電壓VREF的節(jié)點(diǎn)NVR，位元線 BLB開(kāi)始上升到電壓VREF。在時(shí)間t4，當(dāng)位元線裂痕夠大，致動(dòng)信號(hào)ZRWL關(guān)閉晶體管N3，斷開(kāi)位元線BLB與節(jié)點(diǎn)NVR。在大約同樣時(shí)間，信號(hào)SP由VSS上升到電壓VDD，且信號(hào)SN維持VSS電平到導(dǎo)通感測(cè)對(duì)SENPA^。因?yàn)楦袦y(cè)對(duì)SENPA^導(dǎo)通，與存儲(chǔ)單元MC共用高電荷的位元線BL持續(xù)拉到電壓VDD，而位元線BLB拉到電壓VSS。在時(shí)間t5，位元線裂痕完全發(fā)展，致動(dòng)信號(hào)SSL(例如被驅(qū)動(dòng)為高電位)以導(dǎo)通讀寫(xiě)端口 PWPRT用于實(shí)際讀取或?qū)懭雱?dòng)作。在一些實(shí)施例中，在周期T4期間，在寫(xiě)入運(yùn)算中， 在位元線GBL與GBLB的數(shù)據(jù)由讀寫(xiě)端口 RWPRT轉(zhuǎn)移到各自的位元線BL與BLB以在周期T5 寫(xiě)入。在一些實(shí)施例中，在讀取運(yùn)作中，在位元線BL與BLB的數(shù)據(jù)經(jīng)由讀寫(xiě)端口 PWPRT轉(zhuǎn)移到另一讀取電路以輸出數(shù)據(jù)。在時(shí)間t6，解致動(dòng)信號(hào)SSL (例如，被驅(qū)動(dòng)到低電位)以截止讀寫(xiě)端口 PWPRT。在時(shí)間t7，解致動(dòng)字元線WL。存儲(chǔ)單元MC回到休息狀態(tài)。在大約同樣時(shí)間，致動(dòng)信號(hào)RWL與ZRWL以導(dǎo)通各自晶體管N2與N3。也致動(dòng)信號(hào)EQ導(dǎo)通晶體管N10、N11與附2。 此外，致動(dòng)信號(hào)GN9而解致動(dòng)信號(hào)GN7以轉(zhuǎn)移電壓VREST (例如1/2VDD)到節(jié)點(diǎn)NVR。因此， 位元線BL與BLB，以及信號(hào)SP與SN拉向電壓VREST，且當(dāng)存儲(chǔ)單元MC實(shí)際上在休息模式時(shí)，最終在時(shí)間偽到達(dá)電壓VREST。本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到時(shí)間偽是相容于時(shí)間 tl，存儲(chǔ)單元MC由存取模式轉(zhuǎn)到休息模式。 在上述說(shuō)明中，當(dāng)解致動(dòng)信號(hào)WL，也即，當(dāng)存儲(chǔ)單元MC斷開(kāi)位元線BL與BLB，位元線BL與BLB充電到電壓VREST圖4根據(jù)一些實(shí)施例顯示電路400的示意圖。電路400相較于電路100除了包括電路100的所有元件外，還有信號(hào)EQ所控制的晶體管m3。在一些實(shí)施例中，不論何時(shí)在電路100的實(shí)施例中的位元線BL與BLB充電到電壓VREST(例如，1/2VDD)，致動(dòng)在電路400 的實(shí)施例中的信號(hào)EQ(例如，被驅(qū)動(dòng)到高電位)以導(dǎo)通晶體管W3以充電且等化位元線BL 與BLB。舉例來(lái)說(shuō)，當(dāng)位元線(例如，位元線BL)是高電位時(shí)(例如，在電壓VDD)，其他位元線(例如，位元線BLB)是低電位(例如，在電壓VSS)，晶體管N13是導(dǎo)通，等化位元線BL與 BLB到1/2VDD (例如，1/2 (VDD-VSS))。換言之，晶體管N13充電與等化位元線BL與BLB到 1/2VDD。在這情況，晶體管N9與電壓VREST的電壓源不使用，或可選替地，由電路400移除 (例如電路400沒(méi)有包括晶體管N9或電壓VREST)。在一些實(shí)施例中，如上述，因?yàn)槲辉€BL與BLB以晶體管N13與信號(hào)EQ充電且等化到1/2VDD，在位元線BL與BLB的電壓電平可使用晶體管N2、N3與N9以及電壓VREST設(shè)定(例如充電與等化)到在節(jié)點(diǎn)NVR的電壓。舉例來(lái)說(shuō)，假如電壓VDD是1.0，晶體管N13 充電與等化位元線BL與BLB到0. 5V。借由讓在0. 4V的電壓VREST轉(zhuǎn)移到節(jié)點(diǎn)NVR，然后經(jīng)由各自晶體管N2與N3轉(zhuǎn)移到位元線BL與BLB，設(shè)定位元線BL與BLB到0. 4V。許多實(shí)施例已經(jīng)公開(kāi)?？闪私獾娇赏瓿筛鞣N變更而不脫離本公開(kāi)的精神與范圍。 舉例來(lái)說(shuō)，為了說(shuō)明的目的，顯示特定摻雜型態(tài)的各種晶體管(例如NMOS與PM0S)，公開(kāi)的實(shí)施例不限于特定型態(tài)，但特定晶體管所選擇的摻雜型態(tài)是設(shè)計(jì)選擇，且在實(shí)施例的范圍內(nèi)。用于上述的各種信號(hào)的邏輯電平(例如低或高電位)僅作為說(shuō)明目的，當(dāng)致動(dòng)及/或解致動(dòng)信號(hào)時(shí)，實(shí)施例不限于特定電平，選擇這樣的電平是設(shè)計(jì)選擇。在各種情況，晶體管 (例如，晶體管擬、吧、町、呢、_等)作用為開(kāi)關(guān)。因此，開(kāi)關(guān)可用于取代晶體管。舉其他實(shí)例，一些實(shí)施例的電路包括第一數(shù)據(jù)線、第二數(shù)據(jù)線、耦接到第一數(shù)據(jù)線與第二數(shù)據(jù)線的感測(cè)電路，用于選擇性地耦接到至少三個(gè)電壓源的節(jié)點(diǎn)，電壓源包括至少第一電壓源、第二電壓源與第三電壓源、第一開(kāi)關(guān)以及第二開(kāi)關(guān)。第一電壓源用于供應(yīng)保留電壓到節(jié)點(diǎn)。第二電壓源用于供應(yīng)接地參考電壓到節(jié)點(diǎn)。第一開(kāi)關(guān)與第二開(kāi)關(guān)用于接收各自的第一控制信號(hào)與第二控制信號(hào)，且傳輸節(jié)點(diǎn)的電壓到各自的第一數(shù)據(jù)線與第二數(shù)據(jù)線。在一些實(shí)施例中，當(dāng)存儲(chǔ)單元是在保留模式，第一電壓源用于供應(yīng)電壓值到節(jié)點(diǎn)以至于由存儲(chǔ)單元漏到第一數(shù)據(jù)線或第二數(shù)據(jù)線的電流相較于接收電壓VSS值的節(jié)點(diǎn)是降低的。舉其他實(shí)例，一些實(shí)施例的電路包括存儲(chǔ)單元、第一數(shù)據(jù)線、第二數(shù)據(jù)線、節(jié)點(diǎn)、感測(cè)電路、第一開(kāi)關(guān)裝置、第二開(kāi)關(guān)裝置。第一數(shù)據(jù)線電耦接到存儲(chǔ)單元。節(jié)點(diǎn)用于選擇性地提供節(jié)點(diǎn)電壓到第一數(shù)據(jù)線與第二數(shù)據(jù)線。感測(cè)電路耦接到第一數(shù)據(jù)線與第二數(shù)據(jù)線。第一開(kāi)關(guān)裝置具有第一節(jié)點(diǎn)、第二節(jié)點(diǎn)與第三節(jié)點(diǎn)。第二開(kāi)關(guān)裝置有第四節(jié)點(diǎn)、第五節(jié)點(diǎn)與第六節(jié)點(diǎn)。第一節(jié)點(diǎn)耦接到第一數(shù)據(jù)線。第二節(jié)點(diǎn)用于接收第一控制信號(hào)。第三節(jié)點(diǎn)耦接到第四節(jié)點(diǎn)且形成參考節(jié)點(diǎn)。第五節(jié)點(diǎn)用于接收第二控制信號(hào)。第六節(jié)點(diǎn)耦接到第二數(shù)據(jù)線。 于一些實(shí)施例中，電路更包括耦接到第一數(shù)據(jù)線與第二數(shù)據(jù)線的第三開(kāi)關(guān)裝置。此外，電路用于接收第三控制信號(hào)，且當(dāng)存儲(chǔ)單元在保留模式，電路用于供應(yīng)保留電壓到第一數(shù)據(jù)線與第二數(shù)據(jù)線。舉其他實(shí)例，一些實(shí)施例包含操作接地參考電壓(VSQ感測(cè)放大器的方法，方法包括施加保留電壓值到第一位元線、第二位元線、第一供應(yīng)電源線以及第二供應(yīng)電源線；識(shí)別用于存取的存儲(chǔ)單元；施加電壓VSS值到第一位元線、第二位元線、第一供應(yīng)電源線與第二供應(yīng)電源線；電連接第一位元線到存儲(chǔ)單元，且施加參考電壓到第二位元線，借此發(fā)展在第一位元線與第二位元線之間的電壓裂痕；斷開(kāi)第二位元線與參考電壓，且施加運(yùn)算電壓值到第一供應(yīng)電源線，借此更進(jìn)一步發(fā)展電壓裂痕。上述方法顯示實(shí)例步驟，但是根據(jù)公開(kāi)的實(shí)施例不必然以顯示的順序?qū)嵤?。步驟可能適當(dāng)?shù)脑黾印⑷〈?、變換順序及/或刪減。雖然本發(fā)明已以較佳實(shí)施例公開(kāi)如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種接地參考電壓感測(cè)放大器電路，包括一第一數(shù)據(jù)線；一第二數(shù)據(jù)線；一感測(cè)電路，耦接該第一數(shù)據(jù)線及該第二數(shù)據(jù)線；一節(jié)點(diǎn)，用于選擇性地耦接至少三個(gè)電壓源，所述至少三個(gè)電壓源包括一第一電壓源、 一第二電壓源與一第三電壓源；該第一電壓源用于供應(yīng)一保留電壓到該節(jié)點(diǎn)；該第二電壓源用于供應(yīng)一接地參考電壓到該節(jié)點(diǎn)；以及該第三電壓源用于供應(yīng)一參考電壓到該節(jié)點(diǎn)； 以及一第一開(kāi)關(guān)及一第二開(kāi)關(guān)，用于接收各自的第一控制信號(hào)及第二控制信號(hào)，且傳送在該節(jié)點(diǎn)的一電壓到該各自的第一數(shù)據(jù)線及第二數(shù)據(jù)線。
2.如權(quán)利要求1所述的接地參考電壓感測(cè)放大器電路，其中當(dāng)耦接該第一數(shù)據(jù)線的一存儲(chǔ)單元是在保留模式，該第一電壓源用于供應(yīng)一電壓值到該節(jié)點(diǎn)以至于由該存儲(chǔ)單元漏到該第一數(shù)據(jù)線或該第二數(shù)據(jù)線的一電流相對(duì)于接收一電壓VSS值的節(jié)點(diǎn)是降低的。
3.如權(quán)利要求1所述的接地參考電壓感測(cè)放大器電路，其中當(dāng)耦接該第一數(shù)據(jù)線的一存儲(chǔ)單元是在保留模式，該第一電壓源用于供應(yīng)一保留電壓值到該節(jié)點(diǎn)。
4.如權(quán)利要求3所述的接地參考電壓感測(cè)放大器電路，其中該保留電壓值是在該存儲(chǔ)單元的一運(yùn)算電壓的大約1/3到大約1/2的一個(gè)范圍。
5.如權(quán)利要求1所述的接地參考電壓感測(cè)放大器電路，還包括當(dāng)該位元線是在一第一邏輯電平時(shí)，一字元線用于設(shè)定耦接該第一數(shù)據(jù)線的一存儲(chǔ)單元于一數(shù)據(jù)保留模式，當(dāng)該字元線在不同于該第一邏輯電平的一第二邏輯電平時(shí)，設(shè)定在一存取模式。
6.如權(quán)利要求1所述的接地參考電壓感測(cè)放大器電路，其中該節(jié)點(diǎn)用于經(jīng)由至少三個(gè)各自的開(kāi)關(guān)選擇性地耦接到所述至少三個(gè)電壓源。
7.一種操作接地參考感測(cè)放大器的方法，包括施加一保留電壓值到一第一位元線、一第二位元線、一第一供應(yīng)電源線及一第二供應(yīng)電源線；識(shí)別用于存取的一存儲(chǔ)單元；施加一電壓VSS值到該第一位元線、該第二位元線、該第一供應(yīng)電源線及該第二供應(yīng)電源線；電連接該第一位元線到該存儲(chǔ)單元，及施加一參考電壓值到該第二位元線，借此發(fā)展該第一位元線及該第二位元線之間的一電壓裂痕；以及斷開(kāi)該第二位元線與該參考電壓，以及施加一運(yùn)算電壓值到該第一供應(yīng)電源線，借此更近一步發(fā)展該電壓裂痕。
8.如權(quán)利要求7所述的操作接地參考感測(cè)放大器的方法，當(dāng)該電壓裂痕更進(jìn)一步發(fā)展到一既定值時(shí)，還包括施加該保留電壓值到該第一位元線、該第二位元線、該第一供應(yīng)電源線及該第二供應(yīng)電源線。
9.如權(quán)利要求7所述的操作接地參考感測(cè)放大器的方法，其中施加該保留電壓值到該第一位元線及該第二位元線包括控制耦接該第一位元線及該第二位元線的一晶體管，所以該晶體管等化該第一位元線及該第二位元線到一第一電壓值。
10.如權(quán)利要求9所述的操作接地參考感測(cè)放大器的方法，其中施加該保留電壓值到該第一位元線及該第二位元線還包括在等化該第一位元線及該第二位元線到該第一電壓值之后，傳送該保留電壓值到一節(jié)點(diǎn)，且控制一對(duì)開(kāi)關(guān)以經(jīng)由該對(duì)開(kāi)關(guān)的一各自開(kāi)關(guān)由該節(jié)點(diǎn)傳送該保留電壓值到該第一位元線及該第二位元線。
11.如權(quán)利要求7所述的操作接地參考感測(cè)放大器的方法，其中施加該保留電壓值到該第一位元線及該第二位元線包括傳送該保留電壓值到一節(jié)點(diǎn)且控制一對(duì)開(kāi)關(guān)以經(jīng)由該對(duì)開(kāi)關(guān)的一各自開(kāi)關(guān)由該節(jié)點(diǎn)傳送該保留電壓值到該第一位元線及該第二位元線。
12.如權(quán)利要求11所述的操作接地參考感測(cè)放大器的方法，其中傳送該保留電壓值到該節(jié)點(diǎn)包括控制一第三開(kāi)關(guān)，該第三開(kāi)關(guān)具有一第一端耦接該節(jié)點(diǎn)，及一第二端耦接供應(yīng)該保留電壓值的一電壓源；以及使用該第三開(kāi)關(guān)及該電壓源以供應(yīng)該參考電壓到該節(jié)點(diǎn)及到該第二位元線。
13.如權(quán)利要求11所述的操作接地參考感測(cè)放大器的方法，其中該節(jié)點(diǎn)耦接至少三個(gè)開(kāi)關(guān)且該方法更包括使用所述至少三個(gè)開(kāi)關(guān)的一第一開(kāi)關(guān)以選擇性地由一第一電壓源傳送該保留電壓值到該端點(diǎn)；使用所述至少三個(gè)開(kāi)關(guān)的一第二開(kāi)關(guān)以選擇性地由一第二電壓源傳送該電壓VSS值到該端點(diǎn)；以及使用所述至少三個(gè)開(kāi)關(guān)的一第三開(kāi)關(guān)以選擇性地傳送該參考電壓值到該端點(diǎn)。
14.如權(quán)利要求7所述的操作接地參考傳感放大器的方法，還包括選擇該保留電壓值在介于大約一電壓值的1/3到大約1/2之間，建構(gòu)一邏輯高電位用于儲(chǔ)存在該存儲(chǔ)單元的數(shù)據(jù)。
全文摘要
本發(fā)明公開(kāi)了一種接地參考電壓感測(cè)放大器電路及其操作方法，該感測(cè)放大器電路包括一存儲(chǔ)單元、一第一數(shù)據(jù)線、一第二數(shù)據(jù)線、一感測(cè)電路，耦接第一數(shù)據(jù)線及第二數(shù)據(jù)線、一節(jié)點(diǎn)，經(jīng)由至少三個(gè)各自的開(kāi)關(guān)選擇性地耦接到至少三個(gè)電壓源、一第四開(kāi)關(guān)及一第五開(kāi)關(guān)。一第一電壓源用于經(jīng)由一第一開(kāi)關(guān)供應(yīng)一保留電壓到節(jié)點(diǎn)。一第二電壓源用于經(jīng)由一第二開(kāi)關(guān)供應(yīng)接地參考電壓到節(jié)點(diǎn)，以及一第三電壓源用于經(jīng)由第三開(kāi)關(guān)供應(yīng)一參考電壓到節(jié)點(diǎn)。一第四開(kāi)關(guān)及一第五開(kāi)關(guān)用于接收各自的第一控制信號(hào)及第二控制信號(hào)且傳送在節(jié)點(diǎn)的電壓到各自的第一數(shù)據(jù)線與第二數(shù)據(jù)線。本發(fā)明提供的電路及方法，能夠改善用在eDRAM的傳感放大器的保留性能。
文檔編號(hào)G11C7/06GK102376339SQ201010563348
公開(kāi)日2012年3月14日 申請(qǐng)日期2010年11月25日 優(yōu)先權(quán)日2010年8月9日
發(fā)明者戈馬克·麥克·歐康諾, 歐圖爾·卡圖契 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司