專利名稱：包括用于接收擦除編程高電壓的非專用端子的集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括通過大于電源電壓的第二電壓而電可擦除和/或電可編程的存 儲(chǔ)器的集成存儲(chǔ)器電路。
本發(fā)明還涉及用于向集成電路提供擦除編程高電壓的裝置。
技術(shù)背景
集成存儲(chǔ)器電路市場目前正經(jīng)歷對(duì)價(jià)格非常低的、小尺寸的并且具有最小數(shù)量的 互連端子(接觸墊)的可編程集成電路的需求。這樣的集成電路一般提供有限的存儲(chǔ)容量， 有時(shí)只有幾十或幾百比特。它們可以被用戶重新編程，或者在工廠中只此一次地被編程。所 述存儲(chǔ)器一般是電可擦除和可編程(EEPROM)類型的。
實(shí)際上，對(duì)于這樣的集成存儲(chǔ)器電路存在大量應(yīng)用，諸如包含在工廠中被編程的 序列號(hào)的電子標(biāo)簽，帶有包含在工廠中被編程并且可能地在使用期間可重新編程的校準(zhǔn)數(shù) 據(jù)的各種部件(傳感器、發(fā)光二極管LED，...)的校準(zhǔn)電路等等。
為了將數(shù)據(jù)寫入它們的存儲(chǔ)器中，這樣的集成電路需要具有高值的擦除編程電 壓，常規(guī)地在IOV和15V之間，明顯大于它們的電源電壓，該電源電壓大約為3V到5V。
在20世紀(jì)80年代期間，這種擦除編程高電壓通過專用連接端子被提供給集成電 路。這種連接端子之后被去除并且被能夠從集成電路的電源電壓提供擦除編程電壓的嵌入 式充電泵取代。然而，在此時(shí)，不再可想象返回到先前的方案，因?yàn)檫@樣的連接端子的添加 與當(dāng)前對(duì)集成電路連接端子的數(shù)量的減小的要求相反。
在此所考慮的類型的常規(guī)的集成電路的構(gòu)架在圖1中示意性地被示出。集成電路 ICl包括EEPROM型的存儲(chǔ)器MEMl、控制電路CCTl、充電泵CP、電路PPCT、接地端子PO (GND)、 接收電源電壓Vdd的端子P1、接收和/或發(fā)射數(shù)據(jù)或時(shí)鐘信號(hào)Sl的連接端子P2以及接收 或發(fā)射數(shù)據(jù)或時(shí)鐘信號(hào)S2的連接端子P3。
控制電路CCTl被配置為執(zhí)行通過端子P2、P3的媒介物所接收的存儲(chǔ)器讀或?qū)懨?令。作為例子，圖2A、2B示出在經(jīng)由總線I2C接收寫命令的期間信號(hào)S1、S2的形式。信號(hào) Sl在這種情況下是由協(xié)議I2C提供的數(shù)據(jù)信號(hào)"SDA"(“串行數(shù)據(jù)")，而信號(hào)S2是由 這個(gè)協(xié)議提供的時(shí)鐘信號(hào)"SCL"(“串行時(shí)鐘")。
所述命令在階段El期間通過攜載處于1和處于0的比特的信號(hào)Sl的媒介物而被 接收。所述電路CCTl隨后開始由該命令指定的存儲(chǔ)器目標(biāo)區(qū)域的擦除階段E2，隨后是所 述被擦除的目標(biāo)區(qū)域中的存儲(chǔ)器單元的編程階段E3。為此，所述電路CCTl激活所述充電 泵CP和所述電路PPCT。所述充電泵CP向所述電路PPCT提供高電壓HV。該后者使該高電 壓HV成形并且向存儲(chǔ)器MEMl供應(yīng)具有經(jīng)調(diào)整的幅度和受控的持續(xù)時(shí)間的擦除編程高電壓 Vpp，例如隨后是具有接近于所述電壓HV的值的電壓平臺(tái)的電壓斜升。所述斜升-平臺(tái)信 號(hào)可以兩次被提供給所述存儲(chǔ)器，第一次在階段El期間以及接著在階段E2期間。
然而，嵌入式充電泵的提供在成本價(jià)格和由集成電路所占用的硅表面面積方面是 不利的。充電泵要求每個(gè)大約若干皮法PF的若干個(gè)電容器，占用不可忽視的硅表面面積。另外，通過電路PPCT對(duì)所述電壓HV進(jìn)行調(diào)整以獲得所述電壓Vpp要求穩(wěn)定的參考電壓以 及也占用不可忽視的硅表面面積的專用電路系統(tǒng)。
因此，如下可能是所期望的簡化要求擦除編程高電壓以將數(shù)據(jù)寫入其存儲(chǔ)器的 集成存儲(chǔ)器電路的結(jié)構(gòu)。
與此相獨(dú)立地，如下可能也是所期望的提供向一個(gè)或多個(gè)集成電路供應(yīng)擦除編 程高電壓的裝置。發(fā)明內(nèi)容
本發(fā)明的實(shí)施例涉及由電源電壓提供電力并且包括通過大于所述電源電壓的第 二電壓而電可擦除和/或可編程的存儲(chǔ)器的集成存儲(chǔ)器電路，該集成存儲(chǔ)器電路包括用于 通過所述電源電壓的接收端子的媒介物或者通過數(shù)據(jù)或時(shí)鐘信號(hào)的接收或發(fā)射端子的媒 介物接收所述第二電壓的裝置。
根據(jù)一個(gè)實(shí)施例，所述集成電路包括用于通過所述電源電壓的接收端子的媒介物 接收所述第二電壓的裝置，以及電壓限制器調(diào)整器電路，其具有連接于所述電源電壓的接 收端子的輸入并且在所述第二電壓存在于所述接收端子上時(shí)供應(yīng)所述電源電壓。
根據(jù)一個(gè)實(shí)施例，所述集成電路包括用于通過數(shù)據(jù)信號(hào)的接收或發(fā)射端子的媒介 物接收所述第二電壓的裝置，以及去耦合電路，所述去耦合電路具有連接到所述數(shù)據(jù)信號(hào) 的接收或發(fā)射端子的輸入和連接到被指定用于接收所述第二電壓的所述集成電路的供電 節(jié)點(diǎn)的輸出，所述去耦合電路被配置為防止所述數(shù)據(jù)信號(hào)的波動(dòng)到達(dá)所述供電節(jié)點(diǎn)，并且 被配置為一旦所述第二電壓存在于所述數(shù)據(jù)信號(hào)的接收或發(fā)射端子上就向所述供電節(jié)點(diǎn) 傳輸所述第二電壓。
根據(jù)一個(gè)實(shí)施例，所述集成電路包括用于通過時(shí)鐘信號(hào)的接收或發(fā)射端子的媒介 物接收所述第二電壓的裝置，以及整流器電路，所述整流器電路具有連接到所述時(shí)鐘信號(hào) 的接收端子的輸入以及連接到所述集成電路的供電節(jié)點(diǎn)的輸出，用于一旦所述第二電壓存 在于所述時(shí)鐘信號(hào)的接收端子上就向所述供電節(jié)點(diǎn)供應(yīng)所述第二電壓。
根據(jù)一個(gè)實(shí)施例，所述集成電路還包括用于通過數(shù)據(jù)或時(shí)鐘信號(hào)的接收端子的媒 介物接收所述電源電壓的裝置。
根據(jù)一個(gè)實(shí)施例，所述集成電路被配置為向所述存儲(chǔ)器施加所述第二電壓而既不 控制所述第二電壓的持續(xù)時(shí)間也不控制其形狀。
根據(jù)一個(gè)實(shí)施例，所述集成電路包括電平移動(dòng)器電路，所述電平移動(dòng)器電路包括 接收所述電源電壓的第一輸入、接收所述第二電壓的第二輸入以及在所述第二電壓存在于 所述第二輸入上時(shí)向所述存儲(chǔ)器供應(yīng)所述第二電壓，否則供應(yīng)所述電源電壓的輸出。
根據(jù)一個(gè)實(shí)施例，所述集成電路包括被配置為執(zhí)行存儲(chǔ)器擦除和/或編程命令的 控制電路，以及所述第二電壓的存在的檢測電路，該檢測電路向所述控制電路提供檢測信 號(hào)用于所述控制電路相對(duì)于所述第二電壓的出現(xiàn)的同步。
本發(fā)明的實(shí)施例還涉及電子系統(tǒng)，所述電子系統(tǒng)包括由電源電壓提供電力并且包 括通過大于所述電源電壓的第二電壓而電可擦除和/或可編程的存儲(chǔ)器的至少一個(gè)集成 存儲(chǔ)器電路；連接到所述集成存儲(chǔ)器電路的數(shù)據(jù)總線；以及用于通過所述數(shù)據(jù)總線的導(dǎo)線 的媒介物向所述集成電路施加所述第二電壓的裝置，所述數(shù)據(jù)總線的所述導(dǎo)線被連接到所述集成電路的所述電源電壓的接收端子或者被連接到所述集成電路的數(shù)據(jù)或時(shí)鐘信號(hào)的 接收或發(fā)射端子。
根據(jù)一個(gè)實(shí)施例，所述用于施加所述第二電壓的裝置包括電壓管理裝置，所述電 壓管理裝置被連接到所述數(shù)據(jù)總線的所述導(dǎo)線并且被布置以監(jiān)視所述數(shù)據(jù)總線上的通信 并且檢測寫命令已被施加到所述集成電路，以及在所述寫命令已被檢測時(shí)將所述第二電壓 施加在所述數(shù)據(jù)總線的所述導(dǎo)線上。
本發(fā)明的實(shí)施例涉及用于將數(shù)據(jù)寫入集成存儲(chǔ)器電路中的方法，所述集成存儲(chǔ)器 電路由電源電壓提供電力并且包括通過大于所述電源電壓的第二電壓而電可擦除和/或 可編程的存儲(chǔ)器，并且所述方法包括以下步驟向所述集成電路施加寫命令，隨后通過所述 電源電壓的接收端子的媒介物或者通過所述集成電路的數(shù)據(jù)或時(shí)鐘信號(hào)的接收或發(fā)射端 子的媒介物向所述集成電路供應(yīng)所述第二電壓。
根據(jù)一個(gè)實(shí)施例，所述方法包括以下步驟將所述集成電路連接到數(shù)據(jù)總線并且 將所述數(shù)據(jù)總線的導(dǎo)線連接到所述電源電壓的接收端子或者連接到所述集成電路的數(shù)據(jù) 或時(shí)鐘信號(hào)的接收或發(fā)射端子；通過所述數(shù)據(jù)總線的媒介物向所述集成電路施加所述寫命 令；以及通過所述數(shù)據(jù)總線的所述導(dǎo)線的媒介物向所述集成電路供應(yīng)所述第二電壓。
根據(jù)一個(gè)實(shí)施例，所述方法包括以下步驟通過連接到所述數(shù)據(jù)總線的主電路向 所述集成電路施加所述寫命令；通過連接到所述數(shù)據(jù)總線的電壓管理裝置檢測所述寫命 令的施加，所述電壓管理裝置區(qū)別于所述主電路并且被布置為監(jiān)視在所述總線上傳播的數(shù) 據(jù)；以及通過所述電壓管理裝置向所述數(shù)據(jù)總線的所述導(dǎo)線施加所述第二電壓。


本發(fā)明的這些不同方面根據(jù)下面相對(duì)于但不限于隨后的附圖對(duì)本發(fā)明的實(shí)施例 的說明將更好地被理解，其中
-先前所描述的圖1示出常規(guī)的集成存儲(chǔ)器電路，
-先前所描述的圖2A、2B示出所述集成電路相對(duì)于數(shù)據(jù)寫命令的接收所接收的數(shù) 據(jù)和時(shí)鐘信號(hào)，
-圖3示出根據(jù)本發(fā)明的集成存儲(chǔ)器電路的實(shí)施例，
-圖4A、4B示出數(shù)據(jù)和時(shí)鐘信號(hào)，以及圖3的集成電路相對(duì)于數(shù)據(jù)寫命令的接收和 執(zhí)行所接收的高電壓，
-圖5是以圖3中的框圖形式所示出的電平移動(dòng)器電路的實(shí)施例的電氣圖，
-圖6示出根據(jù)本發(fā)明的集成存儲(chǔ)器電路的另一實(shí)施例，
-圖7示出圖6的集成電路相對(duì)于寫命令的接收和執(zhí)行所接收的數(shù)據(jù)信號(hào)和高電 壓，
-圖8是以圖6中的框圖形式所示出的去耦合電路的實(shí)施例的電氣圖，
-圖9示出根據(jù)本發(fā)明的集成存儲(chǔ)器電路的另一實(shí)施例，
-圖10是以圖9中的框圖形式所示出的電壓調(diào)整器的實(shí)施例的電氣圖，
-圖11示出包括根據(jù)本發(fā)明的集成電路和根據(jù)本發(fā)明的電壓管理裝置的電子系 統(tǒng)，
-圖12示出圖11所示的電子系統(tǒng)的可替代的實(shí)施例，
-圖13示出以圖3、6和9中的框圖形式所示出的存儲(chǔ)器的實(shí)施例，以及
-圖14示出圖13的存儲(chǔ)器的存儲(chǔ)器單元的實(shí)施例。
具體實(shí)施方式
第一實(shí)施例
圖3示出根據(jù)本發(fā)明的集成存儲(chǔ)器電路IC2的第一實(shí)施例。所述集成電路IC2包 括連接端子PO、P1、P2、P3、存儲(chǔ)器MEM2、控制電路CCT2、計(jì)時(shí)器-定序器電路TSCT，以及電 平移動(dòng)器電路LSCT。所述端子PO是接地連接端子(GND)。所述端子Pl是連接到所述集成 電路的內(nèi)部供電線PSL的電源端子，并且接收電源電壓Vdd。所述端子P2、P3是允許所述 集成電路接收或者發(fā)射數(shù)據(jù)或時(shí)鐘信號(hào)Sl (Vdd)、S2 (Vdd)的通信端子，在正常的操作條件 下，所述數(shù)據(jù)或時(shí)鐘信號(hào)的最大電壓一般不超過所述電壓Vdd。
所述計(jì)時(shí)器-定序器電路TSCT被提供用于以粗狀態(tài)(rough state)接收高電壓 HV并且以受控的形狀和持續(xù)時(shí)間將其傳輸?shù)酱鎯?chǔ)器MEM2擦除編程電壓Vpp中。所述電路 TSCT包括例如斜升生成器電路RG和計(jì)時(shí)器TM。所述電路RG供應(yīng)包括隨后是具有經(jīng)調(diào)整 的值的電壓平臺(tái)Vpp的電壓斜升的電壓。所述計(jì)時(shí)器TM去激活所述電路RG并且在指定的 時(shí)間流逝已完成時(shí)將所述電壓Vpp設(shè)定回到零。
所述電平移動(dòng)器電路LSCT包括連接到所述電路TSCT輸出并且接收所述電壓Vpp 的第一輸入、連接到所述供電線PSL并且接收所述電壓Vdd的第二輸入以及在沒有所述電 壓VPP的情況下供應(yīng)所述電壓Vpp或所述電壓Vdd的輸出。
所述存儲(chǔ)器MEM2是例如電可擦除和可編程的EEPROM存儲(chǔ)器。其具有被提供用于 接收所述電壓Vdd的供電節(jié)點(diǎn)m和被提供用于在沒有所述電壓Vpp的情況下接收所述電 壓Vpp或者所述電壓Vdd的供電節(jié)點(diǎn)N2。所述節(jié)點(diǎn)m被連接到所述供電線PSL，而所述節(jié) 點(diǎn)N2被連接到所述電平移動(dòng)器電路LSCT的輸出。
所述電路CCT2為數(shù)據(jù)經(jīng)由連接到端子P2、P3的數(shù)據(jù)總線(未示出)的交換確保 通信協(xié)議的管理。所述電路CCT2也確保通過所述端子P2、P3的媒介物所接收的存儲(chǔ)器MEM 讀和寫命令的解碼和執(zhí)行。所述電路CCT2可以是以硬導(dǎo)線的狀態(tài)機(jī)、微編程電路、微處理 器等形式。在下文中將被假定的是所述電路CCT2被配置為經(jīng)由連接到所述端子P2、P3的 總線I2C接收存儲(chǔ)器讀或?qū)懨睢?br> 根據(jù)本發(fā)明，所述集成電路IC2不具有充電泵或者允許其從電源電壓Vdd產(chǎn)生所 述高電壓HV的其他裝置，并且通過所述端子P2的媒介物接收所述高電壓HV。因此，導(dǎo)體 WPP將所述電路TSCT輸入連接到所述端子P2。
將數(shù)據(jù)寫入所述存儲(chǔ)器MEM2中的操作包括向所述集成電路IC2發(fā)送寫命令的第 一步驟，隨后是向所述端子P2施加所述電壓HV的步驟。所述電路CCT2在執(zhí)行所述命令之 前必須等待所述電壓HV出現(xiàn)在所述端子P2上。各種方法可以被提供用于同步所述寫命令 的執(zhí)行與所述電壓HV的出現(xiàn)。
根據(jù)第一方法，在隨著所述命令的施加的規(guī)定量的時(shí)間之后所述電壓HV被施加 到所述端子P2。所述電路CCT2包括內(nèi)部計(jì)時(shí)器，該內(nèi)部計(jì)時(shí)器向其指示所述規(guī)定量的時(shí) 間已完成并且其現(xiàn)在可以激活所述電路TSCT。所述計(jì)時(shí)器例如是計(jì)數(shù)在所述端子P3上被 接收的時(shí)鐘信號(hào)S2周期的計(jì)數(shù)器。這樣的通過計(jì)數(shù)來同步的方法呈現(xiàn)一定的約束，特別地要求施加所述電壓HV的外部裝置的對(duì)應(yīng)的編程。實(shí)際上，為了在正確的時(shí)間供應(yīng)所述電壓 HV，所述外部裝置本身必須計(jì)數(shù)其發(fā)射的時(shí)鐘周期的數(shù)量。
第二方法提供了通過所述集成電路對(duì)所述電壓HV的檢測并且在圖3所示的實(shí)施 例中被實(shí)現(xiàn)。所述集成電路IC2包括電壓HV檢測器，此處為比較器CMP。所述比較器CMP具 有接收所述電壓Vdd的第一輸入和通過電壓分壓器橋的中點(diǎn)的媒介物被連接到所述端子 P2的第二輸入。所述電壓分壓器橋包括例如串聯(lián)連接在所述端子P2和地之間的兩個(gè)電阻 器Ra、Rb。所述比較器的所述第二輸入由此接收存在于所述端子P2上的所述信號(hào)Sl的電 壓V(Sl)的一部分KXV(S1)，K小于1并且例如等于0.6。所述比較器CMP輸出向所述電路 CCT2提供檢測信號(hào)DET，其例如在所述電壓HV存在于所述端子P2上時(shí)處于"1〃(Vdd)， 并且在所述電壓Vdd存在于所述端子P2上時(shí)等于0。更特別地，當(dāng)所述電壓V(Sl)在0和 Vdd之間變化時(shí)，所述比較器CMP的所述第二輸入接收在0和0. 6XVdd之間變化的電壓， 而所述比較器的第一輸入接收所述電壓Vdd。在這種情況下，所述檢測信號(hào)DET等于0。當(dāng) 所述信號(hào)S 1電壓變?yōu)榈扔贖V時(shí)，所述比較器CMP的所述第二輸入接收等于0.6XHV的電 壓，大于所述電壓Vdd，并且所述信號(hào)DET轉(zhuǎn)到1 (Vdd)。
圖4A、4B示出在所述寫命令的接收和執(zhí)行時(shí)的信號(hào)Si、S2。如先前所指出的，假 定所述命令經(jīng)由總線I2C被接收，則所述信號(hào)Si、S2在所述I2C協(xié)議的含義內(nèi)分別形成數(shù) 據(jù)信號(hào)(SDA)和時(shí)鐘信號(hào)(SCL)。以下各項(xiàng)可以被區(qū)分所述寫命令的接收階段E1、目標(biāo)區(qū) 域的擦除階段E2，以及所述被擦除的目標(biāo)區(qū)域存儲(chǔ)器單元的編程階段E3。
階段El:
所述信號(hào)Sl包括通信協(xié)議位〃開始〃、“Ack"(〃確認(rèn)〃)和〃停止〃，以及 形成所述寫命令自身的位。所述寫命令包括操作碼、要寫的目標(biāo)區(qū)域的地址的一部分(例 如列地址)、要寫的數(shù)據(jù)、然后是所述目標(biāo)區(qū)域的地址的其余部分(例如行地址)。所述數(shù) 據(jù)、列地址和行地址由所述電路CCT2施加到所述存儲(chǔ)器MEM2，例如通過所述存儲(chǔ)器的編程 鎖存器、列解碼器和行解碼器，如將在之后被描述的。當(dāng)所述階段El被完成并且完整的寫 命令已被接收時(shí)，所述信號(hào)Sl不再振蕩并且靜止，例如等于1 (Vdd)，而所述時(shí)鐘信號(hào)S2在 隨后的階段E2、E3期間繼續(xù)被施加到所述集成電路。
階段E2
-使所述信號(hào)Sl處于高電壓HV；
-所述檢測信號(hào)DET轉(zhuǎn)到1，通知所述電路CCT2所述電壓HV的存在；
-所述電路CCT2向所述電路TSCT施加所述激活命令A(yù)CT；
-所述電路TSCT以隨后是具有受控的幅度的電壓平臺(tái)的斜升的形式供應(yīng)所述電 壓Vpp，隨后在規(guī)定的時(shí)間流逝之后將所述電壓Vpp設(shè)定回到零；
-所述信號(hào)Sl被恢復(fù)到所述電壓Vdd；
-所述檢測信號(hào)DET轉(zhuǎn)到0，通知所述電路CCT2階段E2的結(jié)束。
階段E3:
-使所述信號(hào)Sl處于高電壓HV；
-所述檢測信號(hào)DET轉(zhuǎn)到1；
-所述電路CCT2向所述存儲(chǔ)器MEM2施加編程命令并且向所述電路TSCT施加激活 命令A(yù)CT ；9
-所述電路TSCT供應(yīng)所述電壓Vpp，隨后在規(guī)定的時(shí)間流逝之后將其重新設(shè)定為 零；
-所述信號(hào)Sl被恢復(fù)到所述電壓Vdd；
-所述檢測信號(hào)DET轉(zhuǎn)到0。
明顯的是在所述階段E2、E3期間所述電壓HV的施加的持續(xù)時(shí)間必須至少等于并 且優(yōu)選地大于所述目標(biāo)區(qū)域的擦除和編程所要求的時(shí)間量。另外，所述端子P2上的電壓在 所述兩個(gè)階段E2、E3之間轉(zhuǎn)回到Vdd的事實(shí)是可選的并且僅僅慮及在編程階段E3開始之 前所述集成電路相對(duì)于所述電壓HV的重新同步。可替代地，在所述階段E2、E3期間，電壓 HV的單個(gè)峰值可以被施加到所述集成電路。
在圖5中示出所述電平移動(dòng)器電路LSCT的簡單的實(shí)現(xiàn)例子。其包括串聯(lián)的兩個(gè) PMOS型晶體管TP1、TP2以及串聯(lián)的兩個(gè)NMOS型晶體管TNI、TN2。每個(gè)串聯(lián)的晶體管組被 并聯(lián)地布置在所述電路LSCT的接收所述電壓Vdd的輸入和接收所述電壓Vpp的輸入之間。 所述晶體管TNI、TN2被裝配為二極管。晶體管TP1、TP2的組的中點(diǎn)被連接到晶體管TN1、 TN2的組的中點(diǎn)并且形成所述電平移動(dòng)器電路的輸出。所述晶體管TPl的源極被連接到所 述電路LSCT的所述第一輸入，而其柵極被連接到所述電路LSCT的所述第二輸入。所述晶 體管TP2的源極被連接到所述電路LSCT的所述第二輸入，而其柵極被連接到所述電路LSCT 的第一輸入。由于所述晶體管TP1、TP2，所述電路LSCT起二極管電壓多路復(fù)用器的作用而 沒有電壓降，并且在其輸出上供應(yīng)最高的電壓，就是所述電壓Vpp或者在沒有電壓Vpp時(shí)為 所述電壓Vdd，所述電路TSCT的輸出在此被假定為在沒有所述電壓HV的情況下將所述電壓 Vpp維持在0處以便所述晶體管TP2導(dǎo)通。
第二實(shí)施例
在圖6中示出根據(jù)本發(fā)明的集成存儲(chǔ)器電路IC3的第二實(shí)施例。所述集成電路不 同于所述電路IC2在于其不包括所述計(jì)時(shí)器-定序器電路TSCT。所述電平移動(dòng)器電路LSCT 的高電壓輸入因此被直接連接到所述電路IC3的連接端子P2，或者通過去耦合電路DCT的 媒介物而被連接到所述端子P2，其將在之后被描述。所述比較器CMP的輸入如先前一樣接 收所述電壓Vdd以及所述信號(hào)Sl的所述電壓V(Sl)的一部分K，這由所述分壓器橋Ra、Rb 提供。
如圖7所示，在所述階段E2、E3期間被施加到所述端子P2的所述高電壓優(yōu)選地是 經(jīng)調(diào)節(jié)的電壓Vpp，其具有例如隨后是經(jīng)調(diào)整的電壓平臺(tái)的斜升的形式，而不是在粗狀態(tài)中 以如被施加到所述電路IC2(圖4B)那樣的電壓峰值的形式的高電壓HV。然而，在沒有斜升 和沒有調(diào)整的情況下施加所述電壓HV可以被看作用于某些應(yīng)用，取決于所述存儲(chǔ)器單元 的魯棒性并且取決于所述期望的存儲(chǔ)器MEM2的壽命。另外，由于所述電壓Vpp的持續(xù)時(shí)間 不再由所述集成電路控制，所述電壓Vpp的施加的持續(xù)時(shí)間還必須由供應(yīng)這個(gè)電壓的外部 裝置控制。如先前一樣，所述階段E2、E3與所述電壓Vpp的同步通過被用作電壓Vpp檢測 器的比較器CMP來完成，但是也可以通過計(jì)數(shù)所述時(shí)鐘周期來完成。
圖8示出所述去耦合電路DCT的簡單的并且尺寸非常小的實(shí)施例。所述電路DCT 在沒有處于所述擦除階段E2和所述編程階段E3時(shí)將所述電平移動(dòng)器電路LSCT的高電壓 輸入，并且因此將所述存儲(chǔ)器供電節(jié)點(diǎn)N2與由所述信號(hào)Sl的波動(dòng)所引起的噪聲隔離。所 述去耦合電路DCT包括例如齊納二極管DZl、電阻器Rl、PMOS晶體管TP3和電阻器R2。所述二極管DZl和所述電阻器Rl被串聯(lián)地布置在所述端子P2和地之間。所述晶體管TP3具 有其源極、漏極和柵極，其源極被連接到所述端子P2，其漏極被連接到所述電路LSCT的所 述高電壓輸入，其柵極被連接在所述電阻器Rl和所述二極管DZl之間。所述電阻器R2被 布置在所述晶體管TP3的漏極和地之間。
只要所述端子P2上的電壓小于所述齊納電壓(例如5V)，所述二極管DZl被阻斷； 所述晶體管TP3的所述柵極被所述電阻器Rl維持在與其源極S相同的電勢處，而所述晶體 管的漏極D被所述電阻器R2拉到地。所述晶體管TP3被阻斷。當(dāng)所述電壓Vpp出現(xiàn)在所 述端子P2上并且變?yōu)榇笥谒鳊R納電壓時(shí)，所述二極管DZl變?yōu)閷?dǎo)通，并且電流流過所述 電阻器R1。當(dāng)所述電壓Vpp變?yōu)榈扔谒鳊R納電壓與所述晶體管TP3的閾值電壓之和時(shí)， 在所述電阻器Rl的端子處的電壓因而等于所述晶體管TP3的閾值電壓，其變?yōu)閷?dǎo)通。所述 電壓Vpp通過所述電路LSCT的媒介物被施加到所述存儲(chǔ)器的所述供電節(jié)點(diǎn)N2。
第三實(shí)施例
圖9示出集成存儲(chǔ)器電路IC4，其不同于先前所描述的電路IC2在于所述供電端子 Pl在此被用于向所述集成電路供應(yīng)所述電壓HV。因此，在不處于所述擦除或編程階段時(shí)， 被施加到所述端子Pl的電壓V(Pl)等于Vdd并且在這些階段期間等于所述電壓HV。
所述計(jì)時(shí)器-定序器電路TSCT的輸入被連接到所述端子Pl，而不是被連接到所述 端子P2。所述集成電路IC4也包括電壓限制器調(diào)整器電路LREG，所述電壓限制器調(diào)整器電 路LREG被布置在所述端子Pl和攜載所述電壓Vdd的內(nèi)部供電線PSL之間。如先前一樣，所 述存儲(chǔ)器供電節(jié)點(diǎn)N2通過所述電平移動(dòng)器電路LSCT的媒介物而被連接到所述計(jì)時(shí)器-定 序器電路TSCT的輸出并且所述存儲(chǔ)器的所述供電節(jié)點(diǎn)m被連接到所述線PSL。
提供所述檢測信號(hào)DET的所述比較器CMP在此具有其第一輸入，所述第一輸入被 連接到所述電壓限制器調(diào)整器LREG的所述輸出。其第二輸入通過電壓分壓器橋的中點(diǎn)的 媒介物被連接到所述端子P1，所述電壓分壓器橋包括例如串聯(lián)的兩個(gè)電阻器Re、Rd，所述 電壓分壓器橋被布置在所述端子Pl和地之間。所述比較器CMP的所述第二輸入因此接收 可能等于KXVdd或者等于KXHV的電壓KXV(Pl)，K小于1并且例如等于0.6。當(dāng)V(Pl) =Vdd時(shí)，所述電壓限制器調(diào)整器LREG向所述線PSL供應(yīng)等于或接近于所述電壓Vdd的電 壓(給予或取走所述電壓限制器中的電壓降)。在這種情況下，所述電壓KXVdd小于所述 電壓Vdd并且所述信號(hào)DET等于0。
—旦數(shù)據(jù)寫命令已通過所述端子P2的媒介物被施加到所述集成電路IC4，就使所 述電壓V(Pl)處于所述高電壓HV以允許所述控制電路CCT2執(zhí)行所述擦除階段E2和所述 編程階段E3。一旦V(Pl)從Vdd轉(zhuǎn)到HV，所述電壓限制器調(diào)整器LREG繼續(xù)供應(yīng)等于或接 近于Vdd的電壓。所述電壓KXHV變?yōu)榇笥谒鲭妷篤dd并且所述信號(hào)DET轉(zhuǎn)到1 (Vdd)。 所述控制電路CCT2以先前所描述的方式啟動(dòng)所述計(jì)時(shí)器-定序器電路TSCT。
在由先前所描述的第二實(shí)施例啟示的可替代的實(shí)現(xiàn)方式中，所述集成電路IC4不 包括所述電路TSCT并且接收所述端子Pl上的所述電壓Vpp，其形狀和持續(xù)時(shí)間受供應(yīng)這個(gè) 電壓的外部裝置控制。
圖10示出所述電壓限制器調(diào)整器LREG的簡單的并且尺寸非常小的實(shí)施例，其包 括齊納二極管DZ2、電阻器R3和NMOS型晶體管TN3。所述二極管DZ2和所述電阻器R3被 串聯(lián)地布置在所述調(diào)整器輸入(端子Pl)和地之間。所述晶體管TN3的漏極D被連接到所11述調(diào)整器輸入，其源極S形成所述調(diào)整器輸出并且被連接到所述內(nèi)部供電線PSL，其柵極G 被連接在所述電阻器R3和所述二極管DZ2之間。
只要所述端子Pl上的電壓等于Vdd并且小于齊納電壓VZ (例如5V)，所述晶體管 TN3的柵極G被所述電阻器R3維持在與其漏極D相同的電勢處。所述晶體管TN3起二極管 的作用并且將所述電壓Vdd傳輸?shù)狡湓礃O上，其中電壓降等于其閾值電壓Vt。當(dāng)被施加到 所述端子Pl的電壓增加并且變?yōu)榇笥谒鲭妷篤dd時(shí)，所述二極管DZ2變?yōu)閷?dǎo)通。所述晶 體管的所述柵極G的電壓等于所述齊納電壓并且由所述晶體管的所述源極供應(yīng)的電壓等 于VZ-Vt。因此，所述調(diào)整器在所述電壓Vdd被施加到所述端子Pl時(shí)向所述集成電路供應(yīng) 等于Vdd-Vt的電源電壓否則在所述電壓Vpp被施加到所述端子Pl時(shí)供應(yīng)等于VZ-Vt的電 壓。如果所述電壓Vdd接近于所述電壓VZ，則所述線PSL上的所述電源電壓Vdd-Vt或多或 少保持恒定。明顯的是本領(lǐng)域的技術(shù)人員可以提供各種其他調(diào)整器結(jié)構(gòu)，特別地為沒有電 壓降的結(jié)構(gòu)。
其他實(shí)施例
根據(jù)本發(fā)明的集成存儲(chǔ)器電路能容許各種其他實(shí)施例。
在一個(gè)實(shí)施例中，通過所述時(shí)鐘端子P2的媒介物、通過使所述時(shí)鐘信號(hào)的峰值處 于所述電壓HV或Vpp，所述高電壓HV或Vpp以脈沖的形式被施加到所述集成電路。在這 種情況下，所述集成電路包括電壓限制器電路或者比較器以在所述電壓Vpp被施加到所述 端子P2時(shí)提供具有等于或接近于所述電壓Vdd的最大電壓的時(shí)鐘信號(hào)。所述集成電路也 包括隨后是濾波器電路(例如電容器)的整流器電路(例如二極管)以將所述時(shí)鐘信號(hào)變 換成連續(xù)的電壓HV或Vpp。可替代地，所述高電壓HV或Vpp可以被疊加在所述時(shí)鐘信號(hào) 上。在這種情況下，所述集成電路可以包括高通電路或者比較器以從由所述端子P2所接 收的信號(hào)中提取所述時(shí)鐘信號(hào)，以及整流器和濾波器電路以從這個(gè)信號(hào)中提取所述電壓HV 或 VPP。
這個(gè)實(shí)施例同等地適用于具有接收包括時(shí)鐘信號(hào)的數(shù)據(jù)信號(hào)的連接端子的集成 電路，特別地是只具有兩個(gè)連接端子、接地端子以及數(shù)據(jù)和時(shí)鐘信號(hào)端子的集成電路。這樣 的集成電路通過所述數(shù)據(jù)和時(shí)鐘信號(hào)接收端子的媒介物接收所述電壓Vdd和所述電壓HV 或Vpp兩者。數(shù)據(jù)和時(shí)鐘信號(hào)濾波器和平滑電路在不處于所述擦除或編程階段E2、E3時(shí)提 取可能是所述電壓Vdd的第一電壓，或者在所述階段E2、E3期間提取所述電壓Vpp。在所 述階段E2、E3期間，被連接到所述濾波器和平滑電路輸出的限制器電路接收所述電壓HV或 Vpp并且向所述集成電路供應(yīng)所述電壓Vdd。
如果所述集成電路包括內(nèi)部時(shí)鐘信號(hào)生成器或者僅僅包括確定所述擦除時(shí)間和 編程時(shí)間的內(nèi)部時(shí)間基準(zhǔn)，則在所述階段E2、E3期間所述高電壓HV或Vpp可以同等地被施 加到所述端子P2而沒有所述時(shí)鐘信號(hào)S2。
在一個(gè)實(shí)施例中，所述集成電路不具有用于調(diào)節(jié)所述高電壓Vpp的裝置，諸如斜 升(ramp)生成器或者平臺(tái)電壓調(diào)整器，但是包括允許其控制所述電壓Vpp施加到所述存儲(chǔ) 器MEM2的持續(xù)時(shí)間的計(jì)時(shí)器。在這種情況下，供應(yīng)所述電壓Vpp的所述外部裝置確保這個(gè) 電壓的調(diào)節(jié)和調(diào)整。
另外，本發(fā)明同等地適用于包括電可編程但不可擦除的存儲(chǔ)器的集成電路，或適 用于包括電可擦除但不可編程的存儲(chǔ)器的集成電路。
根據(jù)本發(fā)明的集成電路也可以包括更大數(shù)量的通信端子。舉例來說，所述集 成電路可以被設(shè)計(jì)為被連接到總線SPI("串行外設(shè)接口總線")，其包括四個(gè)連接端 子“SCLK"(時(shí)鐘，由外部主電路生成的信號(hào))、“MOSI “(“主輸出，從輸入〃，由所 述主電路生成的信號(hào))、“MIS0"(“主輸入，從輸出"，由所述集成電路生成的信號(hào))以 及〃 SS"(“從選擇"，由所述主電路生成的信號(hào))。在這種情況下，所述電壓Vpp可以通 過所述集成電路的數(shù)據(jù)發(fā)射端子的媒介物或者通過其數(shù)據(jù)接收端子的媒介物而被供應(yīng)給 所述集成電路。
而且，盡管在前文中已考慮了接收寫命令并且通過執(zhí)行隨后是編程周期的擦除周 期來執(zhí)行這樣的命令的集成存儲(chǔ)器電路的例子，本發(fā)明可以適用于被配置為接收區(qū)分的擦 除和編程命令的集成電路。這樣的命令可以是所述存儲(chǔ)器的數(shù)據(jù)、頁或扇區(qū)的擦除命令， 甚至是所述整個(gè)存儲(chǔ)器的擦除命令；或者在所述存儲(chǔ)器的塊、頁或扇區(qū)中的數(shù)據(jù)的編程命 令。其還可以包括不伴隨有數(shù)據(jù)的寫命令。舉例來說，專用命令可以被提供以請求所述集 成電路在測試階段期間在所述存儲(chǔ)器中編碼一系列交替的0和1 (0’ s和1’ s)。這樣的命 令不要求數(shù)據(jù)0和1被提供給所述集成電路。
以一般的方式并且為了簡化語言，術(shù)語"寫命令"因此在本申請中指任何類型的 命令，所述命令的執(zhí)行要求向所述存儲(chǔ)器提供大于所述集成電路的電源電壓的電壓。
向一個(gè)或多個(gè)集成電路供應(yīng)商外部電壓HV或Wpp的裝置的實(shí)現(xiàn)
在前文中，已描述了在將數(shù)據(jù)寫入集成電路的存儲(chǔ)器的階段期間通過非專用的連 接端子的媒介物接收高外部電壓HV或Vpp的集成電路。這樣的集成電路可以被設(shè)計(jì)為被 用作包含在其授權(quán)時(shí)預(yù)存的數(shù)據(jù)的電子標(biāo)簽。在所述授權(quán)之前寫數(shù)據(jù)的過程被稱作"標(biāo)注 記號(hào)(personalization)丨‘。這個(gè)過程一般通過主電路來實(shí)現(xiàn)，該主電路通過數(shù)據(jù)總線(例 如總線I2C)的媒介物而被連接到多個(gè)集成存儲(chǔ)器電路，并且所述主電路一個(gè)接一個(gè)地為 所述集成電路標(biāo)注記號(hào)。
為了在所述標(biāo)注記號(hào)過程期間向所述集成電路供應(yīng)所述高電壓HV或Vpp，其可以 被提供以修改所述主電路結(jié)構(gòu)以便其本身供應(yīng)這個(gè)電壓。盡管如此，期望的也可能是不修 改所述主電路結(jié)構(gòu)。特別地，期望的可能是通過現(xiàn)有的標(biāo)注記號(hào)系統(tǒng)為根據(jù)本發(fā)明的集成 電路標(biāo)注記號(hào)，所述標(biāo)注記號(hào)系統(tǒng)裝配有沒有被設(shè)計(jì)為向所述集成電路供應(yīng)這樣的電壓的 主電路。
本發(fā)明的實(shí)施例涉及電壓管理裝置VMCT1，其結(jié)構(gòu)在圖11中被示出。所述裝置 VMCTl專用于所述電壓HV或Vpp的提供。其可以是以半導(dǎo)體微芯片上的集成電路的形式或 者是以印刷電路板上的分立元件電路的形式。所述裝置VMCTl被連接到數(shù)據(jù)總線，該數(shù)據(jù) 總線將主電路MCT連接到根據(jù)本發(fā)明的集成存儲(chǔ)器電路IC31; . . . IC!3n。
所述數(shù)據(jù)總線包括導(dǎo)線WO、W1、W2、W2'、W3(所述術(shù)語〃導(dǎo)線〃覆蓋可以被用 于將所述主電路連接到所述集成電路的任何類型的導(dǎo)體，如果在所述集成電路的分片 (dicing)之前所述標(biāo)注記號(hào)在硅晶圓上被完成則包括探針板)。所述裝置VMCTl包括連接 端子P20、P21、P22、P22'、P23。所述主電路包括連接端子P40、P41、P42、P43。每個(gè)集成 電路包括先前所描述的端子PO (地)、P1 (Vdd)、P2 (信號(hào)Si)和P3 (信號(hào)S2)。所述導(dǎo)線WO 將每個(gè)集成電路IC3的端子PO連接到所述端子P40。所述導(dǎo)線Wl將每個(gè)集成電路IC3的 所述端子Pl (Vdd)連接到所述端子P41。所述導(dǎo)線W3將每個(gè)集成電路IC3的所述端子P3連接于所述端子P43。所述裝置VMCTl的端子P20被連接到所述導(dǎo)線W0，所述端子P21被 連接到所述導(dǎo)線W1，并且所述端子P23被連接到所述導(dǎo)線W3。最后，每個(gè)集成電路IC3的 所述端子P2被連接到所述裝置VMCTl的所述端子P22。所述裝置VMCTl的端子P22'被連 接到所述主電路MCT的所述端子P42。所述裝置VMCTl因此在所述集成電路和所述主電路 之間被置于攜載所述信號(hào)Sl的數(shù)據(jù)導(dǎo)線W2、W2'上。
所述裝置VMCTl被設(shè)計(jì)為供應(yīng)受控的形狀、幅度和持續(xù)時(shí)間的電壓Vpp。所述裝置 VMCTl在此包括充電泵CP以供應(yīng)所述電壓HV，以及包括先前所描述類型的計(jì)時(shí)器-定序器 電路TSCT以從所述電壓HV供應(yīng)所述電壓Vpp。
所述裝置VMCTl還包括硬連線的定序器或微處理器類型的中央監(jiān)視單元⑶，以及 開關(guān)SW1。所述開關(guān)SWl包括被連接到所述端子P22'的端子il、被連接到所述電路TSCT 的所述輸出的端子i2，以及被連接到所述端子P22的端子i3。所述開關(guān)還包括由所述中 央單元控制的控制輸入i4，所述中央單元借助于該控制輸入可以將所述開關(guān)設(shè)定在透明狀 態(tài)中，在該透明狀態(tài)中所述端子il被連接到所述端子i3，或者將所述開關(guān)設(shè)定在非透明狀 態(tài)中，在該非透明狀態(tài)中所述端子i2被連接到所述端子i3。在所述透明狀態(tài)中，所述端子 P22被連接到所述端子P22'并且所述信號(hào)Sl可以在所述主電路MCT和所述集成電路IC3 之間傳播。在所述非透明狀態(tài)中，所述端子P22被連接到所述電路TSCT的所述輸出并且所 述電壓Vpp被施加到每個(gè)集成電路IC3的所述端子P2
所述中央監(jiān)視單元CU被配置為初始地將所述開關(guān)SWl設(shè)定在所述透明狀態(tài)中，監(jiān) 視由所述信號(hào)Sl攜載并且在所述導(dǎo)線W2、W2'上傳播的數(shù)據(jù)，以及檢測所述主電路MCT發(fā) 射寫命令，而不必須要確定其被指定用于哪個(gè)集成電路IC3。為此，所述中央監(jiān)視單元⑶監(jiān) 視并且分析在所述導(dǎo)線W2、W2'上傳播的數(shù)據(jù)信號(hào)，根據(jù)協(xié)議來標(biāo)識(shí)命令格式，這些數(shù)據(jù)根 據(jù)所述協(xié)議被格式化，以及標(biāo)識(shí)所述寫命令。如先前所示，術(shù)語"寫命令"包括任何類型的 命令，所述命令的執(zhí)行要求向所述集成電路供應(yīng)所述電壓HV或Vpp。
一旦完整的寫命令已經(jīng)被檢測，所述中央單元向所述充電泵CP施加激活信 號(hào)"ON"，向所述電路TSCT施加激活命令A(yù)CT，隨后將所述開關(guān)SWl設(shè)定在所述非透明狀 態(tài)中。所述電路TSCT因此向所述集成電路IC31; ... IOn供應(yīng)所述電壓Vpp。所述命令所 針對(duì)的集成電路IC3使用這個(gè)電壓來執(zhí)行該命令。
在所述裝置VMCTl的可替代的實(shí)現(xiàn)中(未示出)，所述電壓Vpp通過所述導(dǎo)線Wl 的媒介物而被施加到所述集成電路的供電端子P1。所述集成電路因而與圖9所示的第三實(shí) 施例相一致。在這種情況下，所述裝置VMCTl包括通過導(dǎo)線Wl ‘(未示出)的媒介物而被 連接到所述主電路的端子P41的輔助端子P21'。所述端子P21通過所述導(dǎo)線Wl的媒介物 而被連接到所述集成電路的端子Pl，并且所述開關(guān)SWl的所述端子i3、il被分別連接到所 述端子P21和P21'。所述端子P22'和所述導(dǎo)線W2'不存在并且所述電路MCT的所述端 子P42通過所述導(dǎo)線W2被連接到所述集成電路IC3的所述端子P2。所述端子P22被連接 到所述導(dǎo)線W2以允許所述裝置VMCTl監(jiān)視在所述總線上傳播的命令。
在所述電壓管理裝置的又另一可替代的實(shí)現(xiàn)中(未示出)，所述電壓Vpp通過所述 導(dǎo)線W3的媒介物而被施加到所述集成電路的所述端子P3 (時(shí)鐘信號(hào)S》。在這種情況下， 依照先前所述的實(shí)施例，使得這些后者從被供應(yīng)給它們的過充的時(shí)鐘信號(hào)中提取具有接近 于Vdd的時(shí)鐘信號(hào)以及所述電壓Vpp。
在又另一可替代的實(shí)現(xiàn)中(未示出)，所述裝置VMCTl由互連支撐物上的分立元件 制成并且從外部接收形成所述電壓HV的、在15和20V之間的電壓，例如通過所述扇區(qū)的交 流電壓來生成該電壓。通過運(yùn)算放大器或者通過分立的晶體管，所述電壓斜升Vpp的生成 被完成。然而，所述裝置VMCTl的電源電壓"Vdd"可以獨(dú)立于所述電路MCT的電源電壓。 在這種情況下，連接到所述集成電路的所述端子Pl以接收所述電壓Vdd不是必需的，除了 其中所述集成電路通過所述端子Pl的媒介物接收所述電壓HV的實(shí)施例以外。
另外，所述開關(guān)SWl可以被用于將所述電壓Vpp投射在所述數(shù)據(jù)總線上的任何其 他裝置取代，諸如被連接在所述端子P22'和P22之間的電壓跟隨放大器。所述跟隨放大 器在所述裝置VMCTl處于所述透明狀態(tài)時(shí)由所述電壓Vdd供電并且在所述階段E2、E3期間 由所述電壓Vpp供電。在所述裝置VMCTl處于所述透明狀態(tài)時(shí)由所述電壓Vdd供電并且在 所述階段E2、E3期間由所述電壓Vpp供電的反相門也可以被使用。如果在所述階段E2、E3 期間所述信號(hào)Sl通過所述主電路MCT被維持在1處(Vdd)，則這個(gè)實(shí)施例是可能的。
在圖12中示出了根據(jù)本發(fā)明的電壓管理裝置的另一變體VMCT2。所述裝置VMCT2 不同于所述裝置VMCTl在于其不包括所述端子P22'。所述端子P22通過所述導(dǎo)線W2的媒 介物在同時(shí)被連接到所述主電路MCT的所述端子P42和所述集成電路IC3的所述端子P2。 所述端子P22也被連接到所述開關(guān)SWl的所述端子i3。所述開關(guān)的輸入il沒有被連接到 任何地方并且所述輸入i2通過"上拉"電阻Rpu的媒介物而被連接到所述電路TSCT的輸 出。因此，當(dāng)所述中央單元⑶將所述開關(guān)SWl設(shè)定在所述非透明狀態(tài)中時(shí)(端子i2被連 接到所述端子i3)，所述電壓Vpp被施加在所述數(shù)據(jù)導(dǎo)線W2上。這個(gè)實(shí)施例例如適用于在 所述階段E2、E3期間將所述信號(hào)Sl設(shè)定在高阻抗處的主電路MCT。
本領(lǐng)域的技術(shù)人員將注意到由提供所述裝置VMCTl或VMCT2所產(chǎn)生的額外成本通 過它向其提供所述電壓HV或Vpp的每個(gè)集成存儲(chǔ)器電路的成本降低而被補(bǔ)償，因?yàn)閱蝹€(gè)電 壓管理裝置慮及它允許被標(biāo)注記號(hào)的數(shù)千個(gè)集成電路的成本減低。為了更好地理解，裝配 有接口電路I2C并且用0. 5微米技術(shù)制成的、電子標(biāo)簽類型的、具有1 存儲(chǔ)位的集成電路 目前需要具有大約0. 6mm2的表面面積的半導(dǎo)體微芯片。根據(jù)本發(fā)明的集成存儲(chǔ)器電路具 有相似的存儲(chǔ)器但沒有用于產(chǎn)生高電壓HV或Vpp的裝置并且也用0. 5微米技術(shù)制成，其可 以被集成在具有大約0. 35mm2的表面面積的半導(dǎo)體微芯片上。
本領(lǐng)域的技術(shù)人員也將注意到所述裝置VMCTl或VMCT2可以與包括特別地專用 于所述電壓HV或Vpp的接收的接觸端子的常規(guī)的集成電路一起使用。因此，就接收所述電 壓HV或Vpp的端子而言，所述裝置VMCTl或VMCT2的提供是本發(fā)明的獨(dú)立于所述電壓HV 或VPP被施加到其上的集成電路的特征的方面。
本領(lǐng)域的技術(shù)人員最后將注意到包括所述集成電路IC31; . . . IOn、所述主電路 MCT以及所述裝置VMCTl的、圖11或12所示的系統(tǒng)可以是不同于集成電路在它們的調(diào)節(jié)之 前的標(biāo)注記號(hào)系統(tǒng)的一些其他系統(tǒng)。這些集成電路IC3可以例如是墨盒中的嵌入式電子標(biāo) 簽并且所述主電路MCT可以是被提供用于管理這樣的墨盒的打印機(jī)處理器。
存儲(chǔ)器MEM2的實(shí)現(xiàn)例子
圖13示出存儲(chǔ)器MEM2的實(shí)施例。所述存儲(chǔ)器包括存儲(chǔ)器陣列MA、字線WL、位線 BL、行解碼器RDEC、列解碼器⑶EC、控制柵鎖存器CGLT、程序鎖存器PLT、列選擇晶體管組CT 以及讀出放大器組SA。
圖14示出所述存儲(chǔ)器陣列MA的存儲(chǔ)器單元MC的實(shí)施例。所述存儲(chǔ)器單元MC包 括浮動(dòng)?xùn)啪w管reT和MOS型選擇晶體管TS。所述選擇晶體管TS的柵極通過字線WL的媒 介物而受所述行解碼器RDEC控制，所述晶體管的漏極被連接到位線BL，并且其源極被連接 到所述浮動(dòng)?xùn)啪w管TOT的漏極。所述晶體管TOT的源極被連接到源極線SL并且其控制 柵端子通過控制柵晶體管CGT和控制柵線CG的媒介物而被連接到控制柵鎖存器CGLT，所述 晶體管CGT的柵極被連接到所述字線WL。
所述存儲(chǔ)器陣列MA包括形成單獨(dú)地可擦除和可編程的字(未示出)的全體的存 儲(chǔ)器單元MC的組，每個(gè)存儲(chǔ)器單元接收一位。形成一個(gè)字的存儲(chǔ)器單元的每個(gè)組受控制柵 晶體管CGT和鎖存器CGLT擦除控制。每個(gè)位線BL被連接到程序鎖存器PLT的輸出。所述 位線BL也通過所述列選擇晶體管組CT的媒介物而被連接到所述讀出放大器SA。所述解 碼器RDECjDED通過地址總線AB的媒介物而被連接到所述控制電路CCT2并且分別接收行 地址RAD和列地址CAD，所述行地址RAD和列地址CAD形成所述存儲(chǔ)器陣列中的字的地址。 所述解碼器CDEC向列選擇晶體管組CT并且向所述控制柵鎖存器CGLT以及向所述程序鎖 存器PLT提供列選擇信號(hào)CSEL。所述程序鎖存器PLT和所述讀出放大器SA通過數(shù)據(jù)總線 DB的媒介物而被連接到所述控制電路CCT2。要寫入所述存儲(chǔ)器陣列中的數(shù)據(jù)DIN被存在 由所述解碼器CDEC通過所述信號(hào)CSEL所選擇的程序鎖存器中。在讀取期間，位線BL通過 由所述解碼器CDEC通過所述信號(hào)CSEL所選擇的晶體管組CT的媒介物而被連接到所述讀 出放大器SA。數(shù)據(jù)DOUT在所述存儲(chǔ)器單元中被所述讀出放大器SA讀取并且被提供在所述 總線DB上。最后，控制總線CB將所述電路CCT2連接到這些不同的元件，以控制所述存儲(chǔ) 器陣列的擦除、編程和讀取操作。
在所述存儲(chǔ)器MEM2的這個(gè)實(shí)現(xiàn)例子中，某些元件(諸如所述讀出放大器SA)僅要 求所述電壓Vdd以操作并且因此被連接到所述供電節(jié)點(diǎn)m。其他元件要求所述電壓Vdd 和所述電壓Vpp并且被連接到所述供電節(jié)點(diǎn)N2。舉例來說，所述行解碼器RDEC和列解碼 器CDEC在所述讀取模式期間要求所述電壓Vdd用于存儲(chǔ)器單元的選擇，隨后要求所述電壓 Vpp用于所述存儲(chǔ)器單元的擦除或編程。所述鎖存器CGLT要求所述電壓Vdd以選擇包含將 被擦除或?qū)⒈痪幊痰淖值牧?目標(biāo)區(qū)域)，隨后要求所述電壓Vpp以擦除所述字。所述鎖存 器PLT要求所述電壓Vdd以接收要寫的數(shù)據(jù)DIN，隨后要求所述電壓Vpp以在由所述解碼器 RDEC、⑶EC選擇的存儲(chǔ)器單元中編程這些數(shù)據(jù)。
最后，將注意的是除了所述存儲(chǔ)器陣列以外，所述存儲(chǔ)器的各種元件在實(shí)踐中可 以被集成在所述控制電路CCT2中，所述存儲(chǔ)器本身實(shí)質(zhì)上由所述存儲(chǔ)器陣列MA形成。因 此，接收所述電壓Vpp的所述存儲(chǔ)器的所述供電節(jié)點(diǎn)N2也可以是所述控制電路CCT2的供 電節(jié)點(diǎn)。
權(quán)利要求
1.一種集成存儲(chǔ)器電路(IC2-IC4)，所述集成存儲(chǔ)器電路(IC2-IC4)由電源電壓(Vdd) 提供電力并且包括通過大于所述電源電壓(Vdd)的第二電壓(HV，Vpp)而電可擦除和/或 可編程的存儲(chǔ)器(MEM2)，其特征在于，所述集成存儲(chǔ)器電路(IC2-IC4)包括用于通過所述電源電壓(Vdd)的接 收端子(Pl)的媒介物或者通過數(shù)據(jù)或時(shí)鐘信號(hào)(S1，S2)的接收或發(fā)射端子(P2，P;3)的媒 介物接收所述第二電壓(HV，Vpp)的裝置(WPP，TSCT, CMP, LSCT)。
2.根據(jù)權(quán)利要求1所述的集成存儲(chǔ)器電路，其特征在于，所述集成存儲(chǔ)器電路包括 -用于通過所述電源電壓(Vdd)的接收端子(Pl)的媒介物接收所述第二電壓(HV，Vpp)的裝置，以及-電壓限制器調(diào)整器電路(LREG)，所述電壓限制器調(diào)整器電路(LREG)具有被連接到所 述電源電壓的所述接收端子(Pl)的輸入并且在所述第二電壓存在于所述接收端子(Pl)上 時(shí)供應(yīng)所述電源電壓(Vdd)。
3.根據(jù)權(quán)利要求1所述的集成存儲(chǔ)器電路，其特征在于，所述集成存儲(chǔ)器電路包括 -用于通過數(shù)據(jù)信號(hào)(Si)的接收或發(fā)射端子(P2)的媒介物接收所述第二電壓(HV，Vpp)的裝置，以及-去耦合電路(DCT)，所述去耦合電路(DCT)具有被連接到所述數(shù)據(jù)信號(hào)的所述接收或 發(fā)射端子(P》的輸入和被連接到被指定用于接收所述第二電壓(HV，Vpp)的所述集成電路 的供電節(jié)點(diǎn)(N2)的輸出，所述去耦合電路被配置為防止所述數(shù)據(jù)信號(hào)(Si)的波動(dòng)到達(dá)所述供電節(jié)點(diǎn)(N2)，并 且被配置為一旦所述第二電壓(HV，Vpp)存在于所述數(shù)據(jù)信號(hào)的所述接收或發(fā)射端子(P2) 上就向所述供電節(jié)點(diǎn)(N2)傳輸所述第二電壓(HV，Vpp)。
4.根據(jù)權(quán)利要求1所述的集成存儲(chǔ)器電路，其特征在于，所述集成存儲(chǔ)器電路包括 -用于通過時(shí)鐘信號(hào)(S2)的接收或發(fā)射端子(P3)的媒介物接收所述第二電壓(HV，Vpp)的裝置，以及-整流器電路，所述整流器電路具有被連接到所述時(shí)鐘信號(hào)的所述接收端子(P； )的輸 入以及被連接到所述集成電路的供電節(jié)點(diǎn)(N2)的輸出，用于一旦所述第二電壓(HV，Vpp) 存在于所述時(shí)鐘信號(hào)的所述接收端子上就向所述供電節(jié)點(diǎn)供應(yīng)所述第二電壓(HV，Vpp)。
5.根據(jù)權(quán)利要求1至4中的任意一項(xiàng)權(quán)利要求所述的集成存儲(chǔ)器電路，其特征在于，所 述集成存儲(chǔ)器電路還包括用于通過數(shù)據(jù)或時(shí)鐘信號(hào)(S1，S》的接收端子(P2，P;3)的媒介物 接收所述電源電壓(Vdd)的裝置。
6.根據(jù)權(quán)利要求1至5中的任意一項(xiàng)權(quán)利要求所述的集成存儲(chǔ)器電路，其特征在于，所 述集成存儲(chǔ)器電路被配置為向所述存儲(chǔ)器(MEiC)施加所述第二電壓(HV，Vpp)而既不控制 所述第二電壓的持續(xù)時(shí)間也不控制所述第二電壓的形狀。
7.根據(jù)權(quán)利要求1至6中的任意一項(xiàng)權(quán)利要求所述的集成存儲(chǔ)器電路，其特征在于， 所述集成存儲(chǔ)器電路包括電平移動(dòng)器電路(LSCT)，所述電平移動(dòng)器電路(LSCT)包括接收 所述電源電壓(Vdd)的第一輸入、接收所述第二電壓(Vpp)的第二輸入以及在所述第二電 壓(Vpp)存在于所述第二輸入上時(shí)向所述存儲(chǔ)器(MEM2)供應(yīng)所述第二電壓(Vpp)，否則供 應(yīng)所述電源電壓(Vdd)的輸出。
8.根據(jù)權(quán)利要求1至7中的任意一項(xiàng)權(quán)利要求所述的集成存儲(chǔ)器電路，其特征在于，所述集成存儲(chǔ)器電路包括-控制電路(CCT2)，所述控制電路(CCD)被配置為執(zhí)行存儲(chǔ)器擦除和/或編程命令，以及-所述第二電壓(HV，Vpp)的存在的檢測電路(CMP)，所述檢測電路(CMP)向所述控制 電路供應(yīng)檢測信號(hào)(DET)用于所述控制電路相對(duì)于所述第二電壓的出現(xiàn)的同步。
9.一種電子系統(tǒng)，所述電子系統(tǒng)包括-至少一個(gè)集成存儲(chǔ)器電路(ICS1-ICSn),所述至少一個(gè)集成存儲(chǔ)器電路(ICS1-ICSn)由 電源電壓(Vdd)提供電力并且包括通過大于所述電源電壓(Vdd)的第二電壓(HV，Vpp)而 電可擦除和/或可編程的存儲(chǔ)器(MEM2)，-數(shù)據(jù)總線(W1_W3，W2')，所述數(shù)據(jù)總線(W1-W3，W2')被連接到所述集成存儲(chǔ)器電路，其特征在于，所述電子系統(tǒng)包括用于通過所述數(shù)據(jù)總線的導(dǎo)線(Wl，W2，W3)的媒介物 向所述集成電路施加所述第二電壓(HV，Vpp)的裝置(MCT，VMCT1，VMCT2)，所述數(shù)據(jù)總線的 所述導(dǎo)線(W1，W2，W3)被連接到所述集成電路的所述電源電壓(Vdd)的接收端子(Pl)或者 被連接到所述集成電路的數(shù)據(jù)或時(shí)鐘信號(hào)(S1，S2)的接收或發(fā)射端子(P2，P3)。
10.根據(jù)權(quán)利要求9所述的電子系統(tǒng)，其特征在于，其中所述用于施加所述第二電壓 (HV, Vpp)的裝置包括電壓管理裝置(VMCT1，VMCT2)，所述電壓管理裝置(VMCT1，VMCT2)被 連接到所述數(shù)據(jù)總線的所述導(dǎo)線(W1，W2，W;3)并且被布置為-監(jiān)視所述數(shù)據(jù)總線上的所述通信并且檢測寫命令已被施加到所述集成電路，以及 -在所述寫命令已被檢測時(shí)將所述第二電壓(HV，Vpp)施加在所述數(shù)據(jù)總線的所述導(dǎo) 線上。
11.一種用于將數(shù)據(jù)寫入集成存儲(chǔ)器電路(IC2-IC4)中的方法，所述集成存儲(chǔ)器電路 (IC2-IC4)由電源電壓(Vdd)提供電力并且包括通過大于所述電源電壓(Vdd)的第二電壓 (HV, Vpp)而電可擦除和/或可編程的存儲(chǔ)器(MEM2)，所述方法的特征在于，所述方法包括以下步驟 -向所述集成電路施加寫命令，隨后-通過所述電源電壓(Vdd)的接收端子(Pl)的媒介物或者通過所述集成電路的數(shù)據(jù)或 時(shí)鐘信號(hào)(si，s》的接收或發(fā)射端子(P2，P;3)的媒介物向所述集成電路供應(yīng)所述第二電壓 (HV，Vpp)。
12.根據(jù)權(quán)利要求11所述的方法，其特征在于，所述方法包括以下步驟-將所述集成電路連接到數(shù)據(jù)總線(W0-W;3)并且將所述數(shù)據(jù)總線的導(dǎo)線(M)連接到所 述電源電壓(Vdd)的接收端子(Pl)或者連接到所述集成電路的數(shù)據(jù)或時(shí)鐘信號(hào)(Si，S2) 的接收或發(fā)射端子(P2，P3)，-通過所述數(shù)據(jù)總線的媒介物向所述集成電路施加所述寫命令，以及 -通過所述數(shù)據(jù)總線的所述導(dǎo)線(M)的媒介物向所述集成電路供應(yīng)所述第二電壓 (HV，Vpp)。
13.根據(jù)權(quán)利要求12所述的方法，其特征在于，所述方法包括以下步驟-通過被連接到所述數(shù)據(jù)總線的主電路(MCT)向所述集成電路施加所述寫命令， -通過被連接到所述數(shù)據(jù)總線的電壓管理裝置(VMCT1，VMCD)檢測所述寫命令的所述施加，所述電壓管理裝置(VMCT1，VMCT2)區(qū)別于所述主電路(MCT)并且被布置為監(jiān)視在所 述總線上傳播的數(shù)據(jù)，以及-通過所述電壓管理裝置向所述數(shù)據(jù)總線的所述導(dǎo)線(M)施加所述第二電壓(HV， Vpp)。
全文摘要
本發(fā)明涉及由電源電壓(Vdd)提供電力并且包括通過大于所述電源電壓(Vdd)的第二電壓(HV，Vpp)而電可擦除和/或可編程的存儲(chǔ)器(MEM2)的集成電路(IC2)。所述集成電路包括用于通過所述電源電壓(Vdd)的接收端子(P1)的媒介物或者通過數(shù)據(jù)或時(shí)鐘信號(hào)(S1，S2)的接收或發(fā)射端子(P2，P3)的媒介物接收所述第二電壓(HV，Vpp)的裝置(WPP，TSCT，CMP，LSCT)。特別適用于包括減少的數(shù)量的互連端子的電子標(biāo)簽。
文檔編號(hào)G11C16/14GK102044302SQ201010530530
公開日2011年5月4日 申請日期2010年10月20日 優(yōu)先權(quán)日2009年10月20日
發(fā)明者F·塔耶 申請人:意法半導(dǎo)體(魯塞)有限公司