專利名稱：去耦控制電路及半導體電路的制作方法
技術領域：
本發(fā)明涉及半導體技術領域，尤其涉及一種去耦控制電路及半導體電路。
背景技術：
近年，伴隨數字電路的高速化與高功能化，半導體集成電路的高速化與高集成化取得進展。隨著半導體集成電路的高速化與高集成化使芯片的耗電增大，由此出現電源電壓下降的問題，因電源電壓下降而出現晶體管的動作速度降低且電路的動作頻率下降，或者隨著電源電壓的下降引起噪音容限降低且數據的鎖存失敗等，易出現電路誤操作的問題。因此，為提高半導體集成電路的速度與電路動作的穩(wěn)定性，一般是在高速的半導體集成電路中在電路的兩電源端墊間(即電源和接地之間)接置去耦電容，常見地，所述去耦電容一般采用的是金屬氧化物半導體電容。請參考圖1，圖1是顯示具有去耦電容110的去耦控制電路100的方框圖。去耦電容Iio是用于保護子電路120免受由電源墊(例如VDD)產生的上述電壓降及噪音的影響。 例如，如果去耦電容110是金屬氧化物半導體電容，去耦電容110的柵極耦接至一個電源墊 (例如VDD)，去耦電容110的源極與漏極均耦接至另一個電源墊(例如VSS)。通過將去耦電容110應用于去耦控制電路100中，當子電路120附近存在電壓降， 去耦電容110可迅速補償此非預期的電壓降，以保護子電路120，使其免受影響。另外，去耦電容110進一步保護子電路120，使其遠離非預期的電源噪音(power noise)。為滿足最高電壓的可靠性要求，去耦電容采用具有柵極氧化層較厚的金屬氧化物半導體電容。隨著柵極氧化層厚度增大、單位面積的電容下降、電容整體面積增大，會占用更多的去耦控制電路的區(qū)域，并在去耦控制電路中引起較大的動態(tài)電壓降，靈敏度較差。另一方面，為增加在低電壓下的去耦效率和靈敏度，采用具有柵極氧化層較薄的金屬氧化物半導體電容，但較薄的柵極氧化層，將導致去耦控制電路中過度的非預期的漏電流，使電路效能劣化。

發(fā)明內容
本發(fā)明解決的問題是現有去耦控制電路采用柵極氧化層厚度較厚的去耦電容占用面積、去耦效率較低、引起較大的動態(tài)電壓降而使靈敏度較差或者采用柵極氧化層厚度較薄的去耦電易導致去耦控制電路中過度的非預期的漏電流，使電路效能劣化的問題。為解決上述問題，本發(fā)明一方面提供一種去耦控制電路，包括連接至第一電源電壓的第一電源端和連接至第二電源電壓的第二電源端；控制信號產生電路，與所述第一電源端連接，用于將所述第一電源端的第一電源電壓與參考電壓進行比較，并根據所述比較結果確定所輸出的第一使能信號和第二使能信號的值，所述第一使能信號與所述第二使能信號互為反相；去耦電路，包括具有第一去耦電容和第一通路開關的第一去耦支路、具有第二去耦電容和第二通路開關的第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之間的第三通路開關；所述第一去耦電容和所述第一通路開關串聯于所述第一電源端和所述第二電源端之間，所述第一通路開關受所述第一使能信號控制來實現通斷；所述第二去耦電容和所述第二通路開關串聯于所述第一電源端和所述第二電源端之間，所述第二通路開關受所述第二使能信號控制來實現通斷；所述第三通路開關與所述第一去耦電容的第二電極和所述第二去耦電容的第一電極連接，所述第三通路開關受所述第一使能信號和所述第二使能信號控制來實現所述第一去耦電容和所述第二去耦電容的通斷?？蛇x地，所述去耦控制電路還包括濾波單元，所述濾波單元用于對所述第一電源端的第一電源電壓進行濾波后輸出至所述控制信號產生電路?？蛇x地，所述濾波單元為RC濾波電路，包括第一電阻、第二電阻和電容，所述第一電阻的第一端與所述第一電源端連接，所述第一電阻的第二端與所述第二電阻的第一端連接，所述第二電阻的第二端與所述第二電源端連接，所述電容的第一端與所述第一電阻的第二端和所述第二電阻的第一端連接，所述電容的第二端與所述第二電源端連接，所述第一電阻的第二端和所述第二電阻的第一端的連接處作為濾波信號的輸出端?？蛇x地，所述控制信號產生電路包括比較器，所述比較器的第一輸入端與所述濾波單元的輸出端連接，所述比較器的第二輸入端與參考電壓連接，所述比較器的第一輸出端輸出第一使能信號，所述比較器的第二輸出端輸出第二使能信號；在所述第一輸入端的電壓大于所述第二輸入端的電壓時，所述第一輸出端輸出低電平的第一使能信號，所述第二輸出端輸出高電平的第二使能信號；在所述第一輸入端的電壓低于所述第二輸入端的電壓時，所述第一輸出端輸出高電平的第一使能信號，所述第二輸出端輸出低電平的第二使能信號?？蛇x地，所述第一去耦電容為MOS管電容，所述第一通路開關為NMOS晶體管；作為第一去耦電容的所述MOS管電容的柵極與第一電源端連接，作為第一去耦電容的所述MOS 管電容的源、漏極與所述第三通路開關和所述NMOS晶體管的漏極連接，所述NMOS晶體管的柵極接收第一使能信號，所述NMOS晶體管的源極與所述第二電源端連接?？蛇x地，所述第二通路開關為PMOS晶體管，所述第二去耦電容為MOS管電容；所述 PMOS晶體管的柵極接收第二使能信號，所述PMOS晶體管的源極與所述第一電源端連接，所述PMOS晶體管的漏極與作為第二去耦電容的所述MOS管電容的柵極和所述第三通路開關連接，作為第二去耦電容的所述MOS管電容的源、漏極與所述第二電源端連接?？蛇x地，所述第三通路開關為CMOS傳輸門，包括對稱設置的NMOS晶體管和PMOS 晶體管，所述CMOS傳輸門的兩端分別與所述第一去耦電容的第二電極和所述第二去耦電容的第一電極連接?？蛇x地，第一電源電壓為電源電壓，所述第二電源電壓為接地電壓。本發(fā)明另一方面還提供一種包括上述去耦控制電路的半導體電路，所述半導體電路還包括邏輯電路，所述邏輯電路位于所述第一電源端和所述第二電源端之間。與現有技術相比，本發(fā)明具有以下優(yōu)點設置了至少兩個去耦電容以及多個通路開關，這樣就可以根據電源電壓的大小控制通路開關的開通和/或關斷，進而實現所述兩個去耦電容的串聯(在電源電壓較高時)或并聯(在電源電壓較低時)，使得所述去耦控制電路能適用于不同電源電壓的狀況，確保了去耦控制電路的去耦效率和靈敏度。


圖1顯示了現有技術中具有去耦電容的去耦控制電路的電路示意圖；圖2顯示了本發(fā)明半導體電路中的去耦控制電路在一實施方式中的示意圖；圖3顯示了圖2所示的去耦控制電路在一具體實施例中的電路示意圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，因此本發(fā)明不受下面公開的具體實施例的限制。正如背景技術部分所述，現有技術中去耦控制電路中，采用柵極氧化層厚度較厚的去耦電容占用面積、去耦效率較低、引起較大的動態(tài)電壓降而使靈敏度較差；或者采用柵極氧化層厚度較薄的去耦電容不能適用于較大的電源電壓、易導致去耦控制電路中過度的非預期的漏電流，使電路效能劣化的問題。針對上述問題，本發(fā)明提供一種半導體電路，所述半導體電路位于半導體器件上， 包括邏輯電路以及用于保護所述邏輯電路的去耦控制電路。參考圖2，其顯示了本發(fā)明半導體電路中的去耦控制電路在一實施方式中的示意圖。如圖2所示，所述去耦控制電路包括連接至第一電源電壓Vl的第一電源端、連接至第二電源電壓V2的第二電源端、濾波單元21、控制信號產生電路22、以及去耦電路。濾波單元21與所述第一電源端連接，用于對所述第一電源端的第一電源電壓Vl 進行濾波后輸出至控制信號產生電路22。在本實施例中，濾波單元21可濾除第一電源電壓 Vl中的高頻或低頻信號，通過濾波處理后輸出的電壓(后續(xù)，為描述方便，將所述經濾波處理后輸出的電壓稱為濾波電壓W)具有更穩(wěn)定的電壓，波動更小?？刂菩盘柈a生電路22，與濾波單元21連接，用于接收濾波單元21輸出的經濾波處理的濾波電壓V3，并將濾波電壓V3與預設的一參考電壓REF進行比較，根據所述二者的比較結果確定所輸出第一使能信號EN和第二使能信號ENB的值，其中第一使能信號EN與第二使能信號ENB互為反相。所述去耦電路包括第一去耦支路、第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之間的第三通路開關27。所述第一去耦支路包括第一去耦電容23和與第一去耦電容23串聯的第一通路開關M，第一去耦電容23的第一電極與所述第一電源端連接，而其第二電極與第一通路開關 24的一端連接，第一通路開關M的另一端與所述第二電源端連接。特別地，第一通路開關 24受第一使能信號EN控制來實現通斷。在本實施例中，當第一使能信號EN為高電平時，第一通路開關M開通；當第一使能信號EN為低電平時，第一通路開關M關斷。 所述第二去耦支路包括第二通路開關沈和與第二通路開關沈串聯的第二去耦電容25，第二通路開關沈的一端與所述第一電源端連接，其另一端與第二去耦電容25的第一電極連接，第二去耦電容25的第二電極與所述第二電源端連接。特別地，第二通路開關沈受第二使能信號ENB控制來實現通斷。在本實施例中，當第二使能信號ENB為低電平時，第二通路開關26開通；當第二使能信號ENB為高電平時，第二通路開關沈關斷。第三通路開關27與第一去耦電容23的第二電極和第二去耦電容25的第一電極連接。特別地，第三通路開關27受第一使能信號EN和第二使能信號ENB控制來實現第一去耦電容23和第二去耦電容25的通斷。在本實施例中，當第一使能信號EN為低電平且第二使能信號ENB為高電平時，第三通路開關27開通；當第一使能信號EN為高電平且第二使能信號ENB為低電平時，第三通路開關27關斷。參考圖3，其顯示了圖2所示的去耦控制電路在一具體實施例中的電路示意圖。如圖3所示，所述去耦控制電路包括連接至電源電壓VDD的第一電源端、連接至接地電壓VSS的第二電源端、濾波單元、控制信號產生電路、以及去耦電路。為便于敘述，在后續(xù)，將連接至電源電壓VDD的第一電源端稱作電源電壓端，而將連接至接地電壓VSS的第二電源端稱作接地電壓端。在本實施例中，所述濾波單元是RC濾波電路31，包括第一電阻Rl、第二電阻R2和電容C，第一電阻Rl的第一端與所述電源電壓連接，第一電阻Rl的第二端與第二電阻R2的第一端連接，第二電阻R2的第二端與所述接地電壓端連接，電容C的第一端與第一電阻Rl 的第二端和第二電阻R2的第一端連接，電容C的第二端與所述接地電壓端連接。電容C的接地作用是用于濾除相應頻率的高頻波；第一電阻Rl和第二電阻R2不僅起到分壓作用，降低電源電壓的幅度，而且第二電阻R2接地也可以濾除低頻波。在實際應用中，第一電阻Rl 和第二電阻R2的阻值可以是相同的，也可以具有一定的大小比例關系。這樣，通過RC濾波電路31就可濾除電源電壓VDD中的高頻或低頻信號，通過濾波處理后輸出的電源電壓(后續(xù)，為描述方便，將所述經濾波處理后輸出的電壓稱為濾波電壓Vin)具有更穩(wěn)定的電壓， 波動也更小。所述控制信號產生電路包括比較器32，比較器32的第一輸入端(負輸入端)與第一電阻Rl的第二端和第二電阻R2的第一端連接，比較器32的第二輸入端(正輸入端) 與參考電壓REF連接，所述比較器的第一輸出端輸出第一使能信號EN，所述比較器的第二輸出端輸出第二使能信號ENB。比較器32將RC濾波電路31濾波處理后得到的所述濾波電壓Vin與參考電壓REF進行比較，并根據所述比較結果確定所輸出的第一使能信號和第二使能信號的值，所述第一使能信號EN與所述第二使能信號ENB互為反相。具體來講，在所述第一輸入端的濾波電壓Vin大于所述第二輸入端的參考電壓REF時，所述第一輸出端輸出低電平的第一使能信號EN，所述第二輸出端輸出高電平的第二使能信號ENB;在所述第一輸入端的濾波電壓Vin低于所述第二輸入端的參考電壓REF時，所述第一輸出端輸出高電平的第一使能信號EN，所述第二輸出端輸出低電平的第二使能信號ENB。另外，在本實施例中，所述參考電壓REF可以根據半導體電路中所應用的電源電壓的大小而自適應地設置。在實際應用中，RC濾波電路31中的第一電阻Rl和第二電阻R2 的比例關系、參考電壓REF可以根據所述去耦控制電路所應用的半導體電路的電源布局環(huán)境而設定。所述去耦電路包括第一去耦支路、第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之間的第三通路開關。所述第一去耦支路包括作為第一去耦電容的MOS管電容33和作為第一通路開關的匪OS晶體管34，MOS管電容33與匪OS晶體管34串聯。具體地，MOS管電容33的柵極與所述電源電壓端連接，MOS管電容33的源、漏極與NMOS晶體管34的漏極連接，NMOS晶體管34的柵極接收第一使能信號，NMOS晶體管34的源極與所述接地電壓端連接。在本實施例中，作為第一去耦電容的MOS管電容33的柵極氧化層厚度可以根據所述去耦控制電路所應用的半導體電路的電源布局環(huán)境而有不同的選擇。所述第二去耦支路包括作為第二去耦電容的MOS管電容35和作為第二通路開關的PMOS晶體管36，MOS管電容35與PMOS晶體管36串聯。具體地，PMOS晶體管36的柵極接收第二使能信號，PMOS晶體管36的源極與所述電源電壓端連接，PMOS晶體管36的漏極與MOS管電容35的柵極連接，MOS管電容35的源、漏極與所述接地電壓端連接。在本實施例中，作為第二去耦電容的MOS管電容35的柵極氧化層厚度可以根據所述去耦控制電路所應用的半導體電路的電源布局環(huán)境而有不同的選擇。所述第三通路開關為CMOS傳輸門37，包括對稱設置的NMOS晶體管371和PMOS晶體管372，即NMOS晶體管371的源極與PMOS晶體管372的源極連接作為一端，NMOS晶體管 371的漏極與PMOS晶體管372的漏極連接作為另一端，CMOS傳輸門37的一端與作為第一去耦電容的MOS管電容33的源、漏極連接，其另一端則與作為第二去耦電容的MOS管電容 35的柵極連接。另外，CMOS傳輸門37受第一使能信號EN和第二使能信號ENB控制，具體地，其中的NMOS晶體管371的柵極接收第二使能信號ENB，PMOS晶體管372的柵極接收第一使能信號EN。對于圖3所示的去耦控制電路，在電源電壓VDD為不同大小時，作為通路開關的 MOS管和/或CMOS傳輸門會作出相應的通斷動作，使得兩個去耦電容33、35實現串聯或并聯的電路連接形式。具體地，當所述電源電壓端的電源電壓VDD為高電壓時，經過RC濾波電路濾波后的濾波電壓Vin傳輸到比較器32的第一輸入端，經比較發(fā)現，由于第一輸入端的濾波電壓Vin要大于第二輸入端的參考電壓REF，因此比較器32輸出的第一使能信號EN 為低電平，輸出的第二使能信號ENB為高電平；受第一使能信號EN控制的NMOS晶體管34 關斷，受第二使能信號ENB控制的PMOS晶體管36關斷，受第一使能信號EN控制PMOS晶體管372和受第二使能信號ENB控制NMOS晶體管371構成的CMOS傳輸門37開通；這樣，作為第一去耦電容的MOS管電容33和作為第二去耦電容的MOS管電容35串聯于所述電源電壓端和所述接地電壓端之間，能滿足高電壓的可靠性要求。同理，當所述電源電壓端的電源電壓VDD為低電壓時，經過RC濾波電路濾波后的濾波電壓Vin傳輸到比較器32的第一輸入端，經比較發(fā)現，由于第一輸入端的濾波電壓Vin 要小于第二輸入端的參考電壓REF，因此比較器32輸出的第一使能信號EN為正，輸出的第二使能信號ENB為負；受第一使能信號EN控制的NMOS晶體管34開通，受第二使能信號 ENB控制的PMOS晶體管36開通，受第一使能信號EN控制PMOS晶體管372和受第二使能信號ENB控制NMOS晶體管371構成的CMOS傳輸門關斷；這樣，具有作為第一去耦電容的MOS 管電容33的第一去耦支路導通，具有作為第二去耦電容的MOS管電容35的第二去耦支路導通，所述第一去耦支路和所述第二去耦支路并聯于所述電源電壓端和所述接地電壓端之間，能確保去耦電路具有較高的靈敏度。本發(fā)明的去耦控制電路，設置了兩個去耦電容以及多個通路開關，可以根據電源電壓的大小而控制所述各通路開關的開通和/或關斷，實現所述兩個去耦電容的串聯(在電源電壓較高時)或并聯(在電源電壓較低時)。當兩個去耦電容的柵極氧化層較薄時，所述去耦控制電路不僅能適用于不同電源電壓的狀況，提高了去耦控制電路的去耦效率，還具有較高的靈敏度。 本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內容，依據本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
權利要求
1.一種去耦控制電路，其特征在于，包括連接至第一電源電壓的第一電源端和連接至第二電源電壓的第二電源端；控制信號產生電路，與所述第一電源端連接，用于將所述第一電源端的第一電源電壓與參考電壓進行比較，并根據所述比較結果確定所輸出的第一使能信號和第二使能信號的值，所述第一使能信號與所述第二使能信號互為反相；去耦電路，包括具有第一去耦電容和第一通路開關的第一去耦支路、具有第二去耦電容和第二通路開關的第二去耦支路、以及位于所述第一去耦支路和所述第二去耦支路之間的第三通路開關；所述第一去耦電容和所述第一通路開關串聯于所述第一電源端和所述第二電源端之間，所述第一通路開關受所述第一使能信號控制來實現通斷；所述第二去耦電容和所述第二通路開關串聯于所述第一電源端和所述第二電源端之間，所述第二通路開關受所述第二使能信號控制來實現通斷；所述第三通路開關與所述第一去耦電容的第二電極和所述第二去耦電容的第一電極連接，所述第三通路開關受所述第一使能信號和所述第二使能信號控制來實現所述第一去耦電容和所述第二去耦電容的通斷。
2.如權利要求1所述的去耦控制電路，其特征在于，還包括濾波單元，所述濾波單元用于對所述第一電源端的第一電源電壓進行濾波后輸出至所述控制信號產生電路。
3.如權利要求2所述的去耦控制電路，其特征在于，所述濾波單元為RC濾波電路，包括第一電阻、第二電阻和電容，所述第一電阻的第一端與所述第一電源端連接，所述第一電阻的第二端與所述第二電阻的第一端連接，所述第二電阻的第二端與所述第二電源端連接， 所述電容的第一端與所述第一電阻的第二端和所述第二電阻的第一端連接，所述電容的第二端與所述第二電源端連接，所述第一電阻的第二端作為濾波信號的輸出端。
4.如權利要求3所述的去耦控制電路，其特征在于，所述控制信號產生電路包括比較器，所述比較器的第一輸入端與所述濾波單元的輸出端連接，所述比較器的第二輸入端與參考電壓連接，所述比較器的第一輸出端輸出第一使能信號，所述比較器的第二輸出端輸出第二使能信號；在所述第一輸入端的電壓大于所述第二輸入端的電壓時，所述第一輸出端輸出低電平的第一使能信號，所述第二輸出端輸出高電平的第二使能信號；在所述第一輸入端的電壓低于所述第二輸入端的電壓時，所述第一輸出端輸出高電平的第一使能信號，所述第二輸出端輸出低電平的第二使能信號。
5.如權利要求1所述的去耦控制電路，其特征在于，所述第一去耦電容為MOS管電容， 所述第一通路開關為NMOS晶體管；作為第一去耦電容的所述MOS管電容的柵極與第一電源端連接，作為第一去耦電容的所述MOS管電容的源、漏極與所述第三通路開關和所述NMOS 晶體管的漏極連接，所述NMOS晶體管的柵極接收第一使能信號，所述NMOS晶體管的源極與所述第二電源端連接。
6.如權利要求1所述的去耦控制電路，其特征在于，所述第二通路開關為PMOS晶體管， 所述第二去耦電容為MOS管電容；所述PMOS晶體管的柵極接收第二使能信號，所述PMOS晶體管的源極與所述第一電源端連接，所述PMOS晶體管的漏極與作為第二去耦電容的所述 MOS管電容的柵極和所述第三通路開關連接，作為第二去耦電容的所述MOS管電容的源、漏極與所述第二電源端連接。
7.如權利要求1所述的去耦控制電路，其特征在于，所述第三通路開關為CMOS傳輸門， 包括對稱設置的NMOS晶體管和PMOS晶體管，所述CMOS傳輸門的兩端分別與所述第一去耦電容的第二電極和所述第二去耦電容的第一電極連接。
8.如權利要求1所述的去耦控制電路，其特征在于，第一電源電壓為電源電壓，所述第二電源電壓為接地電壓。
9.一種包括如權利要求1 8中任一所述去耦控制電路的半導體電路，其特征在于， 所述半導體電路還包括邏輯電路，所述邏輯電路位于所述第一電源端和所述第二電源端之間。
全文摘要
一種去耦控制電路及半導體電路，去耦控制電路包括第一電源端和第二電源端；控制信號產生電路，根據第一電源端的第一電源電壓與參考電壓進行比較，輸出第一使能信號和第二使能信號；第一去耦電容和第一通路開關串聯于第一電源端和第二電源端之間；第一通路開關受第一使能信號控制；第二電容和第二通路開關串聯于第一電源端和第二電源端之間；第二通路開關受第二使能信號控制；第三通路開關位于第一去耦電容和第二去耦電容之間；第三通路開關受第一使能信號和第二使能信號控制。本發(fā)明設置至少兩個去耦電容和多個通路開關，通過兩個去耦電容串聯和/或并聯，能適用于不同大小電源電壓的狀況，確保了去耦控制電路的去耦效率和靈敏度。
文檔編號G11C5/14GK102298957SQ20101021794
公開日2011年12月28日 申請日期2010年6月23日 優(yōu)先權日2010年6月23日
發(fā)明者楊光軍 申請人:上海宏力半導體制造有限公司