專利名稱：半導體存儲器單元陣列以及半導體只讀存儲器單元陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體存儲器，特別涉及半導體只讀存儲器(read-only-memory， 以下簡稱ROM)單元陣列結(jié)構(gòu)。
背景技術(shù)：
半導體ROM為一種固態(tài)存儲器，其是制造有想要的數(shù)據(jù)永久地儲存于其中。每一 個存儲器單元的“導通”或“關(guān)閉”狀態(tài)是通過將存儲器編程來設(shè)定。每一存儲器單元可儲 存一二元位的數(shù)據(jù)，其根據(jù)一位線至存儲器單元的接地(VSS)的路徑是電性連接或電性隔 離來表示“0”或“ 1，，的一邏輯狀態(tài)。
一般而言，設(shè)計人員喜愛簡單的設(shè)計架構(gòu)如單端電路(例如反相器)來檢測這 些存儲器單元的數(shù)據(jù)狀態(tài)。舉例來說，若連接至一 ROM單元的位線在一讀取周期中具有顯 著的壓降(至一較低電壓狀態(tài))，此狀況可表示一邏輯狀態(tài)“1”。若ROM單元的位線保持不 變(例如位于一較高電壓)，此狀況可表示一邏輯狀態(tài)“0”。“0”以及“1”的定義也可互 換。一般而言，此連接是通過檢測到在位線上的一大量下拉(pull-down)來感應(yīng)，其通常包 含等候一大量周期以進行晶體管轉(zhuǎn)換和/或穩(wěn)定時間(settling time)來通過(elapse)。 對高速ROM設(shè)計而言，美國專利字第6850427號使用差動感應(yīng)(differentialsensing)與 一單一晶體管元件來建立一差動信號在兩條位線上。然而，單晶體管單元結(jié)構(gòu)對未來的技 術(shù)世代提供收縮挑戰(zhàn)，例如OD最小面積(小島)引起的光刻工藝范圍以及整合問題。傳統(tǒng) 的ROM單元設(shè)計具有一 OD長度，其僅延伸于兩晶體管的一范圍中。這樣的布局產(chǎn)生與光刻 印刷、圖案升起(pattern lifting)、線端縮減、接點著陸(contact landing)以及CD均勻 性有關(guān)的問題。隨著單元尺寸持續(xù)縮減，光刻工藝范圍也縮減。光刻工藝范圍影響圖案化 以及有源區(qū)CDU，其影響讀取電流以及Vt匹配穩(wěn)定性。此是由于如前述的分配給小島(最 小面積)單元環(huán)境的緊密空間。當接點設(shè)置在一線端時，此傳統(tǒng)的布局也具有著陸范圍的 問題。
如前述，單元狀態(tài)通過一感應(yīng)放大器來檢測，此感應(yīng)放大器對應(yīng)將“開”或“關(guān)”狀 態(tài)轉(zhuǎn)換至一邏輯“1”或一邏輯“0”或反之亦然。感應(yīng)放大器可檢測電壓或電流。介于單元 晶體管的“開”以及“關(guān)”狀態(tài)之間的差異，電壓或電流，應(yīng)盡可能大，使得感應(yīng)放大器可快 速地且正確地檢測狀態(tài)。于一傳統(tǒng)ROM單元中，差異主要地由單元晶體管的溝道寬度與溝 道長度來決定。隨著工藝技術(shù)進入納米時代，單元晶體管的溝道寬度與溝道長度表示一大 量敏感度至其布局環(huán)境，包含多晶硅間距效應(yīng)(poly spacing effect, PSE)以及淺溝渠隔 離(shallow-trench-isolation，簡稱STI)壓力效應(yīng)(LOD)及拉緊效應(yīng)。這些效應(yīng)可大量 地影響溝道寬度以及溝道長度，并因此降低單元存儲器感應(yīng)范圍。
于源極/漏極(S/D)區(qū)開孔(opening)的差異，如柵極間距所決定，將在存儲器陣 列中產(chǎn)生一不同的接合分布，并且因此影響效能特性如元件驅(qū)動電流、臨界電壓以及接合 泄漏。此稱為前述多晶硅或柵極間距效應(yīng)(PSE)。此結(jié)果也為多晶間距規(guī)則或OD延伸規(guī)則 的一函數(shù)。在一完整單元陣列中具有一相似的柵極環(huán)境于單元設(shè)計中是重要的。
近年來，淺溝渠隔離(STI)壓力效應(yīng)被觀察。淺溝渠隔離于晶體管源極/漏極(S/ D)區(qū)上引起一有壓縮力的或有張力的壓力。若S/D區(qū)至柵極的延伸規(guī)則太小，當與較長的 延伸規(guī)則相比時，壓力引起的Ion與Vt位移將極度地變化。因此，晶體管的效能將根據(jù)布 局差異或光刻未對準引起的OD延伸不平衡而變化。此將產(chǎn)生導致在單元元件上較差的匹 配效能以及在芯片速度上較寬的擴展。此結(jié)果也影響合格率(yield)。
增加晶體管尺寸(單元尺寸)或減少存儲器的操作速度可補償這些布局環(huán)境效 應(yīng)，然而這些修改影響產(chǎn)品成本和/或效能。
因此，需要一種改良ROM單元間的不匹配的改良的ROM單元結(jié)構(gòu)與增加的效能，而 不實質(zhì)上地增加ROM陣列的尺寸或降低ROM陣列的速度。發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)中的上述缺陷，本發(fā)明實施例提供一種半導體存儲器單元陣列， 包含一延伸連續(xù)有源區(qū)。第一以及第二傳輸晶體管形成于上述延伸連續(xù)有源區(qū)上且分別形 成于上述半導體存儲器單元陣列中的一列存儲器單元的第一以及第二相鄰存儲器單元的 一部分。一隔離晶體管形成于上述第一以及第二傳輸晶體管之間的上述延伸連續(xù)有源區(qū)上 并且被偏壓于一關(guān)閉狀態(tài)。第一以及第二字線分別耦接于上述第一以及第二傳輸晶體管的 柵極，用以供應(yīng)一讀取電壓。上述陣列包含一差動位線對，其包含第一以及第二位線，一第 一邏輯值通過將上述傳輸晶體管連接至上述第一位線被編碼至上述存儲器單元以及一第 二邏輯值通過將上述傳輸晶體管連接至上述第二位線被編碼至上述存儲器單元。
本發(fā)明另一實施例提供一種半導體存儲器單元陣列，包括多個平行延伸連續(xù)有 源區(qū)；多個第一傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上，其中上述第一傳輸晶體管彼 此電性平行連接，其中上述第一傳輸晶體管的源極節(jié)點電性連接在一起且上述第一傳輸晶 體管的漏極節(jié)點電性連接在一起，上述第一傳輸晶體管為一第一存儲器單元的一部分；多 個第二傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上，其中上述第二傳輸晶體管彼此電性 連接在一起，并且上述第二傳輸晶體管的源極節(jié)點平行于電性連接在一起的上述第二傳輸 晶體管的漏極節(jié)點，上述第二傳輸晶體管為一第二存儲器單元的一部分，上述第二存儲器 單元于上述半導體存儲器單元陣列的一行存儲器單元中與上述第一存儲器單元相鄰；一隔 離元件，其包括多個平行耦接的隔離晶體管，上述隔離晶體管形成于上述第一以及第二傳 輸晶體管之間的上述延伸連續(xù)有源區(qū)，其中上述隔離晶體管偏壓于一關(guān)閉狀態(tài)；一第一字 線，其耦接于上述第一傳輸晶體管的柵極，用以供應(yīng)一讀取電壓至該第一存儲器單元中；一 第二字線，其耦接于上述第二傳輸晶體管的柵極，用以供應(yīng)一讀取電壓至該第二存儲器單 元中；以及一差動位線對，其包含第一以及第二位線、一第一邏輯值以及一第二邏輯值，其 中上述第一邏輯值通過將上述傳輸晶體管連接至上述第一位線被編碼至上述存儲器單元 以及上述第二邏輯值通過將上述傳輸晶體管連接至上述第二位線被編碼至上述存儲器單元。
本發(fā)明又一實施例提供一種半導體只讀存儲器單元陣列，包括一延伸連續(xù)有源 區(qū)；一第一NMOS傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上且上述第一NMOS傳輸晶體管 形成一第一存儲器單元的一部分；一第二 NMOS傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū) 上且上述第二NMOS傳輸晶體管形成一第二存儲器單元的一部分；一第三NMOS傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上且上述第三NMOS傳輸晶體管形成一第三存儲器單元的一 部分；第一、第二以及第三字線，其分別耦接于上述第一、第二以及第三NMOS傳輸晶體管的 柵極，用以供應(yīng)一讀取電壓至上述第一、第二以及第三存儲器單元；一差動位線對，其包含 第一以及第二位線，其中數(shù)據(jù)通過選擇性地將上述傳輸晶體管的上述汲極漏極端連接至上 述第一以及第二位線的其中之一來編碼至上述存儲器單元，其中當連接至上述第一位線時 將編碼一第一邏輯值且當連接至上述第二位線時將編碼一第二邏輯值，其中上述傳送傳輸 晶體管的源極端耦接至一接地電壓VSS節(jié)點；一 NMOS隔離晶體管，其形成于上述第一以及 第二 NMOS傳輸晶體管之間的上述延伸連續(xù)有源區(qū)上，其中上述NMOS隔離晶體管的一柵極 端并且被偏壓，以使得上述NMOS隔離晶體管處于一關(guān)閉狀態(tài)；其中上述第二以及第三NMOS 傳輸晶體管共用形成于上述延伸連續(xù)有源區(qū)上的一共源極區(qū)。
前述的半導體存儲器單元陣列以及布局使用完全地對稱的OD與可提供改善的光 刻圖案化制造范圍的柵極布局，以及用于改善的電子效能的元件匹配。就電子效能而言，設(shè) 計布局提供一個完全地平衡的STI壓力效應(yīng)于所有存儲器單元中，即使這些單元顯示出多 晶至OD的未對準。此布局改善了 OD層工藝范圍并且因此防止了公知陣列中與小的OD島 有關(guān)的問題。相同的柵極間距提供于每個單元，因此提供完全地平衡的電性效能于陣列中。


圖1為一電路圖，顯示一依據(jù)本發(fā)明實施例的一對ROM存儲器單元。
圖2至圖4為布局圖，顯示圖1的示范ROM存儲器單元電路設(shè)計的各種布局實例 實施例。
圖5顯示一依據(jù)本發(fā)明實施例的差動感應(yīng)電路的電路圖。
其中，附圖標記說明如下
10 只讀存儲器單元陣列；
12、14 傳輸晶體管；
VSS 接地電壓；
WL-Y、WL_Y+1 字線
BL-X, BLB-X 位線對；
16 隔離晶體管；
102、104 柵極；
106 VSS 水平線；
108a、108b 導電孔；
110 漏極接點；
111 源極接點；
112 柵極線；
114 位線；
116 有源區(qū)；
WL-Y、WL-Y+1、WL-Y+2、WL-Y+3 位線；
M1、M2、M3 金屬層；
202、204 多晶硅導線；
206 水平 VSS 線；
210、211 接點；
212a,212b 水平線；
216 有源區(qū)；
302、304 多晶硅導線；
306 水平 VSS 線；
310、311 接點；
312a、312b 水平線；
316 有源區(qū)；
A0-A7 差動感應(yīng)放大器；
D0-D7 數(shù)據(jù)位；
BL0/BLB0, BL7/BLB7 差動位線對。
具體實施方式
為使本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出優(yōu)選實施 例，并配合附圖，進行詳細說明。于說明書內(nèi)文中，相對的詞例如“較低”、“較高”、“水平的”、 “垂直的，，、“之下，，、“之上，，、“上，，、“下，，、“頂端，，、“底端，，連同相關(guān)衍生詞(例如“水平地，，、 “朝下地”、“朝上地”等等)應(yīng)理解為其于討論中所描述或附圖中所顯示的方向。這些相對 詞用以方便說明，并不需要將裝置建立或操作于一特定方向。此外，關(guān)于電子通信及其類似 的詞，例如“耦接于”、“電性耦接”或“電性連接”可視為一種關(guān)系，其中除非有其他描述，每 一節(jié)點可經(jīng)由介于其中的結(jié)構(gòu)直接地或間接地與另一節(jié)點進行通信。
圖1顯示一依據(jù)本發(fā)明實施例的ROM單元陣列10的一部分。于此實施例中，每一 存儲器單元由至少1. 5個晶體管所構(gòu)成。圖1顯示于一陣列的一單列中的兩個存儲器單 元，雖然一個存儲器單元的陣列將一般包含存儲器單元的多行以及多列。一第一存儲器單 元包含一第一傳輸晶體管12以及一第二存儲器單元包含一第二傳輸晶體管14。于此實施 例中，傳輸晶體管12與14為NMOS晶體管。傳輸晶體管12與14的源極端耦接至一接地電 壓(VSS)。傳輸晶體管12與14的柵極端分別由字線WL-Y以及WL-Y+1所偏壓。用于啟動 傳輸晶體管12與14的一讀取電壓通過這些字線來提供。須注意的是，存儲器單元通過將 傳輸晶體管12與14的漏極端連接至一差動位線對(differential bit line pair)，特別 地來以連接至BL-X或其反相BLB-X的其中之一的選擇來將數(shù)據(jù)進行編碼，其中BLB視為互 補位線。舉例來說，一個至BL-X的連接表示此給定存儲器單元寫入一邏輯電平“1”以及一 個至BLB-X的連接表示此給定存儲器單元寫入一邏輯電平“0”或反之亦然。參見圖1，因為 包含傳輸晶體管12的存儲器單元的漏極端連接至BLB-X，其寫入一邏輯電平“0”，而包含傳 輸晶體管14的存儲器單元的漏極端連接至BL-X，其寫入一邏輯電平“1”。
于一讀取周期中，一差動感應(yīng)放大器可通過于一位線上檢測到一與另一者相關(guān)電 壓，或僅檢測到跨于位線上的一壓降的一極性來快速地擷取到在差動位線對BL-X/BLB-X 被讀取的數(shù)據(jù)。于實施例中，就一給定存儲器單元而言，位線BL-X以及BLB-X充電至一較 高的供應(yīng)電壓。其中一位線通過其漏極連接至存儲器單元的傳輸晶體管以及傳輸晶體管的 源極連接來下拉至一接地電壓，另一位線通過將存儲器單元的傳輸晶體管的漏極端以及位線之間形成的開路來與接地電壓隔離。
可選地，位線可被接地，其以一給定存儲器單元的傳輸晶體管通過連接至一電源 供應(yīng)電壓來上拉一位線以及另一位線保持在接地電壓。于此實施例中，傳輸晶體管12與14 的各端可被互換。也就是說，漏極端連接至一較高的電源供應(yīng)電壓以及源極端選擇性地連 接至BL-X或BLB-X以編碼數(shù)據(jù)。
如前述，每一存儲器單元包含至少1. 5個晶體管。換句話說，如圖1所示，包含傳 輸晶體管12與14的兩個存儲器單元共用設(shè)置于其中的一個隔離晶體管16。于此實施例 中，隔離晶體管16也為一 NMOS晶體管。實質(zhì)上，隔離晶體管16為一“冗余”(dummy)元件。 隔離晶體管16耦接于傳輸晶體管12與14的漏極端之間且由一接地電壓(VSS)偏壓在其 柵極端，因此確保隔離晶體管16隨時保持在“關(guān)閉”狀態(tài)。請注意，雖然柵極顯示為被VSS 所偏壓以“關(guān)閉”隔離晶體管16，任何本領(lǐng)域普通技術(shù)人員將了解任何低于隔離晶體管16 的臨界電壓的其他電壓也可被用來“關(guān)閉”隔離晶體管16，使得其可有效地執(zhí)行隔離功能。 由于隔離晶體管16永久地處于一“關(guān)閉”狀態(tài)，其并不執(zhí)行任何電子功能于ROM單元陣列 中并且防止有源電流(activecurrent)流過鄰接的存儲器單元之間的有源區(qū)。盡管電子地 無源(inactive)，隔離晶體管16的存在提供其布局優(yōu)點，此將于以下圖2中討論。
圖2為一布局圖，顯示圖1的一示范ROM單元陣列的一布局實例100。雖然圖1 僅顯示兩個單元，圖2顯示一具有兩列以及四行的單元的陣列。一連續(xù)OD或有源區(qū)116在 存儲器單元的一給定列的所有傳輸晶體管中執(zhí)行。傳輸晶體管的多晶(或其他材料例如金 屬)柵極104根據(jù)其對應(yīng)的位線分別標示為WL-Y、ffL-Y+l、ffL-Y+2與WL-Y+3。傳輸晶體管 的柵極102顯示于設(shè)置在相鄰柵極札-Y+l與WfL-Y+2之間且在Wj-Y以及WiL-Y+3的上方以 及下方的水平多晶硅(polysilicon)線。雖然未顯示于圖2的布局中，柵極多晶102可連 接至設(shè)置于，例如金屬I、II或III層的一 VSS線。VSS水平線106設(shè)置于金屬1 (Ml)層并 通過源極接點111連接至傳輸晶體管的源極端。于實施例中，至少兩個源極接點111提供 每條VSS線連接至一給定的源極區(qū)，以便降低電阻。Ml水平線112通過漏極接點110耦接 至傳輸晶體管的漏極端。位線114，標示為第一差動對BL-X/BLB-X與第二差動對BL-X+1/ BLB-X+1，通過一導電孔(conductive via) 108a或一導電孔108b設(shè)置于金屬2 (M2)層并連 接至Ml水平線。一存儲器單元經(jīng)由下列電子路徑寫入一邏輯“1”值存儲器單元的傳輸晶 體管的漏極端，至其對應(yīng)接點110、一 Ml金屬線112至一洞10 至BL-X，若存儲器單元位 于第一列時(或BL-X+1，若存儲器單元位于第二列時)。
一第三金屬層(ΙΟ)(未顯示)可將字線電性連接至存儲器單元的傳輸晶體管的柵 極多晶層。于實施例中，這些字線正交于M2的位線。
隔離晶體管，其包含多晶硅柵極線112，設(shè)置于晶體管的一列的相鄰晶體管的漏極 區(qū)之間并有效地隔離相鄰NMOS傳輸晶體管，其包含水平多晶硅線104給其柵極端。隔離晶 體管設(shè)置于相同OD區(qū)單元的一列中所形成的相鄰單元之間的單元邊界(于Y方向)上，因 此每一存儲器單元描述為包含1. 5個晶體管。連續(xù)有源區(qū)116消除存儲器單元之間的STI 區(qū)的需求，其可引起STI壓力以及伸張效應(yīng)。ROM單元陣列中的隔離晶體管的多晶硅水平線 102使得陣列的多晶硅線更均勻地間距(當與于其中使用STI結(jié)構(gòu)相比)，并且因此減輕多 晶硅間距的影響以提升元件匹配。有利地，在整個ROM單元陣列中，傳輸元件以及隔離元件 具有相同的柵極間距。
于圖2的布局中，每一有源區(qū)116通過一場氧化層來與相鄰有源區(qū)隔離，例如一淺 溝渠隔離或一絕緣層上覆硅(Silicon on Insulator, SOI)結(jié)構(gòu)。因此，均勻壓力應(yīng)用在存 儲器單元的一陣列中的存儲器單元。
圖3顯示一依據(jù)本發(fā)明實施例的ROM單元陣列布局200，其中每一存儲器單元包 含三個晶體管，特別地兩平行耦接的傳輸晶體管以及兩平行耦接的半(例如共用一相鄰單 元)隔離晶體管。特別地，圖3顯示一單元陣列的一列的一部分。須注意的是，此結(jié)構(gòu)重復(fù) 于單元陣列中的多個列以及多個行中。陣列中的晶體管為鰭式場效應(yīng)晶體管(FinFET)。每 一列包含兩個延伸鰭片式的有源區(qū)216。標示為WLY的多晶硅導線(poly line)204提供 第一存儲器單元的傳輸晶體管的柵極以及標示為WLY+1的多晶硅導線204提供第二存儲器 單元的傳輸晶體管的柵極。多晶硅導線202提供設(shè)置介于第一以及第二傳輸晶體管之間平 行耦接的隔離晶體管的柵極。第一存儲器單元的兩個平行耦接的傳輸晶體管的源極端經(jīng)由 接點211耦接一起至第一金屬層Ml所形成的一水平VSS線206以及第二存儲器單元的兩 個平行耦接的傳輸晶體管的源極端經(jīng)由接點211耦接一起至第一金屬層Ml所形成的一水 平VSS線206。第一存儲器單元的每一平行耦接的傳輸晶體管的漏極端經(jīng)由接點210耦接 至于Ml層所形成的一水平線21加。水平線21 經(jīng)由導電孔208a耦接至位線BL-X，其形 成于M2層，因此以一邏輯電平“1”編碼第一存儲器單元。第二存儲器單元的每一平行耦接 的傳輸晶體管的漏極端經(jīng)由接點210耦接至于Ml層所形成的一水平線212b。水平線212b 經(jīng)由導電孔208a耦接至位線BLB-X，其形成于M2層，因此以一邏輯電平“0”編碼第一存儲 器單元。
圖4顯示一依據(jù)本發(fā)明實施例的ROM單元陣列布局300，其中每一存儲器單元包 含4. 5個晶體管，特別地三個平行耦接的傳輸晶體管以及三個平行耦接半(例如共用一相 鄰單元)隔離晶體管。特別地，圖4顯示一單元陣列的一列的一部分。陣列中的晶體管為 FinFET晶體管。每一列包含三個延伸鰭片式(Fin type)的有源區(qū)316。標示為WLY的多 晶硅導線304提供第一存儲器單元的傳輸晶體管的柵極以及標示為WLY+1的多晶硅導線 304提供第二存儲器單元的傳輸晶體管的柵極。多晶硅導線302提供設(shè)置介于第一以及第 二傳輸晶體管之間的隔離晶體管的柵極。第一存儲器單元的三個平行耦接的傳輸晶體管的 源極端經(jīng)由接點311耦接一起至第一金屬層Ml所形成的一水平VSS線306以及第二存儲 器單元的兩個平行耦接的傳輸晶體管的源極端經(jīng)由接點311耦接一起至第一金屬層Ml所 形成的一水平VSS線306。第一存儲器單元的每一平行耦接的傳輸晶體管的漏極端經(jīng)由接 點310耦接至于Ml層所形成的一水平線312a。請注意，雖然到多個漏極端的連接顯示如一 長接點310，也可使用其他配置，例如多個接點或具有一外延硅層(印itaxial-silayer)的 接點。水平線31 經(jīng)由導電孔308a耦接至位線BL-X，其形成于M2層，因此以一邏輯電平 “1”編碼第一存儲器單元。第二存儲器單元的每一平行耦接的傳輸晶體管的漏極端經(jīng)由接 點310耦接至于Ml層所形成的一水平線312b。水平線312b經(jīng)由導電孔308a耦接至位線 BLB-X，其形成于M2層，因此以一邏輯電平“0”編碼第一存儲器單元。
雖然圖3以及圖4顯示兩個以及三個平行耦接的傳輸晶體管的實施例操作如同于 一存儲器單元中的一傳輸晶體管，可了解的是，也可依據(jù)設(shè)計參數(shù)要求，將三個以上的傳輸 晶體管平行耦接在一起。也就是說，每一單元可具有多個形成于多個有源區(qū)上的傳輸晶體 管(例如2至32)，即，每一有源區(qū)至少一傳輸晶體管。這樣的設(shè)計特別可應(yīng)用于使用鰭式場效應(yīng)晶體管(FinFET)元件的單元中。于一平板金屬氧化物半導體場效應(yīng)晶體管(MOSFET) 中，元件的寬度尺寸可被增加以增加晶體管電流。然而，對于FinFET元件而言，晶體管電流 由鰭片(fin)的數(shù)目來決定。多重元件(對一整體較寬的溝道寬度而言)可用于高速設(shè)計 中。
圖5顯示一依據(jù)本發(fā)明實施例的差動地感應(yīng)ROM的一部分的電路圖。ROM包含一 存儲器單元陣列，例如前述的圖1至圖4中每一存儲器單元具有至少1. 5個晶體管。為了 用于說明用途，ROM陣列具有對應(yīng)于使用差動感應(yīng)放大器A0-A7感應(yīng)到的數(shù)據(jù)位Dtl-D7的八 個差動位線對BLcZBLBci至BL7/BLB7。本領(lǐng)域普通技術(shù)人員皆知選擇以及路由電路可被設(shè)置 于位線對與差動感應(yīng)放大器A0-A7之間，以允許于讀取ROM陣列的其他位組(或字或行) 時，重新使用差動感應(yīng)放大器A0-A7。
雖然實施例中僅描述NMOS類型的ROM單元陣列，本領(lǐng)域普通技術(shù)人員皆知所顯示 的概念的精神，例如使用永久地關(guān)閉的有源元件代替STI來隔離于耦接的位線方向上的 兩相鄰存儲器單元與差動感應(yīng)技術(shù)可同樣地應(yīng)用于PMOS類型的ROM單元陣列。本領(lǐng)域普 通技術(shù)人員也可了解，使用一多晶硅隔離柵極來代替STI將不會大量地影響ROM單元陣列 的裸片尺寸(diesize)。
于實施例中，電源網(wǎng)(power mesh)的多重線可被用以改善Vss節(jié)點頂壓降(從 單元至接合墊(pad))以及金屬連接合格率。多個(而非一單一)接點也可被提供來使合 格率穩(wěn)定。多重接點的使用可降低接點連接(0D至金屬線)失敗的可能性。舉例來說，若 一個失敗的可能性為X時，則兩個失敗的可能性則降低為χ2。
前述的ROM存儲器單元陣列以及布局使用完全地對稱的OD與可提供改善的光刻 圖案化制造范圍的柵極布局，以及用于改善的電子效能的元件匹配。就電子效能而言，設(shè)計 布局提供一個完全地平衡的STI壓力效應(yīng)于所有存儲器單元中，即使這些單元顯示出多晶 至OD的未對準。此布局改善了 OD層工藝范圍并且因此防止了公知陣列中與小的OD島有關(guān) 的問題。相同的柵極間距提供于每個單元，因此提供完全地平衡的電性效能于陣列中。因 此，此元件并未遭受到所謂的柵極間距效應(yīng)。
ROM單元陣列使用一差動感應(yīng)架構(gòu)，可達到高速、小尺寸(近似于單晶體管單元) 以及工藝強健的目的。此新穎的ROM并不會遇到與有源區(qū)最小面積有關(guān)的問題，因此，對于 連續(xù)的縮減具有較大的可能性。此設(shè)計適合于高速應(yīng)用，例如可操作于2GHZ或更高的ROM單元。
雖然本發(fā)明已以優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普 通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許更動與潤飾，因此本發(fā)明的保護 范圍當視隨附的權(quán)利要求所界定的保護范圍為準。
權(quán)利要求
1.一種半導體存儲器單元陣列，包括一延伸連續(xù)有源區(qū)；第一以及第二傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上且分別為第一以及第二存 儲器單元的一部分，其中上述存儲器單元為上述半導體存儲器單元陣列中的一列存儲器單 元的相鄰單元；一隔離晶體管，其形成于上述第一以及第二傳輸晶體管之間的上述延伸連續(xù)有源區(qū)并 且偏壓于一關(guān)閉狀態(tài)；第一以及第二字線，其分別耦接于上述第一以及第二傳輸晶體管的柵極，用以供應(yīng)一 讀取電壓；以及一差動位線對，其包含第一以及第二位線、一第一邏輯值以及一第二邏輯值，其中上述 第一邏輯值通過將上述傳輸晶體管連接至上述第一位線被編碼至上述存儲器單元以及上 述第二邏輯值通過將上述傳輸晶體管連接至上述第二位線被編碼至上述存儲器單元。
2.如權(quán)利要求1所述的半導體存儲器單元陣列，其中上述第一以及第二傳輸晶體管為 NMOS晶體管，其中上述第一邏輯值通過將上述對應(yīng)NMOS晶體管的一漏極端連接至上述第 一位線被編碼至一個別的存儲器單元，并且上述第二邏輯值通過將上述漏極端連接至上述 第二位線被編碼至上述個別的存儲器單元。
3.如權(quán)利要求2所述的半導體存儲器單元陣列，其中上述第一以及第二傳輸晶體管的 源極端耦接至一接地電壓節(jié)點。
4.如權(quán)利要求3所述的半導體存儲器單元陣列，還包括一第三傳輸晶體管，其形成于 上述延伸連續(xù)有源區(qū)上，其中上述第三傳輸晶體管形成一第三存儲器單元，并且上述第三 存儲器單元與上述半導體存儲器單元陣列中的上述列存儲器單元的上述第二存儲器單元 相鄰，而沒有于上述第三存儲器單元與上述第二存儲器單元之間形成一隔離晶體管，其中 上述第一傳輸晶體管的上述源極端耦接至一第一 VSS線且上述第二以及第三傳輸晶體管 的上述源極端耦接至一第二 VSS線。
5.如權(quán)利要求1所述的半導體存儲器單元陣列，其中上述第一以及第二位線平行達到 上述有源區(qū)一延伸尺寸且上述字線與上述位線正交。
6.如權(quán)利要求1所述的半導體存儲器單元陣列，其中上述半導體存儲器單元陣列包含 一第一金屬層以及一第二金屬層，其中上述位線形成于上述第二金屬層上，其中上述第一 以及第二傳輸晶體管通過一個或多個接點耦接至上述第一金屬層，其中上述第一以及第二 邏輯值通過將上述第一金屬層連接至上述第二金屬層的上述第一或第二位線的選擇來編 碼至上述存儲器單元。
7.如權(quán)利要求1所述的半導體存儲器單元陣列，其中上述第一存儲器單元通過將上述 第一傳輸晶體管連接至上述第一位線來以上述第一邏輯值進行編碼以及上述第二存儲器 單元通過將上述第二傳輸晶體管連接至上述第二位線來以上述第二邏輯值進行編碼。
8.如權(quán)利要求1所述的半導體存儲器單元陣列，其中上述存儲器單元為只讀存儲器單兀。
9.如權(quán)利要求1所述的半導體存儲器單元陣列，其中上述隔離晶體管為一NMOS晶體管 且上述隔離晶體管的一柵極端耦接至一節(jié)點，上述節(jié)點被偏壓于小于上述隔離晶體管的臨 界電壓的一電壓值。
10.如權(quán)利要求1所述的半導體存儲器單元陣列，還包括一差動感應(yīng)電路，其耦接至上 述差動位線對且其中上述第一以及第二傳輸晶體管為鰭式場效應(yīng)晶體管且每一上述鰭式 場效應(yīng)晶體管包括多個晶體管。
11.一種半導體存儲器單元陣列，包括多個平行延伸連續(xù)有源區(qū)；多個第一傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上，其中上述第一傳輸晶體管彼 此電性平行連接，其中上述第一傳輸晶體管的源極節(jié)點電性連接在一起且上述第一傳輸晶 體管的漏極節(jié)點電性連接在一起，上述第一傳輸晶體管為一第一存儲器單元的一部分；多個第二傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上，其中上述第二傳輸晶體管彼 此電性連接在一起，并且上述第二傳輸晶體管的源極節(jié)點平行于電性連接在一起的上述第 二傳輸晶體管的漏極節(jié)點，上述第二傳輸晶體管為一第二存儲器單元的一部分，上述第二 存儲器單元于上述半導體存儲器單元陣列的一列存儲器單元中與上述第一存儲器單元相 鄰；一隔離元件，其包括多個平行耦接的隔離晶體管，上述隔離晶體管形成于上述第一以 及第二傳輸晶體管之間的上述延伸連續(xù)有源區(qū)，其中上述隔離晶體管偏壓于一關(guān)閉狀態(tài)；一第一字線，其耦接于上述第一傳輸晶體管的柵極，用以供應(yīng)一讀取電壓至該第一存 儲器單元中；一第二字線，其耦接于上述第二傳輸晶體管的柵極，用以供應(yīng)一讀取電壓至該第二存 儲器單元中；以及一差動位線對，其包含第一以及第二位線、一第一邏輯值以及一第二邏輯值，其中上述 第一邏輯值通過將上述傳輸晶體管連接至上述第一位線被編碼至上述存儲器單元以及上 述第二邏輯值通過將上述傳輸晶體管連接至上述第二位線被編碼至上述存儲器單元。
12.如權(quán)利要求11所述的半導體存儲器單元陣列，其中上述第一以及第二傳輸晶體管 為FinFET晶體管且上述第一以及第二傳輸晶體管為NMOS晶體管，其中上述第一邏輯值通 過將上述對應(yīng)NMOS晶體管的漏極端連接至上述第一位線被編碼至一個別的存儲器單元， 并且上述第二邏輯值通過將上述漏極端連接至上述第二位線被編碼至上述個別的存儲器 單元，并且其中上述第一以及第二傳輸晶體管的源極端耦接至一接地電壓，并且其中上述 半導體存儲器單元陣列還包括多個第三傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上，其 中上述第三傳輸晶體管形成一第三存儲器單元，并且上述第三存儲器單元與上述半導體存 儲器單元陣列中的上述列存儲器單元的上述第二存儲器單元相鄰，而沒有于上述第三存儲 器單元與上述第二存儲器單元之間形成一隔離晶體管，其中上述第一傳輸晶體管的上述源 極端耦接至一第一 VSS線且上述第二以及第三傳輸晶體管的上述源極端耦接至一第二 VSS 線。
13.一種半導體只讀存儲器單元陣列，包括一延伸連續(xù)有源區(qū)；一第一 NMOS傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上且上述第一 NMOS傳輸晶體 管形成一第一存儲器單元的一部分；一第二 NMOS傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上且上述第二 NMOS傳輸晶體 管形成一第二存儲器單元的一部分；一第三NMOS傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上且上述第三NMOS傳輸晶體 管形成一第三存儲器單元的一部分；第一、第二以及第三字線，其分別耦接于上述第一、第二以及第三NMOS傳輸晶體管的 柵極，用以供應(yīng)一讀取電壓至上述第一、第二以及第三存儲器單元；一差動位線對，其包含第一以及第二位線，其中數(shù)據(jù)通過選擇性地將上述傳輸晶體管 的上述汲極漏極端連接至上述第一以及第二位線的其中之一來編碼至上述存儲器單元，其 中當連接至上述第一位線時將編碼一第一邏輯值且當連接至上述第二位線時將編碼一第 二邏輯值，其中上述傳送傳輸晶體管的源極端耦接至一接地電壓VSS節(jié)點；一 NMOS隔離晶體管，其形成于上述第一以及第二 NMOS傳輸晶體管之間的上述延伸連 續(xù)有源區(qū)上，其中上述NMOS隔離晶體管的一柵極端并且被偏壓，以使得上述NMOS隔離晶體 管處于一關(guān)閉狀態(tài)；其中上述第二以及第三NMOS傳輸晶體管共用形成于上述延伸連續(xù)有源區(qū)上的一共源 極區(qū)。
14.如權(quán)利要求13所述的半導體只讀存儲器單元陣列，還包括 一第一源極線，其耦接至上述第一傳輸晶體管的上述源極端；以及一第二源極線，其耦接至上述第二與第三傳輸晶體管的上述共源極區(qū)。
15.如權(quán)利要求13所述的半導體只讀存儲器單元陣列，其中上述半導體存儲器單元陣 列包含一第一金屬層以及一第二金屬層，其中上述位線形成于上述第二金屬層上，其中每 一上述傳輸晶體管通過一個或多個接點耦接至上述第一金屬層，其中數(shù)據(jù)通過將上述第一 金屬層連接至上述第二金屬層的上述第一或第二位線的選擇來編碼至一存儲器單元。
全文摘要
一種半導體存儲器單元陣列及半導體只讀存儲器單元陣列，該半導體存儲器單元陣列包含一延伸連續(xù)有源區(qū)。第一以及第二傳輸晶體管形成于延伸連續(xù)有源區(qū)上且分別形成于半導體存儲器單元陣列中的一列存儲器單元的第一及第二相鄰存儲器單元的一部分。一隔離晶體管形成于第一以及第二傳輸晶體管之間的延伸連續(xù)有源區(qū)上并且被偏壓于一關(guān)閉狀態(tài)。第一以及第二字線分別耦接于第一以及第二傳輸晶體管的柵極，用以供應(yīng)一讀取電壓。上述陣列包含一差動位線對，其包含第一以及第二位線，一第一邏輯值通過將傳輸晶體管連接至第一位線被編碼至存儲器單元以及一第二邏輯值通過將傳輸晶體管連接至第二位線被編碼至存儲器單元。本發(fā)明改善了OD層工藝范圍。
文檔編號G11C17/12GK102034549SQ201010196190
公開日2011年4月27日 申請日期2010年6月3日 優(yōu)先權(quán)日2009年9月24日
發(fā)明者廖忠志 申請人:臺灣積體電路制造股份有限公司