專利名稱：一種位線-板線合并結(jié)構(gòu)的鐵電存儲器存儲陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計制造技術(shù)領(lǐng)域，尤其涉及鐵電存儲器陣列結(jié)構(gòu)的設(shè)計和
時序操作方法的改進。
背景技術(shù)：
鐵電存儲器是一種新型非揮發(fā)存儲器件。它利用鐵電材料中的自發(fā)極化現(xiàn)象實現(xiàn)二值數(shù)據(jù)的存儲。 傳統(tǒng)的讀寫操作時序主要有三種方案極板線Vcc電壓驅(qū)動方案、非驅(qū)動Vcc/2半電壓方案、位線驅(qū)動讀出方案。極板線Vcc電壓驅(qū)動方案需要驅(qū)動脈沖信號線PL，由于PL上的 負載電容較大，所以該方案的速度較慢。非驅(qū)動Vcc/2半電壓方案中，脈沖信號線PL始終保持在Vcc/2，不用驅(qū)動PL，因此可以實現(xiàn)高速度。但是，為了保持存儲器的非易失性，需要定期對存儲單元進行刷新；此外，在讀寫操作中，加在鐵電電容上的翻轉(zhuǎn)電壓只有電源電壓的一半，不適合低電壓的應用。位線驅(qū)動讀出方案解決了非驅(qū)動Vcc/2半電壓方案的兩個不足，但是該方案在讀寫操作過程中依然要驅(qū)動PL，讀寫周期時間不能減少。

發(fā)明內(nèi)容
本發(fā)明的目的是針對背景技術(shù)中所描述的各種讀寫操作時序存在的問題，提出了一種位線-板線合并結(jié)構(gòu)的鐵電存儲器存儲陣列。其特征在于，所述存儲陣列每列的基本組成部分為存儲單元、預充電電路以及列控制電路； 其中，每個存儲單元(l)由兩個NMOS傳輸管和兩個鐵電電容組成，其中，字線(WLO)連接到兩個NMOS傳輸管(M8、M9)的柵極，控制存儲單元的開啟和關(guān)閉；其中，一個NMOS傳輸管(M8)的源極連接到位線BL，漏極連接到鐵電電容(CsO) —端的存儲節(jié)點，該鐵電電容(CsO)的另一端與BPL連接；另一個NMOS傳輸管(M9)的源極連接到位線BLB，漏極連接到另一個鐵電電容(CsO') —端的存儲節(jié)點，該鐵電電容(CsO')的另一端與BPLB連接； 預充電電路(2)由兩個NMOS傳輸管(M4、M5)和兩個PMOS傳輸管(M6、M7)組成，控制信號線BLL連接到NMOS傳輸管(M4、 M5)的柵極，控制信號線BLH連接到PMOS傳輸管(M6、 M7)的柵極；NMOS傳輸管(M4)的源極和漏極分別連接到位線BL和VSS， NMOS傳輸管(M5)的源極和漏極分別連接到位線BLB和VSS ;PMOS傳輸管(M6)的源極和漏極分別連接到位線BL和VDD， PMOS傳輸管(M7)的源極和漏極分別連接到位線BLB和VDD ;
列控制電路由四個NMOS傳輸管(M0、M1、M2、M3)組成，控制信號線CON連接到NMOS傳輸管(M0、M1)的柵極，控制信號線CON的反信號連接到NMOS傳輸管(M2、M3)的柵極；NMOS傳輸管(MO)的源極和漏極分別連接到位線BL和BPLB， NMOS傳輸管(Ml)的源極和漏極分別連接到位線BLB和BPL ;NMOS傳輸管(M2)的源極和漏極分別連接到VSS和BPL， NMOS傳輸管(M3)的源極和漏極分別連接到位線VSS和BPLB ;通過控制NMOS傳輸管(MO、 Ml、 M2、M3)的開啟和關(guān)閉，鐵電存儲單元利用互補位線BL和BLB上的電壓信號完成寫入、讀出和回寫操作。 所述鐵電存儲陣列的操作為字線和位線的兩線控制。
所述寫操作過程分為4個階段T0、 Tl、 T2、 T3 ;其中
TO階段中，BLL為高電平，存儲陣列處于預充電狀態(tài)； Tl階段中，BLL變?yōu)榈碗娖?，C0N由低電平變?yōu)楦唠娖剑龑懭氲幕パa數(shù)據(jù)出現(xiàn)在 BL禾口 BLB上； T2階段中，WL由低電平變?yōu)楦唠娖?，存儲單元打開；在數(shù)據(jù)信號線BL和BLB上的 電壓作用下，數(shù)據(jù)寫入存儲單元； T3階段中，BLL由低電平變?yōu)楦唠娖?，C0N和WL由高電平變?yōu)榈碗娖?，寫操作結(jié)束。
所述讀操作過程分為5個階段t0、 tl、 t2、 t3、 t4 ;其中 t0階段中，BLH由高電平變?yōu)榈碗娖剑瑪?shù)據(jù)信號線BL和BLB被預充電到高電平；
tl階段中，BLH變?yōu)楦唠娖?，WL由低電平變?yōu)楦唠娖?，存儲單元打開；由于鐵電電 容在不同的存儲狀態(tài)下表現(xiàn)出不同的電容值，所以與位線寄生電容進行電荷分享后，BL和 BLB上出現(xiàn)電壓差； t2階段中，激活靈敏放大器，數(shù)據(jù)從鐵電存儲單元讀出； t3階段中，C0N由低電平變?yōu)楦唠娖?，讀出的互補數(shù)據(jù)回寫到鐵電存儲單元；
t4階段中，BLL由低電平變?yōu)楦唠娖?，C0N和WL由高電平變?yōu)榈碗娖剑x操作結(jié)束。
本發(fā)明將BL和PL的功能合并，在操作過程中無需另外驅(qū)動PL線，提高了讀寫操 作的速度，減少了存儲器外圍電路的面積，降低了讀寫操作時存儲陣列的功耗。


圖1 :BL和PL合并的鐵電存儲器存儲陣列每列的結(jié)構(gòu)；
圖2 :BL和PL合并的鐵電存儲器存儲陣列的寫操作時序；
圖3 :BL和PL合并的鐵電存儲器存儲陣列的讀操作時序； 圖4 :基于互補位線驅(qū)動時序的BL和PL合并的鐵電存儲陣列結(jié)構(gòu)的讀操作仿真 結(jié)果。
具體實施例方式
下面結(jié)合附圖，對優(yōu)選實施例作詳細說明。應該強調(diào)的是，下述說明僅僅是示例性 的，而不是為了限制本發(fā)明的范圍及其應用。 本發(fā)明設(shè)計了一種基于互補位線驅(qū)動時序的位線-板線合并結(jié)構(gòu)的鐵電存儲器 存儲陣列。 在位線-板線合并結(jié)構(gòu)的鐵電存儲器存儲陣列中，脈沖信號線PL的功能可由BL 代替，所以只需控制字線信號WL和BL即可實現(xiàn)對存儲器的讀寫操作。如圖l所示，位線-板 線合并結(jié)構(gòu)的鐵電存儲器存儲陣列的每列由三部分組成存儲單元1、預充電電路2以及列 控制電路。 其中，每個存儲單元l由兩個NMOS傳輸管和兩個鐵電電容組成，其中，字線WLO連 接到兩個NM0S傳輸管M8、M9的柵極，控制存儲單元的開啟和關(guān)閉；其中，一個NMOS傳輸管 M8的源極連接到位線BL，漏極連接到鐵電電容CsO —端的存儲節(jié)點，該鐵電電容CsO的另一端與BPL連接；另一個NM0S傳輸管M9的源極連接到位線BLB，漏極連接到另一個鐵電電 容CsO' —端的存儲節(jié)點，該鐵電電容CsO'的另一端與BPLB連接； 預充電電路2由兩個NM0S傳輸管M4、 M5和兩個PM0S傳輸管M6、 M7組成，控制信 號線BLL連接到NM0S傳輸管M4、 M5的柵極，控制信號線BLH連接到PM0S傳輸管M6、 M7的 柵極；NM0S傳輸管M4的源極和漏極分別連接到位線BL和VSS， NM0S傳輸管M5的源極和 漏極分別連接到位線BLB和VSS ;PM0S傳輸管M6的源極和漏極分別連接到位線BL和VDD， PM0S傳輸管M7的源極和漏極分別連接到位線BLB和VDD ; 列控制電路由四個NM0S傳輸管M0、 Ml、 M2、 M3組成，控制信號線C0N連接到NMOS 傳輸管M0、M1的柵極，控制信號線CON的反信號連接到NMOS傳輸管M2、M3的柵極；NMOS傳 輸管M0的源極和漏極分別連接到位線BL和BPLB， NMOS傳輸管Ml的源極和漏極分別連接 到位線BLB和BPL ;NMOS傳輸管M2的源極和漏極分別連接到VSS和BPL， NMOS傳輸管M3的 源極和漏極分別連接到位線VSS和BPLB ;通過控制NMOS傳輸管MO、 Ml、 M2、 M3的開啟和關(guān) 閉，鐵電存儲單元利用互補位線BL和BLB上的電壓信號完成寫入、讀出和回寫操作。
這種位線-板線合并結(jié)構(gòu)的鐵電存儲器存儲陣列的讀寫操作基于互補位線驅(qū)動 時序。 位線-板線合并結(jié)構(gòu)的鐵電存儲器存儲陣列的寫操作過程分為4個階段TO、 Tl、 T2、 T3。如圖2所示，TO階段中，BLL為高電平，存儲陣列處于預充電狀態(tài)；T1階段中，BLL 變?yōu)榈碗娖?，CON由低電平變?yōu)楦唠娖?，待寫入的互補數(shù)據(jù)出現(xiàn)在BL和BLB上；T2階段中， WL由低電平變?yōu)楦唠娖?，存儲單元打開。在數(shù)據(jù)信號線BL和BLB上的電壓作用下，數(shù)據(jù)寫 入存儲單元；T3階段中，BLL由低電平變?yōu)楦唠娖?，CON和WL由高電平變?yōu)榈碗娖剑瑢懖僮?結(jié)束。 位線-板線合并結(jié)構(gòu)的鐵電存儲器存儲陣列的讀操作過程分為5個階段t0、 tl、 t2、t3、t4。如圖3所示，tO階段中，BLH由高電平變?yōu)榈碗娖剑瑪?shù)據(jù)信號線BL和BLB被預充 電到高電平；tl階段中，BLH變?yōu)楦唠娖?，WL由低電平變?yōu)楦唠娖剑鎯卧蜷_。由于鐵 電電容在不同的存儲狀態(tài)下表現(xiàn)出不同的電容值，所以與位線寄生電容進行電荷分享后， BL和BLB上出現(xiàn)電壓差；t2階段中，激活靈敏放大器(SA)，數(shù)據(jù)從鐵電存儲單元讀出；t3階 段中，C0N由低電平變?yōu)楦唠娖?，讀出的互補數(shù)據(jù)回寫到鐵電存儲單元；t4階段中，BLL由低 電平變?yōu)楦唠娖?，CON和WL由高電平變?yōu)榈碗娖剑x操作結(jié)束。讀操作的仿真結(jié)果見圖4。
權(quán)利要求
一種位線-板線合并結(jié)構(gòu)的鐵電存儲器存儲陣列，其特征在于，所述存儲陣列每列的基本組成部分為存儲單元、預充電電路以及列控制電路；其中，每個存儲單元(1)由兩個NMOS傳輸管和兩個鐵電電容組成，其中，字線(WL0)連接到兩個NMOS傳輸管(M8、M9)的柵極，控制存儲單元的開啟和關(guān)閉；其中，一個NMOS傳輸管(M8)的源極連接到位線BL，漏極連接到鐵電電容(Cs0)一端的存儲節(jié)點，該鐵電電容(Cs0)的另一端與BPL連接；另一個NMOS傳輸管(M9)的源極連接到位線BLB，漏極連接到另一個鐵電電容(Cs0’)一端的存儲節(jié)點，該鐵電電容(Cs0’)的另一端與BPLB連接；預充電電路(2)由兩個NMOS傳輸管(M4、M5)和兩個PMOS傳輸管(M6、M7)組成，控制信號線BLL連接到NMOS傳輸管(M4、M5)的柵極，控制信號線BLH連接到PMOS傳輸管(M6、M7)的柵極；NMOS傳輸管(M4)的源極和漏極分別連接到位線BL和VSS，NMOS傳輸管(M5)的源極和漏極分別連接到位線BLB和VSS；PMOS傳輸管(M6)的源極和漏極分別連接到位線BL和VDD，PMOS傳輸管(M7)的源極和漏極分別連接到位線BLB和VDD；列控制電路由四個NMOS傳輸管(M0、M1、M2、M3)組成，控制信號線CON連接到NMOS傳輸管(M0、M1)的柵極，控制信號線CON的反信號連接到NMOS傳輸管(M2、M3)的柵極；NMOS傳輸管(M0)的源極和漏極分別連接到位線BL和BPLB，NMOS傳輸管(M1)的源極和漏極分別連接到位線BLB和BPL；NMOS傳輸管(M2)的源極和漏極分別連接到VSS和BPL，NMOS傳輸管(M3)的源極和漏極分別連接到位線VSS和BPLB；通過控制NMOS傳輸管(M0、M1、M2、M3)的開啟和關(guān)閉，鐵電存儲單元利用互補位線BL和BLB上的電壓信號完成寫入、讀出和回寫操作。所述鐵電存儲陣列的操作為字線和位線的兩線控制。
2. 根據(jù)權(quán)利要求1所述的一種位線-板線合并結(jié)構(gòu)的鐵電存儲器存儲陣列，其特征在于，所述寫操作過程分為4個階段TO、 Tl、 T2、 T3 ;其中TO階段中，BLL為高電平，存儲陣列處于預充電狀態(tài)；Tl階段中，BLL變?yōu)榈碗娖剑珻ON由低電平變?yōu)楦唠娖剑龑懭氲幕パa數(shù)據(jù)出現(xiàn)在BL和BLB上；T2階段中，WL由低電平變?yōu)楦唠娖?，存儲單元打開；在數(shù)據(jù)信號線BL和BLB上的電壓作用下，數(shù)據(jù)寫入存儲單元；T3階段中，BLL由低電平變?yōu)楦唠娖剑珻ON和WL由高電平變?yōu)榈碗娖?，寫操作結(jié)束。
3. 根據(jù)權(quán)利要求1所述的一種位線_板線合并結(jié)構(gòu)的鐵電存儲器存儲陣列，其特征在于，所述讀操作過程分為5個階段t0、 tl、 t2、 t3、 t4 ;其中t0階段中，BLH由高電平變?yōu)榈碗娖?，?shù)據(jù)信號線BL和BLB被預充電到高電平；tl階段中，BLH變?yōu)楦唠娖剑琖L由低電平變?yōu)楦唠娖?，存儲單元打開；由于鐵電電容在不同的存儲狀態(tài)下表現(xiàn)出不同的電容值，所以與位線寄生電容進行電荷分享后，BL和BLB上出現(xiàn)電壓差；t2階段中，激活靈敏放大器，數(shù)據(jù)從鐵電存儲單元讀出；t3階段中，CON由低電平變?yōu)楦唠娖?，讀出的互補數(shù)據(jù)回寫到鐵電存儲單元；t4階段中，BLL由低電平變?yōu)楦唠娖?，CON和WL由高電平變?yōu)榈碗娖?，讀操作結(jié)束。
全文摘要
本發(fā)明公開了屬于集成電路設(shè)計制造技術(shù)領(lǐng)域的一種位線-板線合并結(jié)構(gòu)的鐵電存儲器存儲陣列。該發(fā)明基于位線平行于板線的鐵電存儲器(FeRAM)陣列架構(gòu)，在鐵電存儲器陣列的每列加入傳輸管控制電路，并利用互補位線驅(qū)動時序，將位線和板線的功能合并。該方法使得存儲單元在讀寫操作中能夠充分利用互補的位線信號，而不需要專門的脈沖信號線；提高了鐵電存儲器讀出和寫入的速度、降低了存儲陣列的功耗、減少了存儲器外圍電路的面積。
文檔編號G11C7/12GK101777377SQ201010034038
公開日2010年7月14日 申請日期2010年1月12日 優(yōu)先權(quán)日2010年1月12日
發(fā)明者任天令, 張弓, 賈澤, 陳弘毅 申請人:清華大學