專利名稱：用于讀出放大器的可數(shù)字控制延遲的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及讀取存儲于隨機(jī)存取存儲器(RAM)裝置中的數(shù)據(jù)。
背景技術(shù)：
讀出放大器用以讀取存儲于例如磁性隨機(jī)存取存儲器(MRAM)裝置的基于電阻的存儲器裝置中的數(shù)據(jù)。通常，在MRAM裝置中，第一模擬放大器放大選定MRAM單元的輸出值， 且第二模擬放大器放大參考單元的輸出。讀出放大器比較所接收的輸出值。取決于MRAM 單元的相對于參考單元的輸出的輸出，讀出放大器確定MRAM單元的輸出應(yīng)讀取為高值還是低值，并分別產(chǎn)生能夠由數(shù)字邏輯電路讀取的高輸出或低輸出。從起始MRAM單元的讀取操作的時間到所述值可由數(shù)字讀出放大器準(zhǔn)確地讀取的時間通常存在延遲。當(dāng)起始讀取操作時，讀取選定MRAM單元及參考單元的模擬放大器產(chǎn)生類似輸出，所述輸出在短延遲之后發(fā)散，從而指示MRAM單元的輸出應(yīng)確定為高電平輸出還是低電平輸出。當(dāng)數(shù)字讀出放大器在起始讀取操作之后過早地比較輸出時，選定MRAM單元的輸出及參考輸出可能尚未經(jīng)充分發(fā)散，從而不能實現(xiàn)選定存儲器單元中表示的數(shù)據(jù)值的準(zhǔn)確讀取。另一方面，比適于允許模擬放大器的輸出發(fā)散長地延遲數(shù)字讀出放大器處的比較會減慢存儲器裝置的性能。

發(fā)明內(nèi)容
在特定實施例中，揭示一種用于在讀取數(shù)據(jù)時應(yīng)用受控延遲的電路。所述電路包括讀出放大器，所述讀出放大器具有第一輸入、第二輸入及啟用輸入。還提供耦合到基于磁阻的存儲器單元的輸出的第一放大器及耦合到所述單元的參考輸出的第二放大器。所述電路進(jìn)一步包括耦合到追蹤電路單元的可數(shù)字控制放大器。所述追蹤電路單元包括類似于所述基于磁阻的存儲器的所述單元的至少一個元件。所述讀出放大器的第一輸入耦合到所述第一放大器，所述讀出放大器的第二輸入耦合到所述第二放大器，且所述啟用輸入經(jīng)由邏輯電路耦合到所述第三可數(shù)字控制放大器。一旦所述讀出放大器經(jīng)由邏輯電路從可數(shù)字控制放大器接收啟用信號，隨即所述讀出放大器可基于從基于磁阻的存儲器單元的輸出及參考單元接收的經(jīng)放大值而產(chǎn)生輸出值。在另一特定實施例中，揭示一種包括追蹤單元的設(shè)備。所述追蹤單元包括安置于磁性隨機(jī)存取存儲器(MRAM)陣列中的MRAM單元，其中所述MRAM陣列包括多個MRAM單元。 追蹤放大器包括模擬放大器，所述模擬放大器經(jīng)配置以接收所述追蹤單元的輸出。可控制延遲電路經(jīng)配置以接收數(shù)字控制信號，從而基于所述接收的數(shù)字控制信號控制所述追蹤放大器的輸出的時序。在又一實施例中，揭示一種用于控制啟用信號的時序的方法，所述啟用信號是用以起始讀取磁性隨機(jī)存取存儲器(MRAM)裝置中的數(shù)據(jù)值。包括多個存儲器單元電路的 MRAM裝置經(jīng)配置以包括至少一個MRAM追蹤單元電路。所述追蹤電路包括至少一個MRAM追蹤單元。所述MRAM追蹤單元經(jīng)配置以響應(yīng)于接收到在所述MRAM裝置處施加的讀取信號而產(chǎn)生MRAM追蹤單元輸出。所述追蹤電路還包括所述MRAM裝置中的追蹤放大器以響應(yīng)所述 MRAM追蹤單元輸出。基于所述MRAM追蹤單元輸出，所述追蹤放大器在選擇性延遲之后產(chǎn)生用以起始所述啟用信號的追蹤信號。由本文中所揭示的實施例提供的一個特定優(yōu)點使得在從基于磁阻的存儲器單元讀取數(shù)據(jù)時能夠強(qiáng)加可控延遲，從而使得在不強(qiáng)加不必要長的讀取延遲的情況下能夠準(zhǔn)確地讀取所述數(shù)據(jù)。通過本文中所揭示的實施例提供的另一特定優(yōu)點為通過包括待編程以使 MRAM裝置能夠?qū)崿F(xiàn)可接受錯誤率而無關(guān)于過程變化的可控制延遲裝置而實現(xiàn)的MRAM裝置的改進(jìn)的合格率。在審閱完整個申請案之后，本發(fā)明的其它方面、優(yōu)點及特征將變得顯而易見，整個申請案包括以下章節(jié)“


”、“具體實施方式
”及“權(quán)利要求書”。

圖1為對讀出放大器應(yīng)用可數(shù)字控制延遲的系統(tǒng)的特定說明性實施例的框圖；圖2為表示讀取存儲有高值及低值的存儲器單元單元的輸出的模擬放大器的特定說明性實施例的輸出電平的圖表，其中讀出放大器經(jīng)啟用以在不同時間讀取存儲器單元的輸出；圖3為經(jīng)配置以選擇性延遲讀取數(shù)據(jù)值的啟用信號的產(chǎn)生的存儲器裝置的特定說明性實施例的示意圖；圖4為描繪在激活字線信號后在各種示范性可選擇延遲之后所讀取的讀出放大器數(shù)據(jù)輸入的一對圖表；及圖5為控制產(chǎn)生經(jīng)配置以起始從MRAM裝置讀取值的啟用信號的追蹤信號時的延遲的特定說明性實施例的流程圖。
具體實施例方式圖1為具有針對讀出放大器的可數(shù)字控制延遲的大概標(biāo)示為100的系統(tǒng)的特定說明性實施例的框圖。所述系統(tǒng)100包括基于磁阻的存儲器裝置，例如磁性隨機(jī)存取存儲器 (MRAM)陣列110。系統(tǒng)100進(jìn)一步包括模擬放大器132至136、邏輯電路150及讀出放大器160。讀出放大器160的輸出180呈現(xiàn)從MRAM陣列110中的單元(例如選定存儲器單元 112)讀取輸出的所存儲值。在特定說明性實施例中，MRAM陣列110包括多個存儲器單元、參考單元及追蹤電路單元。為了說明，MRAM陣列110經(jīng)描繪為具有單一選定存儲器單元112、一參考單元114 及一個或一個以上追蹤電路單元116。在特定實施例中，選定存儲器單元112及追蹤電路單元116各自包括無源元件及有源元件。選定存儲器單元112及追蹤電路單元116 (例如)包括包括磁性隧道結(jié)(MTJ)元件120的無源元件，及包括存取晶體管128的有源元件。MTJ 元件120包括自由層122、隧道勢壘IM及固定層126，其操作在下文中參看圖3進(jìn)一步描述。當(dāng)字線118呈現(xiàn)使得特定行中的MRAM單元變?yōu)榭纱嫒〉倪m當(dāng)信號時，使得存儲于選定存儲器單元112及參考單元114處的值分別可用于包括數(shù)據(jù)放大器132的第一放大器及包括參考放大器134的第二放大器。通過配置MTJ單元或其它基于磁阻的存儲器單元以具有高電阻或低電阻從而分別表示高數(shù)據(jù)位值或低數(shù)據(jù)位值，將值存儲于MTJ單元或其它基于磁阻的存儲器單元中。 當(dāng)電流施加于單元時，經(jīng)配置以具有高電阻值的單元與經(jīng)配置以具有低電阻值的單元相比較將呈現(xiàn)更高輸出電壓。例如讀出放大器160的讀出放大器讀取由所述單元產(chǎn)生的電壓， 從而與由具有已知電阻電平的參考單元產(chǎn)生的電壓進(jìn)行比較。通常，參考單元的電阻值為高電阻值與低電阻值的平均值。因此，當(dāng)電流施加于數(shù)據(jù)單元及參考單元時，如果數(shù)據(jù)單元的電壓輸出高于參考單元的電壓輸出，則數(shù)據(jù)單元視為表示高數(shù)據(jù)值。另一方面，如果電流施加于數(shù)據(jù)單元及參考單元且數(shù)據(jù)單元的電壓輸出低于參考單元的電壓輸出，則數(shù)據(jù)單元視為表示低數(shù)據(jù)值。通過比較單元的輸出與存儲器單元的輸出，確定每一單元經(jīng)配置為哪一電阻值，且因此確定哪些數(shù)據(jù)值存儲于單元處。當(dāng)電流施加于選定存儲器單元112及參考單元114時，數(shù)據(jù)放大器132及參考放大器134分別放大選定存儲器單元112及參考單元114的輸出值。通過數(shù)據(jù)放大器132及參考放大器134產(chǎn)生的所放大值呈現(xiàn)于讀出放大器160。讀出放大器160包括第一輸入及第二輸入，其在圖1所示的實施例中包括數(shù)據(jù)輸入162及參考輸入164以及啟用輸入166。在特定實施例中，讀出放大器160在輸出180處產(chǎn)生信號，從而基于比較分別在數(shù)據(jù)輸入162及參考輸入164處接收的由數(shù)據(jù)放大器132及參考放大器134所產(chǎn)生的經(jīng)放大值來指示選定存儲器單元112存儲高值還是低值。舉例來說，當(dāng)由數(shù)據(jù)放大器132及參考放大器134產(chǎn)生的經(jīng)放大值發(fā)散至少閾值量且由數(shù)據(jù)放大器132產(chǎn)生的值大于由參考放大器134產(chǎn)生的值時，選定存儲器單元112經(jīng)確定為表示或存儲高數(shù)據(jù)值。另一方面，當(dāng)由數(shù)據(jù)放大器132及參考放大器134產(chǎn)生的經(jīng)放大值發(fā)散至少所述閾值量且由數(shù)據(jù)放大器132 產(chǎn)生的值小于由參考放大器134產(chǎn)生的值時，選定存儲器單元112經(jīng)確定為表示或存儲低數(shù)據(jù)值。當(dāng)讀出放大器160在讀出放大器160的啟用輸入166處接收到啟用信號152時， 由讀出放大器160進(jìn)行的比較的結(jié)果呈現(xiàn)為輸出180。讀出放大器160確定由數(shù)據(jù)放大器132及參考放大器134產(chǎn)生的經(jīng)放大值是否發(fā)散閾值量可隨著讀出放大器160比較由數(shù)據(jù)放大器132及參考放大器134產(chǎn)生的經(jīng)放大值的時間而變。如果讀出放大器160過早地比較由數(shù)據(jù)放大器132及參考放大器134產(chǎn)生的數(shù)據(jù)值，則所述值可能尚未經(jīng)充分發(fā)散而不能確定數(shù)據(jù)值應(yīng)分類為高值還是低值。數(shù)據(jù)放大器132及參考放大器134的輸出應(yīng)被準(zhǔn)許足以準(zhǔn)許信號發(fā)散時間的延遲，所述時間足以實現(xiàn)在讀出放大器160執(zhí)行比較以確定由選定存儲器單元112呈現(xiàn)哪一值之前輸出值的充分發(fā)散。另一方面，如果所準(zhǔn)許的延遲長于數(shù)據(jù)放大器132及參考放大器134的輸出發(fā)散所花費(fèi)的時間，則所允許的所得存儲器存取時間可能過長，且因此系統(tǒng)100的速度性能可能被不必要地降低。參看圖2來進(jìn)一步描述此行為。第三放大器包括可數(shù)字控制追蹤放大器136，其為可編程的以經(jīng)由啟用信號152 調(diào)整讀出放大器160的延遲。可數(shù)字控制追蹤放大器136接收追蹤電路單元116的輸出值或多個追蹤電路單元116的輸出的平均值。在特定實施例中，可數(shù)字控制追蹤放大器 136(與數(shù)據(jù)放大器132及參考放大器134—樣)為MRAM裝置內(nèi)的所制造組件。所制造組件可能由于批次之間的裝置的制造變化或歸因于設(shè)計估計的變化而具有不同時間響應(yīng)。使用如下文中進(jìn)一步描述的追蹤電路單元116，可數(shù)字控制追蹤放大器136的響應(yīng)性可經(jīng)確定以允許足夠時間使經(jīng)放大的數(shù)據(jù)值被讀出放大器160可靠地讀取。在特定實施例中，追蹤電路單元116經(jīng)設(shè)計以復(fù)制選定存儲器單元112及參考單元114以追蹤或大體上復(fù)制選定存儲器單元112及參考單元114的性能。一旦確定可數(shù)字控制追蹤放大器136的時間響應(yīng)(其也可反映數(shù)據(jù)放大器132及參考放大器134的時間響應(yīng))，隨即可設(shè)定數(shù)字控制信號138，以控制由可數(shù)字控制追蹤放大器136產(chǎn)生的追蹤信號140的時序。追蹤信號140由邏輯電路150放大，所述邏輯電路 150可包括(例如)一對反相器，所述對反相器串聯(lián)連接、可操作以產(chǎn)生處于可操作以控制數(shù)字輸入的電平的啟用信號152。啟用信號152由讀出放大器160的啟用輸入166接收。 因此，當(dāng)啟用信號152達(dá)到啟用電平時，在允許由數(shù)據(jù)放大器132及參考放大器134產(chǎn)生的經(jīng)放大數(shù)據(jù)值逼近穩(wěn)定值的已知延遲之后，讀出放大器160在輸出180處產(chǎn)生反映存儲于選定存儲器單元112中的數(shù)據(jù)值的信號。已知延遲可包括與可數(shù)字控制追蹤放大器136的通過數(shù)字控制信號138設(shè)定的延遲組合的邏輯電路150傳播延遲的組合。為了說明確定讀出放大器160比較由數(shù)據(jù)放大器132及參考放大器134產(chǎn)生的經(jīng)放大值的時間的延遲的結(jié)果，圖2描繪表示讀取存儲有高值及低值的存儲器單元的輸出的模擬放大器的特定說明性實施例的輸出電平的圖表，其中讀出放大器經(jīng)啟用以在不同時間讀取存儲器單元的輸出。在圖2的實例中，所存儲數(shù)據(jù)值相對于存儲于參考單元中的低值為高值。圖表200 展示到例如圖1的讀出放大器160的讀出放大器的字線信號210及數(shù)據(jù)輸入信號220的值。 數(shù)據(jù)輸入信號220表示由例如數(shù)據(jù)放大器132 (圖1)及參考放大器134的放大器產(chǎn)生的隨時間的經(jīng)放大值。所展示的時間間隔從、230、到、232、到、234直到t3 236變動。在一項特定實施例中，從、230到、232，數(shù)據(jù)輸入信號220等于參考值236，所述參考值236 表示高值與低值的平均值。在時間、232，當(dāng)起始字線信號210而讀取選定存儲器單元時， 例如，數(shù)據(jù)輸入信號220開始改變。當(dāng)選定存儲器單元的所表示值(如先前所描述，如響應(yīng)于所施加的電流通過其電阻所確定的值)為高值時，數(shù)據(jù)輸入信號220朝向較高電壓值222 增大。相反，當(dāng)選定存儲器單元112的所表示值為低值時，數(shù)據(jù)輸入信號220朝向較低電壓值2M減小。取決于讀出放大器160經(jīng)啟用以響應(yīng)于第一控制信號(CSl)還是響應(yīng)于后續(xù)第二控制信號(CS2)比較經(jīng)放大值，讀出放大器160對于所存儲的數(shù)據(jù)值在輸出180處可產(chǎn)生不同值。舉例來說，在時間、232，字線信號210轉(zhuǎn)變成高值，從而使得讀取由選定存儲器單元112表示的數(shù)據(jù)值。由于字線信號210在時間、232改變成高值，使得由選定存儲器單元112及參考單元114表示的值為可存取的并耦合到模擬放大器132及134。取決于由選定存儲器單元112表示的值，數(shù)據(jù)輸入信號220表示的經(jīng)放大值開始朝向高值222或低值2M改變。到t2 234時為止，當(dāng)選定存儲器單元112表示高數(shù)據(jù)值時，數(shù)據(jù)輸入信號220從參考值236發(fā)散Aesi_High 242的分離量(s印aration)。當(dāng)選定存儲器單元112表示低數(shù)據(jù)值時，數(shù)據(jù)輸入信號220從參考值236發(fā)散Δ244的分離量。為了此實例的目的，假設(shè) Δ csl_High 242及Acs1_l。w 244的分離量屬于過小而不能由例如圖1的讀出放大器160的讀出放大器可靠地讀取的不定范圍。因此，如果使用、234處的啟用輸入與CSl 260作為讀出放大器160的啟用輸入，則高值可能被錯誤地讀取為低值，而低值可能被錯誤地讀取為高值。相反，到t3 236時為止，當(dāng)由選定存儲器單元112表示高數(shù)據(jù)值時，數(shù)據(jù)輸入信號 220從參考值236發(fā)散Aes2_High 252的分離量，其為了實例目的而假設(shè)為超出使讀出放大器160能夠?qū)?shù)據(jù)輸入信號220可靠地讀取為高值的分離量。類似地，到t3 236時為止，當(dāng)由選定存儲器單元112表示低數(shù)據(jù)值時，數(shù)據(jù)輸入信號220從參考值236發(fā)散△ 2 的分離量，其為了實例的目的而假設(shè)為超出使讀出放大器160能夠?qū)?shù)據(jù)輸入信號220可靠地讀取為低值的分離量。因此，如果使用、234處的啟用輸入與CS2 280作為讀出放大器 160的啟用輸入，則讀出放大器160將能夠準(zhǔn)確地讀取數(shù)據(jù)輸入信號為低值還是高值。如圖2中所說明，如果在數(shù)據(jù)值可達(dá)到恰當(dāng)程度的分離量之前啟用讀出放大器 160，則數(shù)據(jù)值可能被錯讀。如果在較遲時間啟用讀出放大器，則數(shù)據(jù)值可達(dá)到較大程度的分離量，且讀出放大器160將能夠更可靠地讀取數(shù)據(jù)值；然而，如果在啟用讀出放大器160 之前允許經(jīng)過過長時間，則將犧牲時間性能。所揭示的特定實施例使用追蹤電路單元116 來確定包括其存儲器單元及放大器的存儲器裝置的響應(yīng)性，從而確定可能可靠地讀取數(shù)據(jù)值的時間。接著，可數(shù)字控制追蹤放大器136可使用數(shù)字控制信號138來配置以設(shè)定啟用信號施加于讀出放大器160的時間，從而平衡可靠度與時間性能。圖3為經(jīng)配置以選擇性延遲讀取數(shù)據(jù)值的啟用信號的產(chǎn)生的存儲器裝置300的特定說明性實施例的示意圖。存儲器裝置300包括:MRAM陣列310、數(shù)據(jù)放大器320、參考放大器330、可數(shù)字控制追蹤放大器340、邏輯電路360，及經(jīng)配置以產(chǎn)生數(shù)據(jù)信號390的讀出放大器380。如同在圖1的框圖的狀況下，雖然此系統(tǒng)可包括多個數(shù)據(jù)單元、參考單元、追蹤單元、放大器及其它裝置，但為了實例，僅展示并描述單一選定數(shù)據(jù)單元312、單一參考單元 314、單一追蹤單元316、單一數(shù)據(jù)放大器320、單一參考放大器330、單一可數(shù)字控制追蹤放大器340、單一邏輯電路360及單一讀出放大器380。如同在圖1的系統(tǒng)100中，啟用信號 370使得在讀出放大器380處將數(shù)據(jù)值與參考信號比較以產(chǎn)生數(shù)據(jù)信號390。啟用信號370 基于由可數(shù)字控制追蹤放大器340產(chǎn)生的追蹤信號342由邏輯電路360產(chǎn)生。因此，由于施加于可控制延遲電路344的數(shù)字控制信號346，啟用信號370的時序可由可數(shù)字控制追蹤放大器340來指導(dǎo)。數(shù)據(jù)放大器320及參考放大器330各自包括耦合到箝位晶體管及選擇晶體管的例如P溝道金屬氧化物半導(dǎo)體(PM0Q晶體管的負(fù)載裝置。箝位電壓V。lamp 3 施加于箝位晶體管的控制端子以限制通過數(shù)據(jù)放大器320的讀取電流I,eadl 338及通過參考放大器330 的讀取電流IMad2 339。單元選擇信號322施加于例如多路復(fù)用器的晶體管的選擇晶體管的控制端子，以選擇性地將選定數(shù)據(jù)單元312耦合到數(shù)據(jù)放大器320并將參考單元314耦合到參考放大器330。選定數(shù)據(jù)單元312包括耦合到存取晶體管的磁性隧道結(jié)(MTJ)元件。MTJ元件根據(jù)電阻來存儲數(shù)據(jù)值，所述電阻因MTJ的自由層具有處于與MTJ的固定層平行或反向平行定向的磁矩而由MTJ元件顯現(xiàn)。為了說明的目的，MTJ元件表示為可表示邏輯高值或邏輯低值的電阻器(Rmtj)。通過經(jīng)由將適當(dāng)選擇信號322施加于數(shù)據(jù)放大器320的選擇晶體管而將數(shù)據(jù)放大器320耦合到選定數(shù)據(jù)單元312且通過經(jīng)由字線(WL) 314處的適當(dāng)信號將選定數(shù)據(jù)單元 312的存取晶體管接通而執(zhí)行數(shù)據(jù)讀取操作。選定數(shù)據(jù)單元312的MTJ元件的電阻以讀取電流Ireadl 338來反映，所述讀取電流Ireadl 338從供應(yīng)電壓(Vdd)通過負(fù)載裝置、箝位晶體管、選擇晶體管、MTJ元件及存取晶體管流動到接地。箝位電壓Velamp 3M施加于箝位晶體管的控制端子，以限制讀取電流Iradl 338從而不干擾存儲于選定數(shù)據(jù)單元312處的數(shù)據(jù)值。
數(shù)據(jù)放大器320中的負(fù)載裝置耦合到箝位晶體管的節(jié)點處的電壓由數(shù)據(jù)放大器 320輸出作為數(shù)據(jù)信號326。例如在圖2的220處所描繪，隨著讀取操作開始且可穩(wěn)定于基于存儲于選定數(shù)據(jù)單元312處的數(shù)據(jù)值的最終值，數(shù)據(jù)信號3 可具有初始值。穩(wěn)定于最終值所需要的時間量可取決于箝位晶體管的強(qiáng)度而變，且數(shù)據(jù)信號3 還可受例如過程變化及熱噪聲的因素影響。如先前所描述，在使得存儲于選定數(shù)據(jù)單元312及參考單元316中的值為可存取的時間與值達(dá)到準(zhǔn)確地指示由選定數(shù)據(jù)單元312表示的數(shù)據(jù)值的分離量電平的時間之間存在延遲。由導(dǎo)線及晶體管的配置產(chǎn)生的電容性充電與電感效應(yīng)及電阻性效應(yīng)延遲又引起追蹤信號342與啟用信號370的邏輯電壓電平轉(zhuǎn)變的延遲。如果系統(tǒng)300的設(shè)計及制造在追蹤信號342的轉(zhuǎn)變產(chǎn)生之前提供準(zhǔn)確地讀取所存儲數(shù)據(jù)值的足夠分離量，則可確定在使讀出放大器380能夠可靠地讀取數(shù)據(jù)值之前不需要額外延遲。然而，在準(zhǔn)許額外分離量的另一延遲適當(dāng)?shù)那闆r下，數(shù)字控制信號346可使可控制延遲電路344著手使可數(shù)字控制追蹤放大器340延遲呈現(xiàn)起始啟用信號370的追蹤信號342。在一項特定實施例中，可控制延遲電路344包括包括多個箝位晶體管34 至 344d的箝位電路；及一個一直接通的箝位晶體管345，所述箝位晶體管345具有共同耦合的源極及共同耦合的漏極。數(shù)字控制信號346包括一系列位，所述位經(jīng)配置以選擇性地激活多個箝位晶體管34 至344d中的選定晶體管的柵極。為了視覺簡單，假設(shè)數(shù)字控制信號包括多位總線，其經(jīng)配置以將一位控制信號選擇性地施加于可控制延遲電路344的多個箝位晶體管34 至344d中的每一者的柵極。在存儲器裝置300的物理實施方案中，可包括外部引腳以接收數(shù)字控制信號；344的所述位中的每一者，或多個引腳可接收可經(jīng)去耦以表示數(shù)字控制信號344的多個組合中的每一者的值。或者，當(dāng)無外部引腳提供于存儲器裝置 300上以接收數(shù)字控制信號344時，數(shù)字控制信號344的位可通過控制存儲器裝置的配置及使用而連接到可選擇的其它已知位值。如在展示于圖3中的特定實施例中所展示，多個箝位晶體管34 至344d及箝位晶體管345在等效于接收Velamp 324的箝位晶體管插入于數(shù)據(jù)放大器320與參考放大器330 中所在的點的點處并聯(lián)地插入于可數(shù)字控制追蹤放大器340中。箝位晶體管34 至344d 及345可各自經(jīng)設(shè)計以大體上類似于數(shù)據(jù)放大器320及參考放大器330的箝位晶體管。在激活字線WL 314之后，選擇性地啟用箝位晶體管34 至344d中的多個晶體管更改了在產(chǎn)生追蹤信號342的足以在到邏輯電路360的輸入處經(jīng)辨識的電壓改變時的延遲。例如通過施加為“0000”的數(shù)字控制信號346斷開所有箝位晶體管34 至344d 導(dǎo)致可控制延遲電路344的配置中的最短可編程延遲。結(jié)果，追蹤信號342的電壓轉(zhuǎn)變將在來自可控制延遲電路344的最小可能延遲之后或在施加字線WL 314處的讀取信號的時間之后產(chǎn)生。因此，如果確定來自可控制延遲電路344的最小延遲或無額外延遲為適當(dāng)?shù)模?則為“0000”的數(shù)字控制信號346可施加于可控制延遲電路?；蛘?，如果確定應(yīng)插入另一延遲以允許數(shù)據(jù)放大器320及參考放大器330的輸出達(dá)到穩(wěn)定且充分發(fā)散的電平，則施加于可控制延遲電路344的數(shù)字控制信號346可經(jīng)調(diào)整以提供所述另一延遲。舉例來說，通過激活所有多個箝位晶體管34 至344d，(例如)通過施加為“1111”的數(shù)字控制信號，產(chǎn)生追蹤信號342的電壓轉(zhuǎn)變之前的來自可控制延遲電路344的最長可能延遲。相應(yīng)地，向數(shù)字控制信號346施加四位碼的其它排列可導(dǎo)致具有不同延遲的可選擇范圍。通過增大或減小包括于可控制延遲電路344中的晶體管的數(shù)目可使得可選擇延遲的另一范圍可用。Itrack 348可超出改變追蹤單元316處的數(shù)據(jù)值所需要的臨界電流。然而，追蹤單元316處的數(shù)據(jù)值可設(shè)定為低值，使得如果Iteaek 348超出臨界電流，則邏輯低值將在不損害追蹤電路的操作的情況下寫入到追蹤單元316。在特定實施例中，可控制延遲電路344包括預(yù)充電電路350。預(yù)充電電路350使可控制延遲電路344的輸出能夠預(yù)充電到預(yù)定電平(例如，接地或邏輯低值)。在所說明實施例中，施加于預(yù)充電電路342的高控制值將負(fù)載PMOS的柵極去耦且將追蹤信號342保持于接地。當(dāng)施加于預(yù)充電電路的控制值轉(zhuǎn)變成低值時，負(fù)載PMOS以二極管連接的配置重新耦合，且從接地釋放追蹤信號342。因為追蹤單元316存儲低值，所以追蹤信號342的電壓電平將以受經(jīng)激活的箝位晶體管34 至344d的數(shù)目影響的速率從邏輯低值增大到邏輯高值，其可經(jīng)檢測為到邏輯電路360的輸入處的低至高的轉(zhuǎn)變。一旦確定裝置或裝置群組的分離量特性，隨即可設(shè)定數(shù)字控制信號346，以控制向讀出放大器380施加啟用信號370的時序。如先前所描述，以下情形為所要的應(yīng)用延遲 (如果需要)以允許數(shù)據(jù)放大器320的數(shù)據(jù)信號3 輸出及參考放大器330的參考信號336 輸出達(dá)到使讀出放大器380準(zhǔn)確地讀取表示于選定數(shù)據(jù)單元312中的所存儲數(shù)據(jù)值的分離量。因此，數(shù)字控制信號346應(yīng)經(jīng)設(shè)定以允許所存儲數(shù)據(jù)值的準(zhǔn)確讀取。另一方面，數(shù)字控制信號346應(yīng)經(jīng)設(shè)定以便不會過度減慢存儲器檢索過程。已知所存儲值的經(jīng)驗分析可用以選擇適當(dāng)數(shù)字控制信號346。舉例來說，在選擇適當(dāng)數(shù)字控制信號346時，數(shù)字控制信號346可經(jīng)初始設(shè)定以在產(chǎn)生追蹤信號342的邏輯轉(zhuǎn)變時應(yīng)用最大可能延遲?？山又ㄟ^應(yīng)用代碼作為數(shù)字控制信號346而測試存儲器裝置300，直到讀取到超出選定錯誤率的錯誤數(shù)據(jù)值為止，所述代碼導(dǎo)致連續(xù)較短的延遲。在此點上，作為數(shù)字控制信號346應(yīng)用的代碼可接著經(jīng)改變以使所應(yīng)用延遲增大一預(yù)期將數(shù)據(jù)讀取錯誤的數(shù)目減少到可接受錯誤率以下的選定量?？山邮苠e誤率可低達(dá)零(0)個錯誤，或可準(zhǔn)許所規(guī)定數(shù)目個數(shù)據(jù)讀取錯誤。通過包括可控制延遲電路344，可改進(jìn)存儲器裝置300的制造合格率。在不包括延遲裝置或包括不可調(diào)整的延遲裝置的存儲器裝置中，讀取數(shù)據(jù)值的所得錯誤率可達(dá)到或超出存儲器裝置(除包括于特定制造批次中的多個存儲器裝置外)中可能必須丟棄的閾值量。與不包括延遲裝置或包括不可調(diào)整的延遲裝置的存儲器裝置相反，本文中所揭示的存儲器裝置300的實施例可使得能夠在延遲存儲器單元的讀取時進(jìn)行調(diào)整，使得存儲器裝置顯現(xiàn)在可容許水平內(nèi)的錯誤率。一旦產(chǎn)生追蹤信號342，隨即將追蹤信號342施加于邏輯電路360，所述邏輯電路 360在一個特定實施例中包括串聯(lián)連接以放大由追蹤信號342供應(yīng)的高數(shù)據(jù)值或低數(shù)據(jù)值的第一反相器362及第二反相器364。當(dāng)追蹤信號342達(dá)到足夠高的電壓以被辨識為邏輯高輸入信號時，第一反相器362將追蹤信號342反相且從邏輯高輸出轉(zhuǎn)變成邏輯低輸出。第二反相器364接收第一反相器362的輸出，其在此狀況下將追蹤信號342重新反相成其原始邏輯值且處于可由另一數(shù)字裝置使用的電壓電平。因此，邏輯電路360的輸出向讀出放大器380提供追蹤信號342的正確數(shù)字電平版本作為啟用信號370。邏輯電路360在將追蹤信號342轉(zhuǎn)換為啟用信號370時可強(qiáng)加傳播延遲。在設(shè)定數(shù)字控制信號346時可考慮邏輯電路360的此傳播延遲，因為傳播延遲將添加到由可控制延遲電路344強(qiáng)加的延遲。圖4為描繪在激活字線信號后在各種示范性可選擇延遲周期之后所讀取的讀出放大器數(shù)據(jù)輸入的一對圖表。確切地說，圖4展示一表示(例如)由可控制延遲電路344 選擇性延遲的啟用信號如何影響例如圖3的讀出放大器380的讀出放大器接收到的輸入 (且因此影響讀出放大器的數(shù)據(jù)輸出)的圖表400。為易于說明，假設(shè)將向讀出放大器呈現(xiàn)來自存儲高值的數(shù)據(jù)單元及存儲低值的參考單元的輸入，因此讀出放大器的所要輸出為高值。為從讀出放大器發(fā)出高值輸出，如先前參看圖2所描述，輸入必須在數(shù)據(jù)值與參考值之間發(fā)散或分離至少閾值量。圖表400說明為易于說明已經(jīng)簡化的一般行為，且可能未必按比例展示或以其它方式解釋為限制本發(fā)明的范圍。圖表400相對于對應(yīng)獨(dú)立水平軸404上的時間在對應(yīng)相依的垂直軸402上繪制電壓。圖表400展示V。n閾值電平406，所述V。n閾值電平406展示(例如)啟用輸入將被成功觸發(fā)時的閾值，或第一數(shù)字反相器輸入達(dá)到足夠高的電平從而使得其輸出下降到低電平 (且又如在圖3的邏輯電路360中所展示，使得接收第一數(shù)字反相器的輸出的第二數(shù)字反相器使其輸出上升到高數(shù)字電平電壓值)時的閾值。圖表400還展示多個觸發(fā)信號，其包括字線(WL)信號420 ；及到讀出放大器的多個經(jīng)延遲的啟用信號，所述多個經(jīng)延遲的啟用信號包括可根據(jù)如參看圖3描述的特定實施例產(chǎn)生的表示示范性經(jīng)延遲的啟用信號的最小延遲啟用信號422、中間延遲啟用信號似4及最大延遲啟用信號426。多個經(jīng)延遲的啟用信號422至似6可表示追蹤信號342，其中圖表400用以評估適當(dāng)啟用信號的選擇，而無關(guān)于由邏輯電路360添加的延遲，或替代地并入有由邏輯電路360添加的延遲。舉例來說，最小延遲啟用信號422可表示，在多個箝位晶體管34 至344d中的每一者用為“0000”的數(shù)字控制信號346斷開時施加啟用信號所得的延遲。中間延遲似4可表示，當(dāng)(例如)多個箝位晶體管34 至344d的一半(例如)通過使用為“1100”、“0011” 的數(shù)字控制代碼346或四位代碼的類似排列被激活時所得的延遲。最大延遲似6可表示， 當(dāng)所有多個箝位晶體管；34如至344d(例如)通過使用為“1111”的數(shù)字控制代碼被激活時所得的延遲。圖表400展示可變時間處的SA_in輸入412的狀態(tài)，以說明能夠可選擇地或可控制地延遲到讀出放大器的啟用信號的優(yōu)點。在、430，WL信號420開始轉(zhuǎn)變成高或作用電平，所述高或作用電平如參看圖3所描述開始使存儲于選定存儲器單元中的數(shù)據(jù)值變?yōu)榭纱嫒〉摹Ｔ凇?31，WL信號420達(dá)到一電平，其中信號針對由SA_in 412呈現(xiàn)給讀出放大器的值已開始經(jīng)由存儲器單元及模擬放大器傳播從而開始發(fā)散或分離。在t2 432，WL信號420達(dá)到V。n閾值406。在t2 432，SA_in信號412已發(fā)散少許。 因此，倘若達(dá)到高電平的WL信號420用以啟用讀出放大器，則讀出放大器可能錯誤地讀取所表示的值，且錯誤地產(chǎn)生錯誤的數(shù)據(jù)輸出。在、430，在WL信號420轉(zhuǎn)變成高電平的情況下，經(jīng)延遲的啟用信號422、似4及 426開始轉(zhuǎn)變成高電平值。最小延遲信號422在t3 433達(dá)到V。n閾值406，其中SA_in 412 的分離量為Amin 452。中間延遲信號似4在、434達(dá)到V。n閾值406，其中SA_in 412的分離量為Amed 454。最大延遲信號似6在t5 435達(dá)到V。n閾值406，其中SA_in 412的分離量為456。在經(jīng)延遲的啟用信號中的每一者達(dá)到V。n 406時評估SA_in 412的分離量，可確定經(jīng)延遲的啟用信號及對應(yīng)數(shù)字延遲信號的哪一選擇提供讀取準(zhǔn)確度與存儲器讀取延遲之間的適當(dāng)平衡。較長延遲通常導(dǎo)致較大分離量，但可選擇準(zhǔn)確度與速度之間的任何所要折衷。圖5為控制產(chǎn)生追蹤信號時的延遲的特定說明性實施例的流程圖500，所述追蹤信號經(jīng)配置以起始啟用信號以從MRAM裝置讀取若干值。在502處，MRAM裝置經(jīng)配置以包括多個存儲器單元及一追蹤電路，所述追蹤電路包括MRAM追蹤單元及可數(shù)字控制追蹤放大器。在504處，至少一個MRAM追蹤單元經(jīng)配置以響應(yīng)于施加于MRAM裝置的讀取信號而產(chǎn)生MRAM追蹤單元輸出。在506處，可數(shù)字控制放大器經(jīng)配置以響應(yīng)于MRAM單元追蹤輸出而產(chǎn)生追蹤信號，并在產(chǎn)生追蹤信號時應(yīng)用選擇性延遲。根據(jù)圖5的方法的特定實施例，追蹤信號可耦合到讀出放大器的啟用輸入，所述讀出放大器經(jīng)配置以從MRAM裝置的多個存儲器電路讀取數(shù)據(jù)值。所述追蹤信號可經(jīng)由邏輯電路耦合到讀出放大器的啟用輸入，所述邏輯電路經(jīng)配置以產(chǎn)生對應(yīng)于追蹤信號的電平的數(shù)字信號電壓。根據(jù)其它特定實施例，基于追蹤電路的響應(yīng)響應(yīng)于讀取信號而確定產(chǎn)生追蹤信號時的選擇性延遲，其中追蹤電路的響應(yīng)被視為代表MRAM裝置的存儲器單元電路的響應(yīng)?？蓴?shù)字控制放大器可接收數(shù)字控制信號，其經(jīng)配置以控制由可數(shù)字控制追蹤放大器應(yīng)用的選擇性延遲。在一項實施例中，可數(shù)字控制追蹤放大器可包括箝位電路，所述箝位電路使得追蹤電路響應(yīng)于數(shù)字控制信號而應(yīng)用選擇性延遲。又，在另一特定實施例中，追蹤電路可包括多個MRAM追蹤單元。MRAM追蹤單元中的每一者呈現(xiàn)個別MRAM追蹤單元輸出。 多個MRAM追蹤單元中的每一者的個別MRAM追蹤單元輸出經(jīng)平均，以產(chǎn)生由可數(shù)字控制追蹤放大器接收的MRAM追蹤單元輸出。所屬領(lǐng)域的技術(shù)人員將進(jìn)一步了解，結(jié)合本文中所揭示的實施例而描述的各種說明性邏輯塊、配置、模塊、電路及算法步驟可實施為電子硬件、計算機(jī)軟件或兩者的組合。為了清楚地說明硬件與軟件的此可互換性，各種說明性組件、塊、配置、模塊、電路及步驟已在上文大體上按其功能性進(jìn)行了描述。將此功能性實施為硬件還是軟件取決于特定應(yīng)用及強(qiáng)加于整個系統(tǒng)上的設(shè)計約束。所屬領(lǐng)域的技術(shù)人員可針對每一特定應(yīng)用以變化的方式實施所描述的功能性，但所述實施例決策不應(yīng)被解釋為導(dǎo)致偏離本發(fā)明的范圍。結(jié)合本文中所揭示的實施例而描述的方法或算法的步驟可直接具體化于硬件、由處理器執(zhí)行的軟件模塊或兩者的組合中。軟件模塊可駐留于以下各項中隨機(jī)存取存儲器 (RAM)、快閃存儲器、只讀存儲器(ROM)、可編程只讀存儲器(PR0M)、可擦除可編程只讀存儲器(EPROM)、電可擦除可編程只讀存儲器(EEPROM)、寄存器、硬盤、可裝卸盤、壓縮光盤只讀存儲器(CD-ROM)或此項技術(shù)中已知的任何其它形式的存儲媒體。示范性存儲媒體耦合到處理器，使得處理器可從存儲媒體讀取信息，并向存儲媒體寫入信息。在替代例中，存儲媒體可與處理器成一體式。處理器及存儲媒體可駐留于專用集成電路(ASIC)中。ASIC可駐留于計算裝置或用戶終端中。在替代例中，處理器及存儲媒體可作為離散組件駐留于計算裝置或用戶終端中。提供所揭示實施例的先前描述以使得所屬領(lǐng)域的技術(shù)人員能夠制造或使用所揭示實施例。對于所屬領(lǐng)域的技術(shù)人員來說，對這些實施例的各種修改將為顯而易見的，且可在不偏離本發(fā)明的范圍的情況下將本文中所定義的原理應(yīng)用于其它實施例。因此，本發(fā)明并不意在限于本文中所展示的實施例，而是應(yīng)符合與如所附權(quán)利要求書所定義的原理及新穎特征一致的可能最廣范圍。
權(quán)利要求
1.一種用于與基于磁阻的存儲器一起使用的電路，所述電路包含讀出放大器，其具有第一輸入、第二輸入及啟用輸入；第一放大器，其耦合到所述基于磁阻的存儲器的單元的輸出；第二放大器，其耦合到所述單元的所述輸出的參考；以及第三可數(shù)字控制放大器，其耦合到追蹤電路單元，所述追蹤電路單元包括類似于所述基于磁阻的存儲器的所述單元的至少一個元件，其中所述第一輸入耦合到所述第一放大器，所述第二輸入耦合到所述第二放大器，且所述啟用輸入經(jīng)由邏輯電路耦合到所述第三可數(shù)字控制放大器。
2.根據(jù)權(quán)利要求1所述的電路，其中所述追蹤電路單元包括至少一個無源組件及至少一個有源組件，所述至少一個無源組件及所述至少一個有源組件對應(yīng)于所述基于磁阻的存儲器中的操作單元中所包括的無源組件及有源組件。
3.根據(jù)權(quán)利要求1所述的電路，其中所述追蹤電路單元包括遍布所述基于磁阻的存儲器安置的多個追蹤單元。
4.根據(jù)權(quán)利要求1所述的電路，其中所述第三可數(shù)字控制放大器包括耦合到所述第一放大器的所述啟用輸入的可控制延遲電路。
5.根據(jù)權(quán)利要求4所述的電路，其進(jìn)一步包含邏輯電路，所述邏輯電路經(jīng)配置以接收所述可控制延遲電路的輸出，且向所述讀出放大器的所述啟用輸入提供經(jīng)延遲的啟用信號。
6.根據(jù)權(quán)利要求4所述的電路，其中在所述可控制延遲電路處引入的延遲為可選擇的以平衡信號發(fā)散時間與存儲器存取時間。
7.根據(jù)權(quán)利要求1所述的電路，其中所述第三可數(shù)字控制放大器包含預(yù)充電電路，所述預(yù)充電電路經(jīng)配置以設(shè)定所述可控制延遲電路的輸出電壓電平。
8.一種設(shè)備，其包含追蹤單元，其包括安置于磁性隨機(jī)存取存儲器(MRAM)陣列中的MRAM單元，所述MRAM 陣列包括多個MRAM單元；追蹤放大器，其包括模擬放大器，所述模擬放大器經(jīng)配置以接收所述追蹤單元的輸出；以及可控制延遲電路，其經(jīng)配置以接收數(shù)字控制信號，從而基于所述接收的數(shù)字控制信號來控制所述追蹤放大器的輸出的時序。
9.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述追蹤單元經(jīng)配置以預(yù)充電到已知電壓，從而建立所述追蹤放大器的參考電壓。
10.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述數(shù)字控制信號是基于所述追蹤放大器對所述追蹤單元的所述輸出的響應(yīng)而選擇的。
11.根據(jù)權(quán)利要求10所述的設(shè)備，其進(jìn)一步包含耦合到所述追蹤放大器且并不用于數(shù)據(jù)的存儲的多個追蹤單元，其中所述數(shù)字控制信號是基于所述多個追蹤單元的平均響應(yīng)而選擇的。
12.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述可控制延遲電路包括與所述追蹤放大器操作性耦合的多個箝位晶體管，所述多個箝位晶體管中的每一箝位晶體管對所述數(shù)字控制信號中所包括的多個位中的一者進(jìn)行響應(yīng)以延遲所述追蹤放大器的所述輸出。
13.根據(jù)權(quán)利要求8所述的設(shè)備，其進(jìn)一步包含邏輯電路，所述邏輯電路經(jīng)配置以放大所述追蹤放大器的所述輸出，從而產(chǎn)生啟用信號。
14.根據(jù)權(quán)利要求13所述的設(shè)備，其中所述邏輯電路包括第一信號反相器及第二信號反相器，其中所述第一信號反相器接收所述追蹤放大器的所述輸出，且所述第二信號反相器接收所述第一信號反相器的輸出。
15.一種用于控制啟用信號的時序的方法，所述啟用信號用以起始磁性隨機(jī)存取存儲器(MRAM)裝置中的數(shù)據(jù)值的讀取，所述方法包含配置包括多個存儲器單元電路的MRAM裝置以包括追蹤電路，所述追蹤電路包括至少一個MRAM追蹤單元，所述至少一個MRAM追蹤單元經(jīng)配置以響應(yīng)于接收到在所述 MRAM裝置處施加的讀取信號而產(chǎn)生MRAM追蹤單元輸出；以及追蹤放大器，其經(jīng)配置以響應(yīng)于所述MRAM單元追蹤輸出而產(chǎn)生追蹤信號，且進(jìn)一步經(jīng)配置以在產(chǎn)生所述追蹤信號時應(yīng)用選擇性延遲，借此使用所述追蹤信號以起始啟用信號。
16.根據(jù)權(quán)利要求15所述的方法，其進(jìn)一步包含將所述追蹤信號可操作地耦合到讀出放大器的啟用輸入，所述讀出放大器經(jīng)配置以從所述MRAM裝置的所述多個存儲器單元電路讀取數(shù)據(jù)值。
17.根據(jù)權(quán)利要求16所述的方法，其進(jìn)一步包含經(jīng)由邏輯電路將所述追蹤信號可操作地耦合到所述讀出放大器的所述啟用輸入，所述邏輯電路經(jīng)配置以產(chǎn)生對應(yīng)于所述追蹤信號的電平的數(shù)字信號電壓。
18.根據(jù)權(quán)利要求15所述的方法，其進(jìn)一步包含基于所述追蹤電路的響應(yīng)響應(yīng)于所述讀取信號而確定產(chǎn)生所述追蹤信號時的所述選擇性延遲，其中所述追蹤電路的所述響應(yīng)被視為代表所述MRAM裝置的所述存儲器單元電路的響應(yīng)。
19.根據(jù)權(quán)利要求15所述的方法，其中所述追蹤放大器包括經(jīng)配置以接收數(shù)字控制信號的可數(shù)字控制放大器，所述數(shù)字控制信號經(jīng)配置以控制由所述可數(shù)字控制追蹤放大器應(yīng)用的所述選擇性延遲。
20.根據(jù)權(quán)利要求19所述的方法，其中所述可數(shù)字控制放大器包括箝位電路，所述箝位電路經(jīng)配置以使得所述追蹤電路響應(yīng)于所述數(shù)字控制信號而應(yīng)用所述選擇性延遲。
21.根據(jù)權(quán)利要求15所述的方法，其中所述追蹤電路包括多個MRAM追蹤單元，所述MRAM追蹤單元中的每一者呈現(xiàn)個別MRAM 追蹤單元輸出；且所述多個MRAM追蹤單元中的每一者的所述個別MRAM追蹤單元輸出經(jīng)平均以產(chǎn)生由所述追蹤放大器接收的所述MRAM追蹤單元輸出。
全文摘要
本發(fā)明揭示在讀取磁性隨機(jī)存取存儲器(MRAM)裝置時插入可選擇延遲的電路、設(shè)備及方法。一種電路包括讀出放大器(160)，其具有第一輸入(162)、第二輸入(164)及啟用輸入(166)；第一放大器(132)，其耦合到基于磁阻的存儲器單元(112)的輸出；第二放大器(134)，其耦合到所述單元的參考輸出；及可數(shù)字控制放大器(136)，其耦合到類似于所述MRAM的所述單元的追蹤電路單元(116)。所述讀出放大器的所述第一輸入耦合到所述第一放大器，所述讀出放大器的所述第二輸入耦合到所述第二放大器，且所述啟用輸入經(jīng)由邏輯電路(150)耦合到所述第三可數(shù)字控制放大器。一旦所述讀出放大器經(jīng)由所述邏輯電路從所述可數(shù)字控制放大器接收到啟用信號(152)，所述讀出放大器隨即可基于從所述基于磁阻的存儲器單元的所述輸出及參考單元接收的經(jīng)放大值而產(chǎn)生輸出值。
文檔編號G11C11/16GK102227776SQ200980147666
公開日2011年10月26日 申請日期2009年12月7日 優(yōu)先權(quán)日2008年12月8日
發(fā)明者樸東奎, 楊賽森, 穆罕默德·哈?！に骼ぐ⒉?拉赫馬, 鐘成, 阿諾什·B·達(dá)維埃爾瓦拉 申請人:高通股份有限公司