專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲裝置，特別是涉及一種存儲單元的讀取電路。
背景技術：
已知有多端口結(jié)構(gòu)的半導體存儲裝置。例如，一般采用下述結(jié)構(gòu)，即采用具備存 儲電路、一個寫入電路、兩個讀取電路的存儲單元，各讀取電路通過在位線與接地電源之間 串聯(lián)連接兩級以上的晶體管而構(gòu)成，在接地側(cè)的晶體管的柵極上連接存儲電路的數(shù)據(jù)保持 節(jié)點，在另一個晶體管的柵極上連接字線(參照專利文獻1)。
專利文獻1 :特開平5-12870號公報 根據(jù)上述以往的半導體存儲裝置，為了使位線全振幅，在各讀取電路中分別需要 大尺寸的多級串聯(lián)晶體管，會導致存儲單元的面積增大。 而且，為了高速化而增大晶體管的尺寸時，會導致位線長度的增大、位線附帶的晶 體管的擴散電容的增大。由此，即使增大晶體管尺寸，讀取速度也會達到極限，不會再增加。
而且，隨著工藝的微細化，低電源電壓中的多級串聯(lián)晶體管的速度劣化越來越顯 著，存在低電源電壓中的讀取速度劣化增加的問題。 近幾年，強調(diào)向微細化工藝的對應或SOC(silicon on chip)用存儲器中的小面積 化、高速化、多端口化的要求，以上問題的重要性正在增加。

發(fā)明內(nèi)容
本發(fā)明鑒于上述情況而實現(xiàn)，目的在于提供一種能夠?qū)崿F(xiàn)存儲單元的小面積化、 高速化、低電源電壓動作的特性提高的半導體存儲裝置。 為了解決上述課題，本發(fā)明在具備共用輸出布線的多個存儲單元的半導體存儲裝 置中，所述多個存儲單元的每一個具備存儲電路，其具有數(shù)據(jù)保持節(jié)點；寫入電路，其向 所述存儲電路寫入數(shù)據(jù)；和讀取電路，其從所述存儲電路讀取數(shù)據(jù)；所述讀取電路具備開 關用晶體管，其根據(jù)第一控制信號，連接所述數(shù)據(jù)保持節(jié)點和控制線；復位用晶體管，其根 據(jù)第二控制信號，對所述控制線進行復位；和輸出布線驅(qū)動用晶體管，其具有與所述控制線 連接的柵極、與所述輸出布線連接的漏極、與電源連接的源極。
(發(fā)明效果) 根據(jù)本發(fā)明，在構(gòu)成讀取電路的開關用晶體管、復位用晶體管、輸出布線驅(qū)動用晶 體管中，插入到輸出布線(例如位線)與電源之間的僅是輸出布線驅(qū)動用晶體管，因此能夠 以比較小的尺寸的晶體管實現(xiàn)。 特別是，在多端口結(jié)構(gòu)的半導體存儲裝置中，基于讀取電路的晶體管尺寸削減效 果帶來的存儲單元的面積削減效果大。另外，在布線條數(shù)多的多端口結(jié)構(gòu)的半導體存儲裝 置中，無需布線溝道的開銷(overhead)的效果也大。 而且，由于可實現(xiàn)串聯(lián)一級晶體管中的位線驅(qū)動、以及基于存儲單元變小的位線 長度的縮短效果、基于位線驅(qū)動用晶體管的尺寸的削減的位線負載電容降低效果等，能夠高速進行位線遷移，從而能夠?qū)崿F(xiàn)讀取速度的高速化。除了速度之外，在確保低電源電壓動 作的速度性能和確保大容量化的速度性能這些方面也能提高效果，并且能夠?qū)崿F(xiàn)存儲器的 大容量化、削減低電源電壓動作的動作功率等。


圖1是表示本發(fā)明的實施方式1的半導體存儲裝置的結(jié)構(gòu)的電路圖。 圖2是表示圖1的半導體存儲裝置的動作的時序圖。 圖3是表示本發(fā)明的實施方式2的半導體存儲裝置的結(jié)構(gòu)的模塊圖。 圖4是表示圖3的半導體存儲裝置的動作的時序圖。 圖5是表示本發(fā)明的實施方式3的半導體存儲裝置的結(jié)構(gòu)的模塊圖。 圖6是表示圖5的半導體存儲裝置的動作的時序圖。 圖7是表示本發(fā)明的實施方式4的半導體存儲裝置的結(jié)構(gòu)的模塊圖。 圖8是表示圖7中的讀出放大器的詳細結(jié)構(gòu)例的電路圖。 圖9是表示圖7的半導體存儲裝置的動作的時序圖。 圖10是表示本發(fā)明的實施方式5的半導體存儲裝置的結(jié)構(gòu)的電路圖。 圖11是表示本發(fā)明的實施方式6的半導體存儲裝置的結(jié)構(gòu)的電路圖。 圖12是表示本發(fā)明的實施方式7的半導體存儲裝置的結(jié)構(gòu)的電路圖。
圖中1-存儲電路；20-寫入電路；30-讀取電路；31_開關用晶體管；32_復位用
晶體管；33-輸出布線驅(qū)動用晶體管；45-預充電用晶體管；50-讀寫電路；5卜寫入用晶體
管；80-讀出放大器；85-反相器；90-源極電源線控制用晶體管；100-存儲單元；CLK-時 鐘信號；CLR-所有位清除信號；CNT-源極電源線控制信號；DI、 /DI-輸入數(shù)據(jù)信號；DO-輸 出數(shù)據(jù)信號；DR-輸出布線驅(qū)動用晶體管控制線；MD、/MD-存儲電路數(shù)據(jù)保持節(jié)點；PLS-脈 沖信號；RBIT、 /RBIT-讀取位線；RBITO、 RBIT1-讀取位線；RE-讀取使能信號；RST-復位 控制信號；SAE-讀出放大器使能信號；SRC-源極電源線；WBIT、 /WBIT-寫入位線；WBITO、 WBIT1-寫入位線；WE-寫入使能信號；WWL、WWL0、WWL1-寫入字線；/PC、/PCO、/PCI-預充電 控制信號；/RWL、 /RWLO、 /RWL1-讀取字線；/RWWL、 /RWWLO、 /RWWL1-讀寫字線。
具體實施例方式
下面，參照

本發(fā)明的半導體存儲裝置的實施方式。
(實施方式1) 圖1是本發(fā)明的實施方式1的半導體存儲裝置的電路圖。圖1的半導體存儲裝置 具備共用寫入位線WBIT和讀取位線RBIT的多個存儲單元100。各存儲單元100具備存儲 數(shù)據(jù)的存儲電路10、向存儲電路10寫入數(shù)據(jù)的寫入電路20、從存儲電路10讀取數(shù)據(jù)的讀 取電路30。 存儲電路10具有構(gòu)成第一反相器的PMOS晶體管11和NMOS晶體管12、構(gòu)成第二 反相器的PMOS晶體管13和NMOS晶體管14。第一反相器的輸出節(jié)點作為TRUE側(cè)數(shù)據(jù)保持 節(jié)點MD與第二反相器的輸入連接，第二反相器的輸出節(jié)點作為BAR側(cè)數(shù)據(jù)保持節(jié)點/MD與 第一反相器的輸入連接。 寫入電路20具有插入到寫入位線WBIT與存儲電路10的BAR側(cè)數(shù)據(jù)保持節(jié)點/MD之間的PM0S晶體管21和NMOS晶體管22。 NMOS晶體管22的柵極與寫入字線WWLO連接， 該寫入字線麗L通過反相器23與PMOS晶體管21的柵極連接。 讀取電路30具備開關用晶體管31、復位用晶體管32、輸出布線驅(qū)動用晶體管33。 開關用晶體管31是具有與讀取字線/RWLO連接的柵極、與存儲電路10的TRUE側(cè)數(shù)據(jù)保持 節(jié)點MD連接的源極、與輸出布線驅(qū)動用晶體管控制線DR連接的漏極的PMOS晶體管。復位 用晶體管32是具有與復位控制信號RST連接的柵極、與輸出布線驅(qū)動用晶體管控制線DR 連接的漏極、與接地電源連接的源極的NMOS晶體管。輸出布線驅(qū)動用晶體管33是具有與 輸出布線驅(qū)動用晶體管控制線DR連接的柵極、與讀取位線RBIT連接的漏極、與接地電源連 接的源極的NMOS晶體管。 圖1的結(jié)構(gòu)特點在于與同一讀取位線RBIT連接的多個存儲單元100中共用復位 控制信號RST。圖1中的WWL1和/RWL1分別是用于其它字的寫入字線和讀取字線。CLK是 時鐘信號，RE是讀取使能信號，CLR是所有位清除信號，41是反相器，42是對復位控制信號 RST進行驅(qū)動的NAND門電路。另外，/PC是預充電控制信號，45是與讀取位線RBIT連接的 預充電用晶體管。 使用圖2的時序圖說明圖1的電路的動作。時鐘信號CLK從LOW變化為HIGH時， 若讀取使能信號RE有效(HIGH)，則該周期作為讀取周期而進行動作，時鐘信號CLK從LOW 變化為HIGH之后，復位控制信號RST從HIGH變化為L0W。由此，輸出布線驅(qū)動用晶體管控 制線DR變?yōu)楦≈?floating)。之后，從輸入地址中唯一地選擇任一個讀取字線/RWL0，該 讀取字線/RWLO從HIGH變化為L0W。接受該從HIGH變化為LOW的字線/RWLO的開關用晶 體管31被導通。 此時，若存儲電路10的TRUE側(cè)數(shù)據(jù)保持節(jié)點MD為HIGH,則輸出布線驅(qū)動用晶體 管控制線DR從LOW變化為HIGH,通過輸出布線驅(qū)動用晶體管33使讀取位線RBIT放電。若 存儲電路10的TRUE側(cè)數(shù)據(jù)保持節(jié)點MD為LOW,則輸出布線驅(qū)動用晶體管控制線DR保持 LOW狀態(tài)，輸出布線驅(qū)動用晶體管33為截止狀態(tài)，讀取位線RBIT保持HIGH狀態(tài)。
之后，讀取字線/RWLO從LOW變化為HIGH,開關用晶體管31被截止。之后，復位控 制信號RST從LOW變化為HIGH,通過使復位用晶體管32導通來使輸出布線驅(qū)動用晶體管控 制線DR復位到LOW。 下面，說明所有位清除動作。時鐘信號CLK從LOW變化為HIGH時，若所有位清除 信號CLR有效(HIGH)，則該周期被作為所有位清除周期。在所有位清除周期中，復位控制信 號RST保持HIGH狀態(tài)，輸出布線驅(qū)動用晶體管控制線DR被固定為LOW。之后，想要清除的 字的讀取字線/RWLO從HIGH變化為LOW，接受該變化了的讀取字線/RWLO的開關用晶體管 31被導通。此時，由于輸出布線驅(qū)動用晶體管控制線DR被固定為LOW,因此對存儲電路10 的TRUE側(cè)數(shù)據(jù)保持節(jié)點MD進行LOW寫入。完成LOW寫入之后，讀取字線/RWLO變?yōu)镠IGH, 開關用晶體管31被截止，結(jié)束所有位清除。 根據(jù)本實施方式，提高了針對讀取時的誤寫入的安全性，能夠以小面積且無布線 溝道的開銷地實現(xiàn)可高速讀取的存儲單元100。 另外，由于即使在讀取位線RBIT的負載大的情況下速度劣化也少，因此能實現(xiàn)存 儲器的大容量化。而且，由于在電源電壓低的狀態(tài)下的動作中速度劣化少，因此能夠?qū)崿F(xiàn)基 于低電源電壓動作的省電化。
此外，同時接通讀取使能信號和所有位清除信號CLR時，同時發(fā)生讀取動作和清
除動作，并且唯一地選擇地址，由此能夠在一個周期中實現(xiàn)特定字的清除和讀取。 另外，通過使復位用晶體管32的柵極寬度大于將存儲電路10的TRUE側(cè)數(shù)據(jù)保持
節(jié)點MD驅(qū)動成HIGH的PMOS晶體管11的柵極寬度，能夠?qū)崿F(xiàn)清除動作的高速化、穩(wěn)定化。
或者，也可以通過使復位用晶體管32的柵極長度短于PMOS晶體管11的柵極長度來得到同
樣的效果。 也可以在互相相鄰的多個存儲單元100中共用復位用晶體管32。另外，也可以將 預充電控制信號/PC的反相信號用作復位控制信號RST。 [OO43](實施方式2) 圖3是本發(fā)明的實施方式2的半導體存儲裝置的電路圖。圖3的結(jié)構(gòu)特點在于與
同一寫入字線麗L和同一讀寫字線/RWWL連接的多個存儲單元100中共用復位控制信號
RST。圖3中的WBITO和RBITO是分別用于位0的寫入位線和讀取位線，WBIT1和RBIT1是
分別用于位1的寫入位線和讀取位線。/PCO和/PCI是預充電控制信號。 在圖3的結(jié)構(gòu)中，使用復位用晶體管32來初始化存儲電路10之后，使用寫入電路
20來進行期望數(shù)據(jù)的寫入。該結(jié)構(gòu)的優(yōu)點在于由于在寫入前使用復位用晶體管32來初
始化寫入對象的讀寫字線/RWWL上的存儲電路10，因此作為寫入電路20只要具有寫入與初
始化的數(shù)據(jù)相反的數(shù)據(jù)的功能即可，所以能夠降低寫入電路20的元件數(shù)量。 使用圖4的時序圖說明圖3的電路的動作。首先，說明讀取動作。在讀取周期中，
時鐘信號CLK從LOW變化為HIGH之后，復位控制信號RST從HIGH變化為LOW。由此，輸出
布線驅(qū)動用晶體管控制線DR變?yōu)楦≈?。之后，從輸入地址中唯一地選擇任一個讀寫字線/
RWWL，該讀寫字線/RWWL從HIGH變化為L0W。接受該從HIGH變化為LOW的讀寫字線/RWWL
的開關用晶體管31被導通。 此時，若存儲電路10的TRUE側(cè)數(shù)據(jù)保持節(jié)點MD為HIGH,則輸出布線驅(qū)動用晶體 管控制線DR從LOW變化為HIGH，通過輸出布線驅(qū)動用晶體管33使讀取位線RBITO放電。 若存儲電路10的TRUE側(cè)數(shù)據(jù)保持節(jié)點MD為LOW,則輸出布線驅(qū)動用晶體管控制線DR保持 LOW狀態(tài)，輸出布線驅(qū)動用晶體管33為截止狀態(tài)，讀取位線RBITO保持HIGH狀態(tài)。
之后，讀寫字線/RWWL從LOW變化為HIGH,開關用晶體管31被截止。之后，復位控 制信號RST從LOW變化為HIGH,通過使復位用晶體管32截止來使輸出布線驅(qū)動用晶體管控 制線DR復位到LOW。 下面，說明寫入動作。在寫入周期中，即使在時鐘信號CLK從LOW變化為HIGH之 后，復位控制信號RST也保持HIGH狀態(tài)，輸出布線驅(qū)動用晶體管控制線DR維持被驅(qū)動為 LOW的狀態(tài)。之后，從輸入地址中唯一地選擇任一個讀寫字線/RWWL，該讀寫字線/RWWL從 HIGH變化為LOW。接受該從HIGH變化為LOW的讀寫字線/RWWL的開關用晶體管31被導 通。此時，向存儲電路10的TRUE側(cè)數(shù)據(jù)保持節(jié)點MD寫入L0W數(shù)據(jù)。之后，關閉讀寫字線/ RWWL，上述被選擇的字的寫入字線WWL從LOW變化為HIGH。此時，若寫入數(shù)據(jù)為HIGH,則寫 入位線WBITO變?yōu)長OW，在寫入字線WWL被導通的時刻，向存儲電路10的TRUE側(cè)數(shù)據(jù)保持 節(jié)點MD寫入HIGH數(shù)據(jù)。若寫入數(shù)據(jù)為LOW,則寫入位線WBITO變?yōu)镠IGH,存儲電路10的 TRUE側(cè)數(shù)據(jù)保持節(jié)點MD保持LOW數(shù)據(jù)而不產(chǎn)生變化。之后，寫入字線WWL從HIGH變化為 LOW，結(jié)束寫入動作。
另外，通過使復位用晶體管32的柵極寬度大于將存儲電路10的TRUE側(cè)數(shù)據(jù)保持 節(jié)點MD驅(qū)動成HIGH的PMOS晶體管11的柵極寬度，能夠?qū)崿F(xiàn)清除動作的高速化、穩(wěn)定化。 或者，也可以通過使復位用晶體管32的柵極長度短于PMOS晶體管11的柵極長度來得到同 樣的效果。(實施方式3) 圖5是本發(fā)明的實施方式3的半導體存儲裝置的電路圖。在圖5中，50是讀寫電 路。讀寫電路50除了具有讀取時以及寫入時連接存儲電路10的TRUE側(cè)數(shù)據(jù)保持節(jié)點MD 與輸出布線驅(qū)動用晶體管控制線DR的開關用晶體管31、不僅具備對輸出布線驅(qū)動用晶體 管控制線DR進行復位的功能還具備對存儲電路10進行初始化的功能的復位用晶體管32、 與讀取位線RBIT連接的輸出布線驅(qū)動用晶體管33之外，還具有用于向存儲電路10寫入與 初始化時相反的數(shù)據(jù)的寫入用晶體管51。 /RWWL0和/RWWL1是讀寫字線。另外，DI是輸入 數(shù)據(jù)信號，WE是寫入使能信號，PLS是脈沖信號，61和63是AND門電路，62是NAND門電路。
圖5的結(jié)構(gòu)的優(yōu)點在于除了能夠進行高速讀取之外，由于還能夠?qū)⒆x取字線和 寫入字線統(tǒng)一為讀寫字線/RWWLO，因此字線方向的布線混雜度小，能夠抑制布線規(guī)律約束 導致的布局擴大。特別是，當存儲單元100在位線方向短時有效。另外，由于能夠降低讀寫 字線/RWWLO附帶的耦合電容，因此能夠使該讀寫字線/RWWLO的遷移高速化。
使用圖6的時序圖說明圖5的電路的動作。首先，說明讀取動作。在讀取周期中， 時鐘信號CLK從LOW變化為HIGH之后，復位控制信號RST從HIGH變化為LOW。由此，輸出 布線驅(qū)動用晶體管控制線DR變?yōu)楦≈?。之后，從輸入地址中唯一地選擇任一個讀寫字線/ RWWLO，該讀寫字線/RWWL0從HIGH變化為L0W。接受該從HIGH變化為LOW的讀寫字線/ RWWLO的開關用晶體管31被導通。 此時，若存儲電路10的TRUE側(cè)數(shù)據(jù)保持節(jié)點MD為HIGH,則輸出布線驅(qū)動用晶體 管控制線DR從LOW變化為HIGH,通過輸出布線驅(qū)動用晶體管33使讀取位線RBIT放電。若 存儲電路10的TRUE側(cè)數(shù)據(jù)保持節(jié)點MD為LOW,則輸出布線驅(qū)動用晶體管控制線DR保持 LOW狀態(tài)，輸出布線驅(qū)動用晶體管33為截止狀態(tài)，讀取位線BIT保持HIGH狀態(tài)。
之后，讀寫字線/RWWLO從LOW變化為HIGH,開關用晶體管31被截止。之后，復位 控制信號RST從LOW變化為HIGH,通過使復位用晶體管32截止來使輸出布線驅(qū)動用晶體管 控制線DR復位到LOW。 下面，說明寫入動作。在寫入周期中，即使時鐘信號CLK從LOW變化為HIGH之后， 復位控制信號RST也保持HIGH狀態(tài)，輸出布線驅(qū)動用晶體管控制線DR維持被驅(qū)動為LOW的 狀態(tài)。之后，從輸入地址中唯一地選擇任一個讀寫字線/RWWLO，該讀寫字線/RWWLO從HIGH 變化為LOW。接受該從HIGH變化為LOW的讀寫字線/RWWLO的開關用晶體管31被導通。此 時，向存儲電路10的TRUE側(cè)數(shù)據(jù)保持節(jié)點MD寫入LOW數(shù)據(jù)。然后，脈沖信號PLS從LOW變 化為HIGH時，若輸入數(shù)據(jù)信號DI為HIGH,則寫入位線WBIT從HIGH變化為LOW的同時，復 位控制信號RET從HIGH變化為LOW。由此，復位用晶體管32截止，寫入用晶體管51導通， 從而輸出布線驅(qū)動用晶體管控制線DR從LOW變化為HIGH。此時，通過開關用晶體管31向 存儲電路10寫入HIGH數(shù)據(jù)。之后，讀寫字線/RWWLO從LOW變化為HIGH,開關用晶體管31 截止，結(jié)束寫入動作。 另外，為了進一步提高速度，也可以用PMOS晶體管和NMOS晶體管的并聯(lián)電路來代替由PM0S晶體管構(gòu)成的開關用晶體管31。 [OO59](實施方式4) 圖7是本發(fā)明的實施方式4的半導體存儲裝置的電路圖。根據(jù)圖7，在各個存儲 單元100中，對應于存儲電路10內(nèi)的一對數(shù)據(jù)保持節(jié)點MD、/MD設置了一對讀取電路30a、 30b，進一步設置了一對寫入位線WBIT、/WBIT和一對讀取位線RBIT、/RBIT。 71 74是AND 門電路，75和76是NOR門電路。與一對讀取位線RBIT、 /RBIT連接的讀出放大器80響應 于讀出放大器使能信號SAE而進行動作，提供輸出數(shù)據(jù)信號DO。圖8是圖7中的讀出放大 器80的電路圖。 圖7的結(jié)構(gòu)特點在于為了進一步的高速化，在數(shù)據(jù)讀取動作之前復位用晶體管 32進行讀取位線RBIT、 /RBIT的降壓。SRC是復位用晶體管32的源極電源線。
使用圖9的時序圖說明圖7的電路的動作。首先，說明讀取動作。在讀取周期中， 時鐘信號CLK從LOW變化為HIGH之后，復位用晶體管32的源極電源線SRC從接地電平向 電源電壓電平升壓。由此，由于一對輸出布線驅(qū)動用晶體管控制線DR、/DR都變化為比電源 電壓電平低了 NMOS晶體管的閾值電壓量的電壓，因此一對輸出布線驅(qū)動用晶體管33變?yōu)?初步導通狀態(tài)，一對讀取位線RBIT、/RBIT均進行放電。放電到一定電平時，源極電源線SRC 從HIGH變化為LOW，放電中斷。之后，從輸入地址中唯一地選擇任一個讀寫字線/RWWLO，該 讀寫字線/R麗LO從HIGH變化為LOW。通過使接受該從HIGH變化為LOW的讀寫字線/RWWL0 的開關用晶體管31導通，向讀取位線RBIT、 /RBIT傳輸存儲單元100的存儲數(shù)據(jù)的信息。 然后，在讀出放大器80中放大這些讀取位線RBIT、/RBIT的信號變化之后進行輸出。之后， 讀寫字線/RWWLO截止，結(jié)束讀取動作。 下面，說明寫入動作。在寫入周期中，時鐘信號CLK從LOW變化為HIGH時，若輸入 數(shù)據(jù)信號DI為HIGH,則寫入位線WBIT從HIGH變化為LOW,反相寫入位線/WBIT保持HIGH 的狀態(tài)。之后，從輸入地址中唯一地選擇任一個讀寫字線/RWWLO，該讀寫字線/RWWLO從 HIGH變化為LOW。接受該從HIGH變化為LOW的讀寫字線/RWWLO的開關用晶體管31被導 通。此時，向存儲電路10的TRUE側(cè)數(shù)據(jù)保持節(jié)點MD寫入LOW數(shù)據(jù)。 另一方面，若輸入數(shù)據(jù)信號DI為LOW,則寫入位線WBIT保持HIGH的狀態(tài)，反相寫 入位線/WBIT從HIGH變化為LOW,且讀寫字線/RWWLO被選擇時，向存儲電路10的TRUE側(cè) 數(shù)據(jù)保持節(jié)點MD寫入HIGH數(shù)據(jù)。之后，寫入使能信號WE從HIGH變化為LOW,結(jié)束寫入動 作。(實施方式5) 圖10是本發(fā)明的實施方式5的半導體存儲裝置的電路圖。在存儲單元100中，特 點在于針對一個存儲電路10連接了多個寫入電路20和多個讀取電路30，能得到大幅度削 減面積的效果。另外，各端口的讀取字線/RWL兼作為讀取電路30的復位控制信號。
(實施方式6) 圖11是本發(fā)明的實施方式6的半導體存儲裝置的電路圖。根據(jù)圖ll，還具備介 于存儲電路10的數(shù)據(jù)保持節(jié)點與讀取電路30的開關用晶體管31之間的至少一級反相器 85。 在讀取周期中，讀取字線/RWL從HIGH變化為LOW時，開關用晶體管31開始導通， 復位用晶體管32開始截止。在未設置反相器85的情況下，電流會從存儲電路10的數(shù)據(jù)保持節(jié)點貫穿開關用晶體管31和復位用晶體管32流向復位用晶體管32的源極接地電源，存 在破壞存儲電路10的數(shù)據(jù)的危險。所以，通過在存儲電路10與開關用晶體管31之間設置 反相器85來防止貫穿電流導致存儲電路10的數(shù)據(jù)破壞。 另外，在圖11中，以開關用晶體管31和復位用晶體管32的控制信號被共用化的 例子進行了說明，但是在開關用晶體管31和復位用晶體管32的控制信號不同的情況下，當 由器件偏差等的影響而導致控制時刻偏離時，也存在流過上述貫穿電流的危險性。在這種 情況下，也能通過插入反相器85來防止貫穿電流導致存儲電路10的數(shù)據(jù)破壞。
(實施方式7) 圖12是本發(fā)明的實施方式7的半導體存儲裝置的電路圖。根據(jù)圖12，為了防止貫 穿電流導致存儲電路10的數(shù)據(jù)破壞，在復位用晶體管32的源極電源線SRC上設置源極電 源線控制用晶體管90，由源極電源線控制信號CNT控制復位用晶體管32的電源。
在讀取周期中，讀取字線/RWL從HIGH變化為LOW時，開關用晶體管31開始導通， 復位用晶體管32開始截止。另一方面，由于通過將源極電源線控制信號CNT保持為L0W來 使源極電源線控制用晶體管90截止，因此源極電源線SRC變?yōu)楦≈?。在開關用晶體管31 開始導通且復位用晶體管32開始截止時，由于源極電源線SRC變?yōu)楦≈?，因此開關用晶體 管31和復位用晶體管32中不會流過貫穿電流，能夠防止對存儲電路10的TRUE側(cè)數(shù)據(jù)保 持節(jié)點MD的誤寫入。為了削減面積，也可以由多個存儲電路10共用源極電源線控制用晶 體管90。 另外，若在圖12的存儲電路10內(nèi)使驅(qū)動TRUE側(cè)數(shù)據(jù)保持節(jié)點MD的PM0S晶體管 11的柵極寬度大于構(gòu)成復位用晶體管32的NM0S晶體管的柵極寬度，則即使不設置源極電 源線控制用晶體管90，也能防止貫穿電流導致存儲電路10的數(shù)據(jù)破壞。使PM0S晶體管11 的柵極長度短于構(gòu)成復位用晶體管32的NM0S晶體管的柵極長度時，也能得到同樣的效果。 使構(gòu)成復位用晶體管32的NM0S晶體管的閾值電壓高于構(gòu)成存儲電路10的晶體管11的閾 值電壓時，也能得到同樣的效果。這里，閾值電壓是直到輸出中流過一定電流為止的輸入電 壓的變化量。即，閾值電壓高意味著直到輸出中流過一定以上電流為止需要大的輸入電壓 的變化。 以上，在本發(fā)明的實施方式1 7中，表示了開關用晶體管31由PM0S晶體管構(gòu)成、 復位用晶體管32由NM0S晶體管構(gòu)成、輸出布線驅(qū)動用晶體管33由NM0S晶體管構(gòu)成的例 子，但是也可采用開關用晶體管31由NM0S晶體管構(gòu)成、復位用晶體管32由PM0S晶體管構(gòu) 成、輸出布線驅(qū)動用晶體管33由PM0S晶體管構(gòu)成的結(jié)構(gòu)。
(產(chǎn)業(yè)上的利用可能性) 如上所述，本發(fā)明的半導體存儲裝置能夠?qū)崿F(xiàn)存儲單元的小面積化、高速化、低電 源電壓動作的特性提高，特別是作為寄存文件等的多端口存儲器有用。
權利要求
一種半導體存儲裝置，具備共用輸出布線的多個存儲單元，其特征在于，所述多個存儲單元的每一個具備存儲電路，其具有數(shù)據(jù)保持節(jié)點；寫入電路，其向所述存儲電路寫入數(shù)據(jù)；和讀取電路，其從所述存儲電路讀取數(shù)據(jù)；所述讀取電路具備開關用晶體管，其根據(jù)第一控制信號，連接所述數(shù)據(jù)保持節(jié)點和控制線；復位用晶體管，其根據(jù)第二控制信號，對所述控制線進行復位；和輸出布線驅(qū)動用晶體管，其具有與所述控制線連接的柵極、與所述輸出布線連接的漏極、與電源連接的源極。
2. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，所述開關用晶體管包括具有與所述第一控制信號連接的柵極、與所述數(shù)據(jù)保持節(jié)點連 接的源極、與所述控制線連接的漏極的第一導電型晶體管，所述復位用晶體管包括具有與所述第二控制信號連接的柵極、與所述控制線連接的漏 極、與電源連接的源極的第二導電型晶體管，所述輸出布線驅(qū)動用晶體管包括具有與所述控制線連接的柵極、與所述輸出布線連接 的漏極、與電源連接的源極的第二導電型晶體管。
3. 根據(jù)權利要求2所述的半導體存儲裝置，其特征在于，在所述存儲電路內(nèi)，驅(qū)動所述數(shù)據(jù)保持節(jié)點的第一導電型晶體管的柵極寬度比構(gòu)成所 述復位用晶體管的第二導電型晶體管的柵極寬度大。
4. 根據(jù)權利要求2所述的半導體存儲裝置，其特征在于，在所述存儲電路內(nèi)，驅(qū)動所述數(shù)據(jù)保持節(jié)點的第一導電型晶體管的柵極長度比構(gòu)成所 述復位用晶體管的第二導電型晶體管的柵極長度短。
5. 根據(jù)權利要求2所述的半導體存儲裝置，其特征在于，構(gòu)成所述復位用晶體管的第二導電型晶體管的閾值電壓比構(gòu)成所述存儲電路的晶體 管的閾值電壓高。
6. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于， 所述多個存儲單元共用的輸出布線是位線， 與同一位線連接的所述多個存儲單元共用所述第二控制信號。
7. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于， 多個存儲單元共用向所述開關用晶體管提供所述第一控制信號的字線， 與同一字線連接的所述多個存儲單元共用所述第二控制信號。
8. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于， 所述復位用晶體管還具有進行所述存儲電路的初始化的功能。
9. 根據(jù)權利要求8所述的半導體存儲裝置，其特征在于， 所述復位用晶體管的柵極寬度比構(gòu)成所述存儲電路的晶體管的柵極寬度大。
10. 根據(jù)權利要求8所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具備用于向所述存儲電路寫入與所述初始化的數(shù)據(jù)相反的數(shù)據(jù) 的寫入用晶體管。
11. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，所述存儲電路內(nèi)的一對數(shù)據(jù)保持節(jié)點的每一個上連接了所述讀取電路，該半導體存儲 裝置還具備將各個讀取電路的輸出布線作為輸入的讀出放大器。
12. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于， 所述復位用晶體管還具有在數(shù)據(jù)讀取之前進行所述輸出布線的降壓的功能。
13. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于， 在所述存儲電路上連接有多個寫入電路與多個讀取電路。
14. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具備介于所述數(shù)據(jù)保持節(jié)點與所述開關用晶體管之間的至少一 級反相器。
15. 根據(jù)權利要求1所述的半導體存儲裝置，其特征在于， 所述復位用晶體管的電源由第三控制信號控制。
全文摘要
本發(fā)明提供一種半導體存儲裝置。在存儲單元(100)中，由開關用晶體管(31)、復位用晶體管(32)、輸出布線驅(qū)動用晶體管(33)構(gòu)成將讀取位線(RBIT)作為輸出布線的讀取電路(30)。開關用晶體管(31)根據(jù)讀取字線(/RWL0)的控制信號連接存儲電路(10)的數(shù)據(jù)保持節(jié)點(MD)和控制線(DR)。復位用晶體管(32)根據(jù)復位控制信號(RST)對控制線(DR)進行復位。輸出布線驅(qū)動用晶體管(33)具有與控制線(DR)連接的柵極、與讀取位線(RBIT)連接的漏極、與接地電源連接的源極。
文檔編號G11C11/41GK101785064SQ20098010021
公開日2010年7月21日 申請日期2009年2月27日 優(yōu)先權日2008年8月7日
發(fā)明者小池剛 申請人:松下電器產(chǎn)業(yè)株式會社