專利名稱：一種位線分割緩沖器的制作方法
技術領域：
本發(fā)明本發(fā)明涉及高速低功耗寄存器文件以及SRAM中位線分割方法以及用于位 線分割的緩沖器的電路的具體實現以及其相應的充電機制。
背景技術：
寄存器文件中，由于不同存儲單元的讀出邏輯共用一條位線。使得該位線的充放 電速度都比較慢。為了提高寄存器文件的整體性能，便需要加快讀出位線上的充放電速度， 傳統(tǒng)的方法采用敏感放大器來檢測該位線電平的變化。當存儲器容量過大是，采用將存儲 器分組的方式，利用多個小容量的存儲器構成一個大的存儲器，但該方法需要而外的多路 選擇器等其他邏輯來支持。 在多端口寄存器文件的設計中，存儲單元一般采用單位線結構來得到高密度。采 用單位線結構內核的寄存器文件的讀出時序中，首先位線是會被預先充電到一個較高的電 平，之后當地址譯碼產生了有效的字線信號，存儲單元才會根據存儲的數據來判斷輸出位 線是否需要放電。由此可以通過增大內核中放電路徑上晶體管的尺寸來加速放電。但此時 晶體管的源極和漏極的電容也相應的增大，不僅使得位線充電變慢而且增加了功耗。同時 對于單位線敏感放大器的設計也是一個關鍵的難點。 隨著集成電路工藝的不斷發(fā)展，在深亞微米工藝下，特別是90nm及90nm以下的工 藝，由互連所引入的寄生參數對電路的性能產生了更大的影響。這樣使得采用先進工藝對 寄存器文件中讀出邏輯上位線的負載電容的影響更為嚴重。 為了減小位線負載電容的影響，也有很多專利和文章對其進行了說明。其中公 開號為5495440白勺美國專利Semiconductor memory device having hierarchical bit linest潔ture便提出了層次化位線結構的方法。該方法通過對存儲單元分組來得到字位 線來降低位線上的電容的影響。

發(fā)明內容
本發(fā)明的目的在于，為了克服傳統(tǒng)的通過增大內核中放電路徑上晶體管的尺寸來 加速放電的方式由于晶體管的源極和漏極的電容也相應的增大，不僅使得位線充電變慢而 且增加了功耗，同時單位線敏感放大器的設計也是一個關鍵的難點，以及采用亞微米工藝 對寄存器文件中讀出邏輯上位線的負載電容的影響更為嚴重問題，從而提出一種用于分割 高速低功耗寄存器文件中位線的電路。 本發(fā)明面向高速低功耗寄存器文件，將高負載電容的位線進行分割，降低了負載 電容和寄生電容對電路性能的影響，在加速了位線放電速度的同時避免了采用增大晶體管 尺寸所引入功耗增加的問題。同時對位線的充電過程也被分段進行，減小了位線上充電的 峰值電流，避免了采用較寬的金屬線所引入更高寄生電容的問題。本發(fā)明提出折疊式位線 分割方法用來降低位線分割級聯(lián)引入的額外延遲。 本發(fā)明通過提供一種位線緩沖器，來對高負載位線進行分割來達到加速放電的目的，同時降低整體寄生參數以及負載電容對該位線放電速度的影響。相應的提供了折疊式的位線分割方法進一步降低由于分割級數過多所產生的延遲效應。 根據本發(fā)明，提供了一種用于位線分割的緩沖器，包括位線電平檢測電路和放電控制電路。 位線的電平由非門直接構成。該非門用于檢測前級位線上電平信號，輸出與前級位線電平相反的信號。 位線放電控制電路由漏極開路的NM0S晶體管構成。通過前級位線電平檢測決定下級位線是否放電。 漏極開路的NM0S管被非門所驅動，由于其尺寸比內核中放電路徑上的晶體管大，
所以前級位線如果決定下級位線需要放電則通過該漏極開路的NMOS管對下級位線進行放
電，放電速度將會大大提高。如果前級判定NMOS關斷，則不需要放電。若下級位線需要單
獨放電時所放電的負載電容僅僅為以前的二分之一，從而大大加快了放電速度。 根據本發(fā)明，通過將位線分段，位線的充電也被分段進行。為了保證位線上的數據
的正確性以及電路的可靠性。前級位線必須充電完成后級位線才可充電。這便是分段充電
機制的整體思想。通過將原來較長時間的充電劃分為相應級數的時間片來對各段位線進行充電。 由于位線被分段，前級位線的充電速度也被加快，從而不會對整體充電速度造成影響。反之，由于充電電容的減小可以適當調整充電晶體管的尺寸來降低充電電流。
本發(fā)明的優(yōu)點在于，利用用于分割高速低功耗寄存器文件中位線的電路與分段的位線串聯(lián)有效提高了分段位線的放電時間，同時結合針對每段位線分別充電的方法實現了快速充電，從而有利于快速讀取寄存器文件內容。


圖1示出本發(fā)明中用于分割位線緩沖器的電路圖； 圖2示出本發(fā)明中用于分割位線緩沖器的波形圖； 圖3示出本發(fā)明中第一實施例中位線分割的原理圖； 圖4示出本發(fā)明中第一實施例中位線分割的時序圖； 圖5示出本發(fā)明中第二實施例中位線分割的原理圖； 圖6示出本發(fā)明中第二實施例中位線分割的時序圖。
具體實施例方式
下面結合附圖和具體實施例對本發(fā)明進行詳細的說明。 圖1示出本發(fā)明中位線緩沖器的電路圖。Pl與Nl組成非門，輸入端IN接前級位線。該非門的輸出連接晶體管N2的柵極(節(jié)點B)，控制N2是否對輸出端OUT接入的下級位線進行放電。其中漏極開路的晶體管N2的尺寸較大，有利于加速下級位線的放電速度。
圖2示出了本發(fā)明中位線緩沖器的波形圖。圖2(a)示出了輸入位線開始放電導致下級位線放電的波形圖。從圖中可以看出由于N2使得下級的放電速度得到了很大的提升。圖2(b)示出了前級輸入位線無變化時下級位線單獨放電的波形圖。由于后級位線負載電容的降低從而也使得放電速度得到加快。
4
圖3示出了根據本發(fā)明第一實施例中采用圖l所示緩沖電路對32字XI比特的 一個寄存器文件進行2段位線劃分的原理圖。當讀字線信號有效時，寄存器存儲單元10中 的存儲單元控制讀位線是否放電。圖3中寄存器存儲單元10，寄存器存儲單元30由16個 1比特存儲內核組成。寄存器存儲單元10中16個單元的讀位線連在一起構成了位線的第 一級讀位線1。寄存器存儲單元30中16個存儲單元的讀位線組成了位線的第二級讀位線 2。兩級位線間用位線緩沖器20連接。晶體管P2和晶體管P3分別對兩級位線充電。
圖4示出了本發(fā)明第一實施例中位線操作的時序圖。圖中預充電1和預充電2分 別控制晶體管P2和P3對讀位線1，讀位線2兩級位線充電。預充電1和預充電2在通過 劃分時間來達到分段充電的目的，從而保證了位線上的正確邏輯。當寄存器存儲單元10中 16個存儲單元中任意一位有效時(如圖4中讀字線l)，讀位線1開始放電，從而開啟本發(fā) 明中的緩沖電路對下級位線讀位線2進行放電。 圖5示出了本發(fā)明第二實施例中位線分割的原理圖。該圖是采用本發(fā)明中的緩沖 電路對48字XI比特的寄存器文件進行三段位線劃分的原理圖。圖5中寄存器存儲單元 10，寄存器存儲單元30，寄存器存儲單元50為16個1比特存儲單元構成。16個存儲單元 輸出位線相互連接在寄存器存儲單元10，寄存器存儲單元30，寄存器存儲單元50中分別形 成三段位線讀位線1，讀位線2，讀位線3。前半部分的相鄰兩級位線讀位線1和讀位線2間 正向插入位線緩沖器20，后半部分相鄰兩級位線讀位線2和讀位線3之間反向插入位線緩 沖器40。 圖5示出的發(fā)明實施例并沒有采用級聯(lián)的方法來實現位線結構的劃分。通過將本 應插入第二級和第三級位線中的緩沖器反向，同時在第二級進行輸出，達到了三級轉化為 二級的實際效果，即第三級相當于第一級。 該折疊式位線劃分技術通過將位線對折，在位線中段進行輸出的方式得到降階的 效果。使得圖5中實際的放電延遲僅為二級劃分的放電延遲。圖6示出了三級位線劃分位 線的時序圖。記等效最優(yōu)劃分級數為N，實際劃分級數為M。可以得到N二 [M/2]+l。通過 該式可以看出，即通過折疊式的位線劃分方法在級數劃分較多的情況下可以使級聯(lián)所引入 的延遲降低為原來的一半。對于一般寄存器文件而言位線的二到三級劃分都應該能滿足要 求。 最后所應說明的是，以上實施例僅用以說明本發(fā)明的技術方案而非限制。盡管參 照實施例對本發(fā)明進行了詳細說明，本領域的普通技術人員應當理解，對本發(fā)明的技術方 案進行修改或者等同替換，都不脫離本發(fā)明技術方案的精神和范圍，其均應涵蓋在本發(fā)明 的權利要求范圍當中。
權利要求
一種位線分割緩沖器，其特征在于，該位線分割緩沖器，用于與兩個或以上的分段寄存器文件串聯(lián)將整條位線分割為不同級數的位線；所述的位線分割緩沖器包含電平檢測電路，所述的電平檢測電路由P1與N1構成的非門組成，其輸入端接前級位線；及后級位線放電控制電路，所述的后級位線放電控制電路由漏極開路的NMOS晶體管組成；所述的電平檢測電路的輸出端與所述的后級位線放電控制電路的柵極連接，所述的后級位線放電控制電路的漏極輸出端對下級位線進行放電，所述的后級位線放電控制電路的源極接地。
2. 根據權利要求1所述的位線分割緩沖器，其特征在于，所述的位線分割緩沖器與三 個或以上的分段的寄存器文件串聯(lián)采用折疊式位線劃分方法，通過將位線對折，前半部分 的若干級位線，其相鄰位線之間正向插入位線分割緩沖器；后半部分位線的若干級位線，其 相鄰位線之間反相插入位線分割緩沖器；中段位線輸出。
3. 根據權利要求1所述的位線分割緩沖器，其特征在于，所述的不同級數的位線分別 充電，實現將較長的充電時間劃分為較短的時間片來進行同時分別充電，有效縮短充電時 間。
全文摘要
本發(fā)明提出了一種位線分割緩沖器，其特征在于，該位線分割緩沖器，用于與兩個或以上的分段寄存器文件串聯(lián)將整條位線分割為不同級數的位線；該位線分割緩沖器包含電平檢測電路，所述的電平檢測電路由P1與N1構成的非門組成，其輸入端接前級位線；及后級位線放電控制電路，所述的后級位線放電控制電路由漏極開路的NMOS晶體管組成；所述的電平檢測電路的輸出端與所述的后級位線放電控制電路的柵極連接，所述的后級位線放電控制電路的漏極輸出端對下級位線進行放電，所述的后級位線放電控制電路的源極接地。折疊式位線分割的方法大大降低了在需要進行多級劃分時級數過多而產生額外級聯(lián)延時的影響。該位線分割技術需要相應的充電機制來輔助。
文檔編號G11C7/12GK101740107SQ200910238459
公開日2010年6月16日 申請日期2009年11月20日 優(yōu)先權日2009年11月20日
發(fā)明者侯朝煥, 張鐵軍, 王東輝, 閆浩 申請人:中國科學院聲學研究所