專利名稱：Nand閃速存儲器中的分級共同電源線結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及NAND(與非)閃速存儲器，具體涉及用于這種存儲器的分級的共 同電源線結(jié)構(gòu)。
背景技術(shù)：
NAND閃速存儲器被提出作為替代個人計算機(PC)系統(tǒng)和服務(wù)器中長期使用的硬 盤驅(qū)動器的主要存儲部件。NAND閃速存儲器用“穿隧注入”進行寫入，用“穿隧釋放”進行 擦除。這種寫入和擦除使用也稱為Fowler-Nordheim穿隧注入的量子隧穿效應(yīng)，其中，通過 一層薄的電絕緣層(柵極氧化物)將載流子注入電導體。NAND閃速存儲器在半導體存儲器系統(tǒng)中的最新擴展可至少部分歸因于相對低的 功耗特征，這使NAND閃速存儲器特別適用于移動產(chǎn)品。NAND閃速存儲器被布置成多個閃速存儲單元串。位線和每個NAND存儲單元串相 關(guān)聯(lián)。字線橫過多個NAND存儲單元串。因而，通過選擇(即通過在其上施加適當?shù)碾妷? 特定位線和特定字線，可以選擇特定閃速存儲單元進行寫入。對閃速存儲單元進行編程時，向閃速存儲單元的控制柵極施加編程電壓，且將和 包括該閃速存儲單元的NAND存儲單元串相關(guān)聯(lián)的位線接地。來自ρ阱的電子注入閃速存 儲單元的浮接柵極。隨著電子在浮接柵極聚集，浮接柵極帶有負電荷，閃速存儲單元的門限 電壓升高。為了向被編程的閃速存儲單元的控制柵極施加編程電壓，將該編程電壓施加到 適當?shù)淖志€上。字線還連接到使用同一字線的每個其他NAND存儲單元串的一個閃速存儲 單元的控制柵極。希望對字線上的一個閃速存儲單元進行編程而不對連接到同一字線的其 他閃速存儲單元進行編程時會出現(xiàn)問題。由于將編程電壓施加到連接到字線的所有閃速存 儲單元的控制柵極，字線上的未選的閃速存儲單元(不對其編程的閃速存儲單元)，特別是 和所選進行編程的閃速存儲單元相鄰的閃速存儲單元可能會無意中被編程。對所選字線上 的未選閃速存儲單元的無意編程稱為“編程干擾”。可用幾種技術(shù)來防止編程干擾。一種稱為“自增壓”的方法中，在編程中，將未選 位線電隔離，向未選字線施加傳輸電壓(pass voltage)(例如10V)。未選字線和未選位線 耦合，使未選位線的溝道中存在電壓(例如8V)，從而傾向于降低編程干擾。自增壓使得溝 道中存在電壓增加。電壓增加傾向于降低穿隧氧化物上的電壓并降低編程干擾。工藝技術(shù)的最新改進使得可實現(xiàn)更小的晶體管，并且降低了主電源電壓(Vdd)電 平。這種Vdd電平降低用于防止由對薄柵極氧化物隧穿操作的高電應(yīng)力造成的晶體管損壞。然而，Vdd電平降低減小了上述自增壓編程方法(其中未選位線是電隔離的)的效 用。為了防止在與向其施加編程高電壓(Vdedi)的字線連接的閃速存儲單元溝道中的編程干擾，相關(guān)的編程抑制位線電壓(至少Vdd)應(yīng)該保持盡可能高。


根據(jù)下文結(jié)合附圖的詳細描述，實施例的其他特征和益處將變得顯而易見，其 中圖1示出一對NAND存儲單元串；圖2是根據(jù)實施例的包括多個NAND閃速單元塊的分級共同電源線結(jié)構(gòu)的框圖，每 個NAND閃速單元塊和本地開關(guān)邏輯單元和組合的行解碼器和字線驅(qū)動器相關(guān)；圖3是圖2的一個NAND閃速單元塊的框圖，其具有相關(guān)的本地開關(guān)邏輯單元和組 合的行解碼器和字線驅(qū)動器；圖4是圖3中組合的行解碼器和字線驅(qū)動器的框圖，其包括行解碼器、本地電荷泵 和字線驅(qū)動器；圖5A是圖4行解碼器的示意圖；圖5B是圖4行解碼器的時序圖；圖6是圖4本地電荷泵的示意圖；圖7是圖4字線驅(qū)動器的示意圖；圖8是圖3中本地開關(guān)邏輯單元的框圖；圖9示出圖3中NAND閃速單元塊的元件；以及圖10是圖3中具有相關(guān)的本地開關(guān)邏輯單元和組合的行解碼器和字線驅(qū)動器的 NAND閃速單元塊的時序圖。
具體實施例方式為了解決NAND閃速存儲器在低功率和低電壓操作時的期望高Vee的問題，Ken Takeuchi 等(下文禾爾為"Takeuchi，，)提出了 "A Source-LineProgramming Scheme For Low-Voltage Operation NAND Flash Memories，，，Journal of Solid State Circuits, Vol. 35 No. 5,2000 年 5 月。Takeuchi的圖5所示的編程干擾時間定義為Vth偏移1. 5V的時間。通過OV位線可 實現(xiàn)所選單元的編程，然后，將該單元編程為具有高Vth值作為編程后狀態(tài)(邏輯上為“0”)。 因而，未選單元晶體管溝道的自增壓電平對于抑制由具有高編程電壓(參看Takeuchi的圖 2)的相同字線連接造成的編程干擾非常重要。然而，Takeuchi沒有提供未選單元晶體管溝 道內(nèi)的更高自增壓電平。在本發(fā)明申請人2008年2月6日提交的美國申請序列號11/026，825，“Source Side Asymmetrical Precharge Programming Scheme” 中，發(fā)明人提出用于編程 NAND 存儲 單元串的方法，以降低編程干擾和Vpass干擾。在此通過引用將美國申請序列號11/026，825 的內(nèi)容并入。該方法包括用正向偏置的電源線對NAND串進行不對稱預充電，同時將位線和 NAND串去耦合，之后，向所選存儲單元施加編程電壓，然后，施加位線數(shù)據(jù)。在不對稱預充電 并施加編程電壓之后，將所有所選存儲單元設(shè)為編程抑制狀態(tài)，同時，將所選存儲單元和其 各自NAND串中的其他存儲單元去耦，將其溝道本地增壓到可有效抑制編程的電壓。Vss偏
5置的位線將本地增壓的溝道放電到Vss，從而，使得發(fā)生對所選存儲單元的編程。Vdd偏置的 位線對于預充電的NAND串沒有影響，因而，保持NAND串中的存儲單元的編程抑制狀態(tài)。圖1示出兩個NAND存儲單元串。如從圖1可見的，示例NAND存儲單元串(見左 側(cè))包括位線102和可選擇的32個串聯(lián)的浮接柵極存儲單元，每個浮接柵極存儲單元的浮 接柵極連接到相應(yīng)字線，字線標號為WLO、WL1、WL2...WL30、WL31。用參考標號104指示32 個串聯(lián)的浮接柵極存儲單元最上面的一個示例浮接柵極存儲單元。示例NAND存儲單元串 還包括串選擇晶體管106，其漏極連接到位線102，源極連接到示例浮接柵極存儲單元104 的漏極。串選擇晶體管106的柵極連接到串選擇線(SSL)。示例NAND存儲單元串包括接地選擇晶體管108，其漏極連接到32個串聯(lián)的浮接柵 極存儲單元中最下面的浮接柵極存儲單元的源極。接地選擇晶體管108的源極連接到本地 共同電源線(CSL)。接地選擇晶體管108的柵極連接到接地選擇線(GSL)。通常，將多個NAND存儲單元串組合成塊，其中，對于給定塊，每個NAND存儲單元串 共用字線、接地選擇線、本地共同電源線和串選擇線。然后將這種塊排列成塊陣列。公知的是，用主核心控制塊來控制CSL信號電平，對于整個塊陣列而言可能只有 一個主核心控制塊。這種情況下，將CSL信號發(fā)送給陣列中所有的塊。這種CSL可以稱為全 局共同電源線(GCSL)。Chavallier 等人的美國專利 6，914，813“Segmented Non-Volatile Memory Block With MultipleSources Having Improved Source Line Decode Circuitry”(下文稱為“Chavallier”)公開了全局電源線和本地電源線。Chavallier公 開了為不同塊提供不同的電源線。Chavallier的圖9示出所選塊上的一個字線以Vpgm偏置且所選塊的其余字線以 Vpass偏置時本地電源線控制和用于頁面編程操作的概念性全局和本地電源線結(jié)構(gòu)。然而， Chaval 1 ier沒有提供足以用于電源線編程方案的邏輯組合。當在NAND閃速存儲器中使用電源線編程方案時，將GCSL電平發(fā)送給陣列中的所 有塊。因而，發(fā)生GCSL電平改變操作時，例如，在編程操作之后，陣列中每個塊的GCSL電平 從高電壓向接地的切換會花費時間且消耗功率。一個實施例中，多個NAND閃速單元塊中的每個NAND閃速單元塊和一個本地開關(guān) 邏輯單元相關(guān)聯(lián)。本地開關(guān)邏輯單元用于選通GCSL電平，以在相關(guān)聯(lián)的NAND閃速單元塊 是所選NAND閃速單元塊時，僅將GCSL電平傳送給該相關(guān)聯(lián)的NAND閃速單元塊。如圖8所 示，根據(jù)一個實施例的本地開關(guān)邏輯單元208包括通常不存在的兩個晶體管(802、804)。在 增加了所提出的邏輯后，可以降低由電源線編程引起的功耗。根據(jù)一個實施例，提供了一種用于降低包括NAND閃速存儲器串的塊中電源線頁 面編程引起的功耗的本地開關(guān)邏輯單元，這些NAND閃速存儲器串連接到一個本地共同電 源線。本地開關(guān)邏輯單元包括第一半導體開關(guān)，用于選擇性地允許在全局共同電源線上接 收的信號傳輸?shù)奖镜毓餐娫淳€上的所述包括NAND閃速存儲器串的塊；以及第二半導體 開關(guān)，用于選擇性地將預定電壓施加到所述本地共同電源線。根據(jù)另一個實施例，提供了一種用于降低在包括NAND閃速存儲器串的塊中進行 電源線頁面編程引起的功耗的方法，這些NAND閃速存儲器串連接到本地共同電源線。該 方法包括接收所述包括NAND閃速存儲器串的塊被選中的指示；而且，響應(yīng)于接收到所述 選中指示，允許在全局共同電源線上接收的信號傳輸?shù)奖镜毓餐娫淳€上的所述包括NAND閃速存儲器串的塊。該方法還包括接收使能指示；以及響應(yīng)于接收到所述使能指示，隔離 本地共同電源線和預定電壓。根據(jù)另一個實施例，提供了一種用于降低在包括NAND閃速存儲器串的塊中進行 電源線頁面編程引起的功耗的方法，這些NAND閃速存儲器串連接到一個本地共同電源線。 該方法包括接收所述包括NAND閃速存儲器串的塊未被選中的指示；以及響應(yīng)于接收到所 述指示，隔離全局共同電源線和所述包括NAND閃速存儲器串的塊的本地共同電源線。本方 法還包括接收禁用指示；以及響應(yīng)于接收到所述禁用指示，將本地共同電源線連接到預 定電壓。根據(jù)另一個實施例，提供了一種存儲器陣列。該存儲器陣列包括NAND閃速單元 塊，所述NAND閃速單元塊包括多個NAND閃速存儲器串，所述多個NAND閃速存儲器串中的 每個NAND閃速存儲器串連接到一個本地共同電源線；以及本地開關(guān)邏輯單元。該本地開 關(guān)邏輯單元包括第一半導體開關(guān)，用于選擇性地允許在本地共同電源線上將信號傳輸?shù)?NAND閃速單元塊中的多個NAND閃速存儲器串，其中在全局共同電源線上接收所述信號；以 及第二半導體開關(guān)，用于選擇性地將預定電壓施加到本地共同電源線。通過研讀下面結(jié)合附圖對本發(fā)明具體實施例的描述，本發(fā)明的其他方面和特征對 本領(lǐng)域技術(shù)人員就是顯見的。圖2示出NAND閃速單元塊202的示例陣列200。如本領(lǐng)域技術(shù)人員所清楚的，簡 化了陣列200，以便于圖示。已知的NAND閃速單元塊的多個陣列包括在單個陣列或平面結(jié) 構(gòu)中的至少2048個NAND閃速單元塊。每個NAND閃速單元塊202和本地開關(guān)邏輯單元208 以及組合的行解碼器和字線驅(qū)動器210相關(guān)聯(lián)，并且接收來自該本地開關(guān)邏輯單元208以 及來自該組合的行解碼器和字線驅(qū)動器210的輸入。特別地，每個本地邏輯開關(guān)單元208 通信連接到相應(yīng)的行解碼器和字線驅(qū)動器210。陣列200還包括全局開關(guān)邏輯單元204，其 接收來自電源線功率發(fā)生器206的輸入，并通信連接到每個本地開關(guān)邏輯單元208。此外， 行預解碼器212通信連接到每個組合的行解碼器和字線驅(qū)動器210。圖3給出每個NAND閃速單元塊202的詳細圖示。圖3對本地開關(guān)邏輯單元208 和NAND閃速單元塊202之間的連接給出標示。具體而言，本地共同電源線(CSL)和接地選 擇線(GSL)將本地開關(guān)邏輯單元208連接到NAND閃速單元塊202。圖4示出示例性的組合的行解碼器和字線驅(qū)動器210中的各部件。如圖4所示， 組合的行解碼器和字線驅(qū)動器210包括連接到本地電荷泵404的行解碼器402，本地電荷 泵404進而連接到字線驅(qū)動器406。行解碼器402還連接到行預解碼器212。字線驅(qū)動器 406通過多個字線連接到相關(guān)聯(lián)的NAND閃速單元塊202。此外，行解碼器402和本地電荷 泵404保持到本地開關(guān)邏輯單元208的連接。如圖5A所示，行解碼器402包括與門502，其被設(shè)置成接收來自行預解碼器212 的經(jīng)預解碼的行信息。感測晶體管504的柵極接收與門502的輸出。一個實施例中，感測 晶體管504是η型金屬氧化物半導體(NMOS)晶體管。如MOS晶體管所固有的，感測晶體管 504具有源極和漏極。感測晶體管504的源極連接到源極電源電壓。感測晶體管504的漏 極連接到NMOS鎖存使能晶體管506的源極。鎖存使能晶體管506的柵極接收來自一組周 邊塊(未示出)中的一個的LCHBD信號。如從圖5Β的時序圖可見的，LCHBD信號是防止由 毛刺引起的錯誤解碼的脈沖。鎖存使能晶體管506的漏極連接到地址鎖存器510的兩個端子之一。如所示，地址鎖存器510實現(xiàn)成交叉耦合的反相器。地址鎖存器510的兩個端子 中的另外一個連接到NMOS重置晶體管508的漏極。重置晶體管508的柵極接收來自與從 中接收LCHBD信號的周邊塊相同的周邊塊(未示出)的RST_BD信號。RST_BD信號是在開 始新的解碼操作之前產(chǎn)生的脈沖。如從圖5B的時序圖可見的，RST_BD信號將“BDLCH_out” 初始化為低狀態(tài)。連接到NMOS重置晶體管508的漏極的地址鎖存器510的端子還可被視 為行解碼器402的兩個輸出之一 BDLCH_out，而行解碼器402的兩個輸出中的另一個“DIS_ EN”是從鎖存使能晶體管506的漏極獲得的。圖6中，將本地電荷泵404示為高電壓開關(guān)裝置，用于控制字線驅(qū)動器406和本地 開關(guān)邏輯單元208中的晶體管。本地電荷泵404通常包括一個增強型NMOS晶體管610、兩 個耗盡型NMOS晶體管602、606、一個原生的NMOS晶體管608和雙輸入與非門604。當?shù)刂?鎖存器510的輸出BDLCH_out是Vdd且OSC振蕩時(注意，本地電荷泵是公知電路)，本地 電荷泵404的輸出信號“BD_out”提升到Vhv 612。當相關(guān)聯(lián)的NAND閃速單元塊202被選 中時，BD_0UT = Vhv612。當相關(guān)聯(lián)的NAND閃速單元塊202未被選中時，BD_0UT = Vsso圖7示出字線驅(qū)動器406的細節(jié)，字線驅(qū)動器406接收BD_out信號，并將BD_out 信號分發(fā)給多個NMOS晶體管的柵極。有32個字線的情況下，字線驅(qū)動器406中有33個 NMOS晶體管對應(yīng)于每個字線有一個NMOS晶體管，還有一個串選擇NMOS晶體管TSS。為 示出簡便，圖7僅示出了對應(yīng)于字線0、1、2、27、28、29、30和31的NMOS晶體管TSO、TSU TS2…，TS27、TS28、TS29、TS30、TS31。除字線驅(qū)動器406之外，本地開關(guān)邏輯單元208還向NAND閃速單元塊202提供輸 入。圖8示出電源線頁面編程方案中使用的本地開關(guān)邏輯單元208中的各元件。本地開關(guān) 邏輯單元208包括接地選擇線(GSL)晶體管802。圖8所示的GSL晶體管802是NMOS晶體 管，其源極接收來自行預解碼器212的接地選擇(GS)信號。此外，本地開關(guān)邏輯單元208 包括共同電源線(CSL)晶體管804。圖8所示的CSL晶體管804是NMOS晶體管，其源極連 接到來自全局開關(guān)邏輯單元204的主電源線(GCSL)。和字線驅(qū)動器406中的晶體管相同的 是，來自本地電荷泵404的BD_out信號是GSL晶體管802的柵極和CSL晶體管804的柵極 上的信號。本地開關(guān)邏輯單元208從行解碼器402接收的DIS_EN信號連接到放電晶體管 806的柵極。放電晶體管806的源極接地，放電晶體管806的漏極連接到CSL晶體管804的 漏極。圖9示出NAND閃速單元塊202中的各元件。如所知的，NAND閃速單元塊202包括 多個NAND存儲單元串。圖9中用參考標號900示出一個示例NAND存儲單元串。示例NAND 存儲單元串900包括位線902和32個串聯(lián)的浮接柵極存儲單元，每個浮接柵極存儲單元的 浮接柵極連接到各個字線，字線標號為WL0、WL1、WI^"WL30、WL31。圖9中用參考標號931 指示32個串聯(lián)的浮接柵極存儲單元中最上面的一個示例浮接柵極存儲單元。示例NAND存 儲單元串900還包括串選擇晶體管904，其漏極連接到位線902，源極連接到示例浮接柵極 存儲單元931的漏極。串選擇晶體管904的柵極連接到從字線驅(qū)動器406接收的串選擇線 (SSL)。示例NAND存儲單元串900包括接地選擇晶體管906，其漏極連接到32個串聯(lián)的 浮接柵極存儲單元中最下面的浮接柵極存儲單元的源極。接地選擇晶體管906的源極連接 到從本地開關(guān)邏輯單元208接收的CSL。接地選擇晶體管906的柵極連接到從行預解碼器212接收的GSL。示例NAND存儲單元串900通過奇數(shù)位選擇線(BSLo)晶體管908連接到共用的二 維頁面緩沖器910-0。示例NAND存儲單元串900與另一個NAND存儲單元串配對，后者通過 偶數(shù)位選擇線(BSLe)晶體管912連接到共用的二維頁面緩沖器910-0。雖然位線置于列 方向，邏輯上講，閃速存儲單元部分是由行地址選擇的。對于圖9的示例，其中NAND存儲單 元串成對且和共用的二維頁面緩沖器910相關(guān)聯(lián)，物理上講字線是32個，但是，邏輯上講， 有64個字線。所關(guān)心的存儲單元的行地址是奇數(shù)時，在奇數(shù)位選擇線晶體管908的柵極施 加高BSLo值，從而選擇和奇數(shù)的第0個位線“B/LOo”相關(guān)聯(lián)的示例NAND存儲單元串900。 發(fā)出讀出操作時，向偶數(shù)位選擇線晶體管912的柵極施加低BSLe值，從而不選擇和偶數(shù)的 第0個位線“B/LOe”相關(guān)聯(lián)的NAND存儲單元串。其他成對的NAND存儲單元串與以下相關(guān)聯(lián)偶數(shù)的第32767個位線“B/ L32767e”、奇數(shù)的第32767個位線“B/L32767o”以及第32767個共用的二維頁面緩沖器 910-32767 ；和，偶數(shù)的第34511個位線“B/L34511e”、奇數(shù)的第34511個位線“B/L34511o” 以及第34511個共用的二維頁面緩沖器910-34511。總而言之，圖2的陣列200中，只有所選的NAND閃速單元塊202在CSL上接收值， 該值指示GCSL上的值。通過接地可禁用未選的NAND閃速單元塊的CSL。操作時，從電源線功率發(fā)生器206接收用于全局開關(guān)邏輯單元204的功率。全局 開關(guān)邏輯單元204在GCSL上輸出電壓電平。每個本地開關(guān)邏輯單元208接收GCSL上的信 號。根據(jù)行預解碼器212的輸出，選擇NAND閃速單元塊202。和所選NAND閃速單元塊202相關(guān)聯(lián)的行解碼器和字線驅(qū)動器210產(chǎn)生電平 作為BD_out。響應(yīng)于BD_out上的Vpgm電平，和所選NAND閃速單元塊202相關(guān)聯(lián)的本地開 關(guān)邏輯單元208在CSL上傳輸在全局共同電源線上接收的信號。和每個所選NAND閃速單元塊202相關(guān)聯(lián)的組合的行解碼器和字線驅(qū)動器210在 DIS_EN上產(chǎn)生Vdd電平。響應(yīng)于DIS_EN上的Vdd電平，和所選NAND閃速單元塊202相關(guān)聯(lián) 的本地開關(guān)邏輯單元208偏置放電晶體管806使得CLS接地。圖10示出對應(yīng)于圖3的NAND閃速單元塊202是所選NAND閃速單元塊的情況時 行解碼器402和本地開關(guān)邏輯單元208的時序圖。這一結(jié)構(gòu)稱為“分級的”，這是由于，在給 定時刻，一個NAND閃速單元塊202的位置高于其他NAND閃速單元塊。圖10中用tlOOl指示編程準備階段。在編程準備階段tlOOl，通過在RST_BD線上 施加脈沖重置塊解碼器402。塊解碼器402中的地址鎖存器510的輸出BDLCH_out的電平 變?yōu)?V。行預解碼信號Xp/XqAr/Xt —旦有效，塊解碼器402的鎖存使能信號LCHBD就形 成脈沖。在行預解碼信號Xp/XqAr/Xt匹配時，地址鎖存器510的BDLCH_out上升到VDD。 本地電荷泵404中，在圖10覆蓋的整個編程期間(tl到t7)，將Vhv設(shè)為Vpgm。響應(yīng)于RST_ BD線上的脈沖，和每個未選NAND閃速單元塊202相關(guān)聯(lián)的BD_out降低到0V。這樣，未選 土夬中的所有字線 WLO、WL1、WL2... WL30、WL31、SSL、GSL 和 CSL 都浮接。圖10中用tl002指示的NAND串預充電階段中，本地開關(guān)邏輯單元208接收到相 應(yīng)的NAND閃速單元塊202被選中的指示。即，行解碼器和字線驅(qū)動器210的輸出信號BD_ out上升到本地電荷泵404中的Vpgm( = 18V)。響應(yīng)于向CSL晶體管804的柵極施加Vpgm電 平的BD_out，CSL晶體管804允許在GCSL上接收的信號在CSL上傳輸?shù)剿xNAND閃速單元塊202 ；相應(yīng)地，CSL上升到V4( = 10V)。BD_out的信號上升到Vpgm的同時，來自行解碼 器402的鎖存使能晶體管506的漏極的DIS_EN上的信號降低到接地，從而截止放電晶體管 806，并隔離CSL和地。DIS_EN接地可被視為使能指示。對于未選的NAND閃速單元塊202，BD_out保持接地，且和未選NAND閃速單元塊 202相關(guān)聯(lián)的本地開關(guān)邏輯單元208可以認為BD_out接地指示沒有選擇該相關(guān)聯(lián)的NAND 閃速單元塊202。由于CSL晶體管804柵極上的接地BD_out信號，CSL晶體管804保持截 止，且GCSL和相關(guān)聯(lián)NAND閃速單元塊202的CSL隔離。將BD_out信號降低到接地的同時， 來自行解碼器402的鎖存使能晶體管506的漏極的DIS_EN信號上升，從而導通放電晶體管 806，并且將CSL接地。DIS_EN上的高電壓電平可視為禁用指示。BD_out的改變導通字線驅(qū)動器406中的所有晶體管TSS、TSO到TS31和GSL晶體管 802以及CSL晶體管804。除了 Si+Ι之外的所有S信號上升到V2 (Vpass = 10V)，同時Si+1 上升到V3 (Vdcp = 4V)，GSL上的信號上升到V5 (Vgsl = 10V)。在NAND串預充電階段tl002 結(jié)束時，可認為所選NAND存儲單元串是預充電了的。與所選NAND閃速單元塊202相關(guān)聯(lián) 的本地開關(guān)邏輯單元208輸出在CSL上的電平依照GCSL上的電平。圖10中用tl003指示的增壓階段中，Si-I返回0V，GSL上的信號返回0V，所選Si 上升到Vl (Vpgm= 18V)，且NAND存儲單元串中的所選浮動柵極存儲單元的溝道從預充電的 電平開始本地增壓。圖10中用tl004指示的位線數(shù)據(jù)加載階段中，SS上升到V⑵以將位線電壓加載到 所選NAND串上。如果編程數(shù)據(jù)是1，位線電壓是V。。，該電壓保持所選浮動柵極存儲單元中 經(jīng)預充電且經(jīng)增壓的溝道電壓。如果編程數(shù)據(jù)是0，位線電壓是0V，該電壓使所選浮動柵極 存儲單元中經(jīng)預充電且經(jīng)增壓的溝道電壓放電。特別地，圖10中用tl005指示的編程階段的持續(xù)時間比圖10中指示的其他階段 長。在編程階段tl005期間中，保持所有信號電平。圖10中用tl006指示的編程恢復階段的第一部分中，可將對應(yīng)于所選字線的Si 放電到0V，以避免編程恢復期間出現(xiàn)意外編程。在圖10中用tl007指示的編程恢復階段的 第二部分中，核心中所有其他信號，包括CSL上的信號都放電。如本領(lǐng)域技術(shù)人員清楚的，CSL晶體管804和放電晶體管806不一定必須是NMOS 晶體管，根據(jù)相關(guān)陣列中使用的制造方法，其可以選自多種類型的半導體開關(guān)。因而，這里描述的分級的共同電源線結(jié)構(gòu)偏置控制可以提供兩大益處。一個益處 是降低功耗。另一益處是，通過布置并激活放電晶體管806，和所選NAND閃速單元塊202 相關(guān)聯(lián)的CSL可具有高電壓電平，而和其他NAND閃速單元塊202相關(guān)聯(lián)的CSL則具有地電 平，所以電源線編程電平(GCSL)可快速放電到地。如本領(lǐng)域技術(shù)人員清楚的，上述結(jié)構(gòu)中， GCSL所感測到的容性負載比將GCSL提供給所有NAND閃速單元塊的結(jié)構(gòu)要明顯低很多。上述本申請的實施例僅為示例之用。本領(lǐng)域技術(shù)人員可對特定實施例進行改變、 修改和變化而不背離有所附權(quán)利要求限定的本發(fā)明范圍。
10
權(quán)利要求
一種用于降低包括NAND閃速存儲器串的塊中電源線頁面編程引起的功耗的本地開關(guān)邏輯單元，所述NAND閃速存儲器串連接到本地共同電源線，所述本地開關(guān)邏輯單元包括第一半導體開關(guān)，用于選擇性地允許在全局共同電源線上接收的信號傳輸?shù)剿霰镜毓餐娫淳€上的所述包括NAND閃速存儲器串的塊；以及第二半導體開關(guān)，用于選擇性地將預定電壓施加到所述本地共同電源線。
2.根據(jù)權(quán)利要求1所述的本地開關(guān)邏輯單元，其中，所述第一半導體開關(guān)是η型金屬氧 化物半導體(NMOS)晶體管。
3.根據(jù)權(quán)利要求2所述的本地開關(guān)邏輯單元，其中，所述第二半導體開關(guān)是η型金屬氧 化物半導體(NMOS)晶體管。
4.根據(jù)權(quán)利要求1所述的本地開關(guān)邏輯單元，還包括第一輸入線，用于接收指示所述 包括NAND閃速存儲器串的塊被選中的電壓電平。
5.根據(jù)權(quán)利要求1所述的本地開關(guān)邏輯單元，還包括第二輸入線，用于接收指示所述 包括NAND閃速存儲器串的塊未被選中的電壓電平。
6.根據(jù)權(quán)利要求1所述的本地開關(guān)邏輯單元，其中所述預定電壓是地。
7.一種用于降低包括NAND閃速存儲器串的塊中電源線頁面編程引起的功耗的方法， 所述NAND閃速存儲器串連接到本地共同電源線，所述方法包括接收所述包括NAND閃速存儲器串的塊被選中的指示；響應(yīng)于接收到所述選中指示，允許在全局共同電源線上接收的信號傳輸?shù)剿霰镜毓?同電源線上的所述包括NAND閃速存儲器串的塊；接收使能指示；以及響應(yīng)于接收到所述使能指示，隔離所述本地共同電源線和預定電壓。
8.根據(jù)權(quán)利要求7所述的方法，其中所述預定電壓是地。
9.一種用于降低包括NAND閃速存儲器串的塊中電源線頁面編程引起的功耗的方法， 所述NAND閃速存儲器串連接到本地共同電源線，所述方法包括接收所述包括NAND閃速存儲器串的塊未被選中的指示；響應(yīng)于接收到所述指示，隔離全局共同電源線和所述包括NAND閃速存儲器串的塊的 所述本地共同電源線；接收禁用指示；以及響應(yīng)于接收到所述禁用指示，將所述本地共同電源線連接到預定電壓。
10.根據(jù)權(quán)利要求9所述的方法，其中所述預定電壓是地。
11.一種存儲器陣列，包括NAND閃速單元塊，所述NAND閃速單元塊包括多個NAND閃速存儲器串，所述多個NAND 閃速存儲器串中的每個NAND閃速存儲器串連接到本地共同電源線；本地開關(guān)邏輯單元，包括第一半導體開關(guān)，用于選擇性地允許在所述本地共同電源線上將信號傳輸?shù)剿鯪AND 閃速單元塊中的所述多個NAND閃速存儲器串，其中在全局共同電源線上接收所述信號；以 及第二半導體開關(guān)，用于選擇性地將預定電壓施加到所述本地共同電源線。
12.根據(jù)權(quán)利要求11所述的存儲器陣列，其中，所述第一半導體開關(guān)是η型金屬氧化物 半導體(NMOS)晶體管。
13.根據(jù)權(quán)利要求12所述的存儲器陣列，其中，所述第二半導體開關(guān)是η型金屬氧化物 半導體(NMOS)晶體管。
14.根據(jù)權(quán)利要求11所述的存儲器陣列，其中所述本地開關(guān)邏輯還包括第一輸入線， 用于接收指示所述NAND閃速單元塊被選中的電壓電平。
15.根據(jù)權(quán)利要求14所述的存儲器陣列，還包括與所述NAND閃速單元塊相關(guān)聯(lián)的行解 碼器，用于接收行預解碼信號，并基于所述行預解碼信號在所述第一輸入線上提供指示所 述NAND閃速單元塊被選中的電壓電平。
16.根據(jù)權(quán)利要求15所述的存儲器陣列，其中所述本地開關(guān)邏輯還包括第二輸入線， 用于接收指示所述NAND閃速單元塊未被選中的電壓電平。
17.根據(jù)權(quán)利要求16所述的存儲器陣列，還包括與所述NAND閃速單元塊相關(guān)聯(lián)的本地 電荷泵，用于從所述行解碼器接收鎖存信號，并基于所述鎖存信號向所述第二輸入線提供 指示所述NAND閃速單元塊未被選中的電壓電平。
18.根據(jù)權(quán)利要求17所述的存儲器陣列，其中所述本地開關(guān)邏輯單元還包括第三半導 體開關(guān)，用于選擇性地允許在接地選擇線上將接地選擇信號傳輸給所述NAND閃速單元塊 中的所述多個NAND閃速存儲器串。
19.根據(jù)權(quán)利要求18所述的存儲器陣列，其中基于所述第二輸入線上的所述鎖存信號 傳輸所述接地選擇信號。
20.根據(jù)權(quán)利要求11所述的存儲器陣列，其中所述預定電壓是地。
全文摘要
一般的NAND閃速單元塊中的每個存儲器單元串連接到共同電源線(CSL)。要施加到CSL上的值集中產(chǎn)生并將其分布到對應(yīng)于每個NAND閃速單元塊的本地開關(guān)邏輯單元。對于電源線頁面編程，分布線可稱為全局共同電源線(GCSL)。NAND閃速單元塊的陣列中，一次只選擇一個NAND閃速單元塊進行編程。為了降低功耗，只有所選NAND閃速單元塊接收CSL線上的值，該值指示GCSL上的值。此外，可通過激活的到地連接禁用未選NAND閃速單元塊的CSL。
文檔編號G11C16/30GK101933097SQ200880114063
公開日2010年12月29日 申請日期2008年12月19日 優(yōu)先權(quán)日2007年12月21日
發(fā)明者潘弘柏, 金鎮(zhèn)祺 申請人:莫塞德技術(shù)公司