專利名稱：感測nand快閃中的存儲器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及半導(dǎo)體存儲器，且在一個或一個以上特定實(shí)施例中，本發(fā)明涉及利用模擬信號來遞送數(shù)據(jù)值(例如表示兩個或兩個以上信息位的數(shù)據(jù)值)的固態(tài)非易失性 存儲器裝置及系統(tǒng)。
背景技術(shù)：
電子裝置通常具有可供其使用的某種類型的大容量存儲裝置。一種常見實(shí)例為硬 磁盤驅(qū)動器(HDD)。HDD能夠以相對低成本進(jìn)行大量存儲，且當(dāng)前消費(fèi)HDD具有超過一個太 字節(jié)的容量。HDD通常將數(shù)據(jù)存儲于旋轉(zhuǎn)磁性媒體或唱片上。數(shù)據(jù)通常是作為磁通反轉(zhuǎn)的模式 存儲于唱片上。當(dāng)向典型HDD寫入數(shù)據(jù)時，唱片以高速度旋轉(zhuǎn)，同時浮動于唱片上方的寫入 頭產(chǎn)生一連串磁性脈沖以對準(zhǔn)唱片上的磁性粒子來表示所述數(shù)據(jù)。當(dāng)從典型HDD中讀取數(shù) 據(jù)時，當(dāng)磁阻讀取頭浮動于高速旋轉(zhuǎn)的唱片上方時，所述磁阻讀取頭中會因感應(yīng)而發(fā)生電 阻改變。在實(shí)踐中，所得數(shù)據(jù)信號為模擬信號，所述信號的波峰及波谷為所述數(shù)據(jù)模式的磁 通反轉(zhuǎn)的結(jié)果。接著，使用稱作部分響應(yīng)最大似然(PRML)的數(shù)字信號處理技術(shù)對所述模擬 數(shù)據(jù)信號進(jìn)行取樣以確定負(fù)責(zé)產(chǎn)生所述數(shù)據(jù)信號的可能數(shù)據(jù)模式。HDD因其機(jī)械性質(zhì)而具有某些缺陷。HDD常因沖擊、振動或強(qiáng)磁場而易發(fā)生損壞或 過度的讀取/寫入錯誤。另外，HDD是便攜式電子裝置中的電力的相對大的用戶。大容量存儲裝置的另一實(shí)例為固態(tài)驅(qū)動器(SSD)。替代將數(shù)據(jù)存儲于旋轉(zhuǎn)媒體上， SSD利用半導(dǎo)體存儲器裝置來存儲其數(shù)據(jù)，但SSD包括使其在其主機(jī)系統(tǒng)看來為典型HDD的 接口及形式因子。SSD的存儲器裝置通常為非易失性快閃存儲器裝置?？扉W存儲器裝置已發(fā)展成為用于各種電子應(yīng)用的非易失性存儲器的普遍來源?？?閃存儲器裝置通常使用允許高存儲器密度、高可靠性及低功率消耗的單晶體管存儲器單 元。所述單元的閾值電壓的改變通過電荷存儲或陷獲層的編程或其它物理現(xiàn)象來確定每一 單元的數(shù)據(jù)值?？扉W存儲器及其它非易失性存儲器的常見使用包括個人計算機(jī)、個人數(shù)字 助理(PDA)、數(shù)碼相機(jī)、數(shù)字媒體播放器、數(shù)字記錄器、游戲、器具、車輛、無線裝置、移動電話 及可拆卸存儲器模塊，且非易失性存儲器的使用正繼續(xù)擴(kuò)大。不同于HDD，SDD因其固態(tài)性質(zhì)而使得其操作一般不易受到振動、沖擊或磁場等因 素的影響。類似地，由于不具有移動部件，因此SDD具有比HDD低的功率要求。然而，與具 有相同形式因子的HDD相比，SSD當(dāng)前具有低許多的存儲容量及明顯較高的每位成本。出于上述原因，且出于所屬領(lǐng)域的技術(shù)人員在閱讀及了解本說明書之后將明了的 其它原因，此項(xiàng)技術(shù)中需要替代的大容量存儲器選項(xiàng)。


圖1是根據(jù)本發(fā)明的實(shí)施例的存儲器裝置的簡化框圖。圖2是可在圖1的存儲器裝置中找到的實(shí)例性NAND存儲器陣列的一部分的示意圖。圖3是根據(jù)本發(fā)明的實(shí)施例的固態(tài)大容量存儲裝置的示意性框圖。圖4是波形的描繪，其概念性地顯示根據(jù)本發(fā)明的實(shí)施例可通過讀取/寫入通道從存儲器裝置接收的數(shù)據(jù)信號。圖5是根據(jù)本發(fā)明的實(shí)施例的電子系統(tǒng)的示意性框圖。圖6詳示根據(jù)本發(fā)明實(shí)施例的NAND陣列及電壓感測。圖7A及7B詳示根據(jù)本發(fā)明實(shí)施例的NAND陣列及取樣與保持電路。
具體實(shí)施例方式在以下對本發(fā)明實(shí)施例的詳細(xì)描述中，參照形成本發(fā)明的一部分且其中以圖解說 明方式顯示可在其中實(shí)踐本發(fā)明的特定實(shí)施例的附圖。充分詳細(xì)地描述此等實(shí)施例以使所 屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明，但應(yīng)了解，還可利用其它實(shí)施例，且在不背離本發(fā)明的 范圍的情況下可做出過程、電或機(jī)械改變。因此，不可將以下詳細(xì)描述視為限定意義。傳統(tǒng)固態(tài)存儲器裝置以二進(jìn)制信號形式傳遞數(shù)據(jù)。通常，接地電位表示數(shù)據(jù)位的 第一邏輯電平(例如，數(shù)據(jù)值‘0’)，而電源電位表示數(shù)據(jù)位的第二邏輯電平(例如，數(shù)據(jù)值 ‘1’)。可指派多級單元(MLC)，舉例來說，四個不同閾值電壓(Vt)范圍，每一范圍為200mV， 其中每一范圍對應(yīng)于不同的數(shù)據(jù)狀態(tài)，借此表示四個數(shù)據(jù)值或位模式。通常，每一范圍之間 具有0. 2伏至0. 4伏的靜區(qū)或容限以使Vt分布保持不重疊。如果所述單元的Vt處于第一 范圍內(nèi)，那么可認(rèn)為所述單元存儲邏輯11狀態(tài)且通常將此視為所述單元的已擦除狀態(tài)。如 果Vt處于第二范圍內(nèi)，那么可認(rèn)為所述單元存儲邏輯10狀態(tài)。如果Vt處于第三范圍內(nèi)， 那么可認(rèn)為所述單元存儲邏輯00狀態(tài)。且如果Vt處于第四范圍內(nèi)，那么可認(rèn)為所述單元 存儲邏輯01狀態(tài)。當(dāng)編程上文所描述的傳統(tǒng)MLC裝置時，通常首先將若干單元作為一塊擦除以對應(yīng) 于已擦除狀態(tài)。在擦除一塊的單元之后，如果需要的話，首先編程每一單元的最低有效位 (LSB) 0舉例來說，如果LSB為1，那么不必進(jìn)行編程，但如果LSB為0，那么將目標(biāo)存儲器單 元的Vt從對應(yīng)于11邏輯狀態(tài)的Vt范圍移動到對應(yīng)于10邏輯狀態(tài)的Vt范圍。在編程LSB 之后，以類似方式編程每一單元的最高有效位(MSB)，從而在必要時移位Vt。當(dāng)讀取傳統(tǒng)存 儲器裝置的MLC時，一個或一個以上讀取操作大體確定單元電壓的Vt落入所述范圍中的哪 一者中。舉例來說，第一讀取操作可確定目標(biāo)存儲器單元的Vt為MSB是1還是0的指示， 而第二讀取操作可確定目標(biāo)存儲器單元的Vt為LSB是1還是0的指示。然而，在每一情形 中，從目標(biāo)存儲器單元的讀取操作返回單個位，而不管每一單元上存儲有多少個位。當(dāng)在每 一 MLC上存儲更多位時，此多編程及讀取操作問題變得愈加棘手。由于每一此編程或讀取 操作為二進(jìn)制操作，即，每一操作編程或返回每單元單個信息位，因此在每一 MLC上存儲更 多位可導(dǎo)致較長的操作時間。說明性實(shí)施例的存儲器裝置將數(shù)據(jù)作為Vt范圍存儲在存儲器單元上。然而，與 傳統(tǒng)存儲器裝置相反，編程及讀取操作能夠利用數(shù)據(jù)信號，并非作為MLC數(shù)據(jù)值的離散位， 而是作為MLC數(shù)據(jù)值的完全表示，例如其完整位模式。舉例來說，在兩位MLC裝置中，替代 編程單元的LSB且隨后編程所述單元的MSB，可編程目標(biāo)閾值電壓來表示那兩個位的位模 式。即，可向存儲器單元施加一連串編程與檢驗(yàn)操作直到所述存儲器單元獲得其目標(biāo)閾值電壓，而非編程到第一位的第一閾值電壓、移位到第二位的第二閾值電壓等。類似地，替代利用多讀取操作來確定單元上所存儲的每一位，可將所述單元的閾值電壓確定為表示所述 單元的完整數(shù)據(jù)值或位模式的單個信號并傳遞所述信號。各個實(shí)施例的存儲器裝置不像傳 統(tǒng)存儲器裝置那樣僅僅注意存儲器單元的閾值電壓處于某一標(biāo)稱閾值電壓以上還是以下。 而是，產(chǎn)生表示存儲器單元跨越可能閾值電壓的連續(xù)范圍的實(shí)際閾值電壓的電壓信號。此 方法的優(yōu)點(diǎn)隨每單元的位的增加而變得更顯著。舉例來說，如果所述存儲器單元存儲八個 信息位，那么單個讀取操作將返回表示八個信息位的單個模擬數(shù)據(jù)信號。圖1是根據(jù)本發(fā)明的實(shí)施例的存儲器裝置101的簡化框圖。存儲器裝置101包括 布置成行及列的存儲器單元陣列104。盡管將主要參照NAND存儲器陣列來描述各個實(shí)施 例，但各個實(shí)施例并不限于存儲器陣列104的特定架構(gòu)。適合于本實(shí)施例的其它陣列架構(gòu) 的一些實(shí)例包括NOR陣列、AND陣列及虛擬接地陣列。然而，一般來說，本文所描述的實(shí)施 例可適于準(zhǔn)許產(chǎn)生指示每一存儲器單元的閾值電壓的數(shù)據(jù)信號的任何陣列架構(gòu)。提供行解碼電路108及列解碼電路110以解碼被提供到存儲器裝置101的地址信 號。地址信號經(jīng)接收及解碼以存取存儲器陣列104。存儲器裝置101還包括輸入/輸出(I/ 0)控制電路112，以管理命令、地址及數(shù)據(jù)向存儲器裝置101的輸入以及數(shù)據(jù)及狀況信息從 存儲器裝置101的輸出。地址寄存器114耦合在I/O控制電路112與行解碼電路108及列 解碼電路110之間，以在進(jìn)行解碼之前鎖存地址信號。命令暫存器124耦合在I/O控制電 路112與控制邏輯116之間以鎖存?zhèn)魅朊睢？刂七壿?16響應(yīng)于所述命令來控制對存儲 器陣列104的存取，并產(chǎn)生用于外部處理器130的狀況信息?？刂七壿?16耦合到行解碼 電路108及列解碼電路110以響應(yīng)于所述地址來控制行解碼電路108及列解碼電路110?？刂七壿?16還耦合到取樣與保持電路118。取樣與保持電路118鎖存呈模擬電 壓電平形式的傳入或傳出數(shù)據(jù)。舉例來說，取樣與保持電路可含有用于對表示待寫入到存 儲器單元的數(shù)據(jù)的傳入電壓信號或指示從存儲器單元中感測的閾值電壓的傳出電壓信號 進(jìn)行取樣的電容器或其它模擬存儲裝置。取樣與保持電路118可進(jìn)一步提供對所取樣電壓 的放大及/或緩沖以向外部裝置提供更強(qiáng)的數(shù)據(jù)信號。模擬電壓信號的處置可采取類似于CMOS成像器技術(shù)領(lǐng)域中眾所周知方法的方 法，其中將在成像器的像素處響應(yīng)于入射光照而產(chǎn)生的電荷電平存儲于電容器上。接著，使 用具有參考電容器的差分放大器將這些電荷電平轉(zhuǎn)換為電壓信號，所述參考電容器作為所 述差分放大器的第二輸入。接著，將所述差分放大器的輸出傳遞到模/數(shù)轉(zhuǎn)換器(ADC)裝置 以獲得表示光照強(qiáng)度的數(shù)字值。在本發(fā)明實(shí)施例中，可響應(yīng)于使電荷經(jīng)受指示存儲器單元 的實(shí)際或目標(biāo)閾值電壓(分別用于讀取或編程所述存儲器單元)的電壓電平而將所述電荷 存儲在電容器上。接著，可使用具有接地輸入或其它參考信號(作為一第二輸入)的差分 放大器將此電荷轉(zhuǎn)換為模擬電壓。接著，可將所述差分放大器的輸出傳遞到I/O控制電路 112以用于在讀取操作的情況下從存儲器裝置輸出或用于在編程所述存儲器裝置中的一個 或一個以上檢驗(yàn)操作期間進(jìn)行比較。應(yīng)注意，I/O控制電路112可任選地包括模/數(shù)轉(zhuǎn)換 功能及數(shù)/模轉(zhuǎn)換(DAC)功能以將讀取數(shù)據(jù)從模擬信號轉(zhuǎn)換為數(shù)字位模式且將寫入數(shù)據(jù)從 數(shù)字位模式轉(zhuǎn)換為模擬信號，使得存儲器裝置101適于與模擬或數(shù)字?jǐn)?shù)據(jù)接口進(jìn)行通信。在寫入操作期間，編程存儲器陣列104的目標(biāo)存儲器單元直到指示其Vt電平的 電壓匹配保持于取樣與保持電路118中的電平。作為一個實(shí)例，此可使用差分感測裝置來實(shí)現(xiàn)以將所保持的電壓電平和目標(biāo)存儲器單元的閾值電壓進(jìn)行比較。與傳統(tǒng)存儲器編程 極為類似的是，可向目標(biāo)存儲器單元施加編程脈沖以增加其閾值電壓直到達(dá)到或超過所要 值。在讀取操作中，將目標(biāo)存儲器單元的Vt電平傳遞到取樣與保持電路118以直接作為模 擬信號或作為所述模擬信號的經(jīng)數(shù)字化表示傳送到外部處理器(圖1中未顯示)，此取決于 ADC/DAC功能是在存儲器裝置的外部還是內(nèi)部提供?？梢愿鞣N方式確定單元的閾值電壓。舉例來說，可在目標(biāo)存儲器單元變?yōu)閱訒r 的時刻對字線電壓進(jìn)行取樣。另一選擇是，可向目標(biāo)存儲器單元的第一源極/漏極側(cè)施加 經(jīng)增壓的電壓，且可將閾值電壓視為其控制柵極電壓與其另一源極/漏極側(cè)處的電壓之間 的差。通過將所述電壓耦合到電容器，可與所述電容器共享電荷以存儲所取樣電壓。注意， 所述所取樣電壓無需等于閾值電壓，而僅僅指示所述電壓。舉例來說，在向所述存儲器單元 的第一源極/漏極側(cè)施加經(jīng)增壓的電壓并向其控制柵極施加已知電壓的情形下，可將所述 存儲器單元的第二源極/漏極側(cè)處產(chǎn)生的電壓視為數(shù)據(jù)信號，因?yàn)樗a(chǎn)生的電壓指示所述 存儲器單元的閾值電壓。取樣與保持電路118可包括高速緩存，即每一數(shù)據(jù)值的多個存儲位置，使得存儲 器裝置101在將第一數(shù)據(jù)值傳送到外部處理器的同時可讀取下一數(shù)據(jù)值，或在將第一數(shù)據(jù) 值寫入到存儲器陣列104的同時接收下一數(shù)據(jù)值。狀況寄存器122耦合在I/O控制電路 112與控制邏輯116之間以鎖存用于輸出到外部處理器的狀況信息。存儲器裝置101經(jīng)由控制鏈路132在控制邏輯116處接收控制信號。所述控制信 號可包括芯片啟用CE#、命令鎖存啟用CLE、地址鎖存啟用ALE及寫入啟用TO#。存儲器裝 置101可經(jīng)由多路復(fù)用輸入/輸出(I/O)總線134從外部處理器接收命令(呈命令信號形 式)、地址(呈地址信號形式)及數(shù)據(jù)(呈數(shù)據(jù)信號形式)并經(jīng)由I/O總線134將數(shù)據(jù)輸出 到所述外部處理器。在特定實(shí)例中，命令是經(jīng)由輸入/輸出(I/O)總線134的輸入/輸出(I/O)接腳 [7:0]在I/O控制電路112處接收，并被寫入到命令寄存器124中。地址是經(jīng)由總線134的 輸入/輸出(I/O)接腳[7:0]在I/O控制電路112處接收并被寫入到地址寄存器114中。 數(shù)據(jù)可以是經(jīng)由用于能夠接收8個并行信號的裝置的輸入/輸出(I/O)接腳[7:0]或經(jīng)由 能夠接收16個并行信號的裝置的輸入/輸出(I/O)接腳[15:0]在I/O控制電路112處 接收并被傳送到取樣與保持電路118。數(shù)據(jù)還可經(jīng)由能夠傳輸8個并行信號的裝置的輸入 /輸出(I/O)接腳[7:0]或經(jīng)由能夠傳輸16個并行信號的裝置的輸入/輸出(I/O)接腳 [15:0]輸出。所屬領(lǐng)域的技術(shù)人員將了解，可提供額外的電路及信號，且已簡化圖1的存儲 器裝置以有助于將焦點(diǎn)集中于本發(fā)明的實(shí)施例上。另外，盡管已根據(jù)各種信號的接收及輸 出的普遍慣例描述了圖1的存儲器裝置，但應(yīng)注意，除非本文中明確說明，否則各個實(shí)施例 不受所描述的特定信號及I/O配置的限制。舉例來說，命令及地址信號可在與接收數(shù)據(jù)信 號的輸入分離的輸入處接收，或數(shù)據(jù)信號可經(jīng)由I/O總線134的單個I/O線以串行方式傳 輸。由于所述數(shù)據(jù)信號表示位模式而不是個別位，因此8位數(shù)據(jù)信號的串行通信可與表示 個別位的8個信號的并行通信具有相同效率。圖2是可在圖1的存儲器陣列104中找到的實(shí)例性NAND存儲器陣列200的一部分 的示意圖。如圖2中所示，存儲器陣列200包括字線202i到202N及交叉位線20+到204M。 為便于在數(shù)字環(huán)境中進(jìn)行尋址，字線202的數(shù)目及位線204的數(shù)目各自通常為2的某一冪。
存儲器陣列200包括NAND串206:至206M。每一 NAND串包括晶體管208:到208N，其各自位于字線202與位線204的交叉點(diǎn)處。在圖2中描繪為浮動?xùn)艠O晶體管的晶體管 208表示用于數(shù)據(jù)存儲的非易失性存儲器單元。每一 NAND串206的浮動?xùn)艠O晶體管208從 源極至漏極串聯(lián)地連接在一個或一個以上源極選擇柵極210 (例如，場效晶體管(FET))與 一個或一個以上漏極選擇柵極212 (例如，F(xiàn)ET)之間。每一源極選擇柵極210位于本地位 線204與源極選擇線214的交叉點(diǎn)處，而每一漏極選擇柵極212位于本地位線204與漏極 選擇線215的交叉點(diǎn)處。每一源極選擇柵極210的源極連接到共用源極線216。每一源極選擇柵極210的 漏極連接到對應(yīng)NAND串206的第一浮動?xùn)艠O晶體管208的源極。舉例來說，源極選擇柵極 210!的漏極連接到對應(yīng)NAND串206i的浮動?xùn)艠O晶體管208i的源極。每一源極選擇柵極 210的控制柵極連接到源極選擇線214。如果針對給定NAND串206利用多個源極選擇柵極 210，那么其將串聯(lián)耦合在共用源極線216與所述NAND串206的第一浮動?xùn)艠O晶體管208 之間。每一漏極選擇柵極212的漏極在漏極觸點(diǎn)處連接到對應(yīng)NAND串的本地位線204。 舉例來說，漏極選擇柵極212i的漏極在漏極觸點(diǎn)處連接到對應(yīng)NAND串ZOei的本地位線 20^0每一漏極選擇柵極212的源極連接到對應(yīng)NAND串206的最后浮動?xùn)艠O晶體管208 的漏極。舉例來說，漏極選擇柵極212i的源極連接到對應(yīng)NAND串206i的浮動?xùn)艠O晶體管 208n的漏極。如果針對給定NAND串206利用多個漏極選擇柵極212，那么其將串聯(lián)耦合在 對應(yīng)位線204與所述NAND串206的最后浮動?xùn)艠O晶體管208N之間。浮動?xùn)艠O晶體管208的典型構(gòu)造包括源極230及漏極232、浮動?xùn)艠O234及控制柵 極236，如圖2中所示。浮動?xùn)艠O晶體管208使其控制柵極236耦合到字線202。一列浮動 柵極晶體管208是耦合到給定本地位線204的那些NAND串206。一行浮動?xùn)艠O晶體管208 是共同耦合到給定字線202的那些晶體管。本發(fā)明的實(shí)施例還可利用其它形式的晶體管 208，例如NR0M、磁性或鐵電晶體管管及能夠經(jīng)編程以采用兩個或兩個以上閾值電壓范圍中 的一者的其它晶體管。各個實(shí)施例的存儲器裝置可有利地用于大容量存儲裝置中。對于各個實(shí)施例來 說，這些大容量存儲裝置可采取相同形式因子及傳統(tǒng)HDD的通信總線接口，借此允許其在 各種應(yīng)用中取代此類驅(qū)動器。HDD的一些常見形式因子包括通常與當(dāng)前個人計算機(jī)及較大 數(shù)字媒體記錄器一起使用的3. 5" ,2.5"及PCMCIA(個人計算機(jī)存儲器卡國際協(xié)會)形式 因子，以及通常用于例如移動電話、個人數(shù)字助理(PDA)及數(shù)字媒體播放器等較小個人器 具的1.8"及1"形式因子。一些常見總線接口包括通用串行總線(USB)、AT附接接口(ATA) [還稱作集成驅(qū)動電子裝置或IDE]、串行ATA(SATA)、小型計算機(jī)系統(tǒng)接口(SCSI)及電氣與 電子工程師協(xié)會(IEEE) 1394標(biāo)準(zhǔn)。盡管已列出各種形式因子及通信接口，但所述實(shí)施例不 限于特定形式因子或通信標(biāo)準(zhǔn)。此外，所述實(shí)施例無需符合HDD形式因子或通信接口。圖 3是根據(jù)本發(fā)明的實(shí)施例的固態(tài)大容量存儲裝置300的示意性框圖。大容量存儲裝置300包括根據(jù)本發(fā)明的實(shí)施例的存儲器裝置301、讀取/寫入通 道305及控制器310。讀取/寫入通道305提供從存儲器裝置301接收的數(shù)據(jù)信號的模/ 數(shù)轉(zhuǎn)換以及從控制器310接收的數(shù)據(jù)信號的數(shù)/模轉(zhuǎn)換?？刂破?10通過總線接口 315提 供大容量存儲裝置300與外部處理器(圖3中未顯示)之間的通信。應(yīng)注意，讀取/寫入通道305可為一個或一個以上額外存儲器裝置服務(wù)，如以虛線表示的存儲器裝置301’所描 繪?？赏ㄟ^多位晶片啟用信號或其它多路復(fù)用方案來處置對用于通信的單個存儲器裝置 301的選擇。存儲器裝置301通過模擬接口 320及數(shù)字接口 325耦合到讀取/寫入通道305。 模擬接口 320提供模擬數(shù)據(jù)信號在存儲器裝置301與讀取/寫入通道305之間的通路，而 數(shù)字接口 325提供控制信號、命令信號及地址信號從讀取/寫入通道305到存儲器裝置301 的通路。數(shù)字接口 325可進(jìn)一步提供狀況信號從存儲器裝置301到讀取/寫入通道305的 通路。模擬接口 320與數(shù)字接口 325可共享信號線，如針對圖1的存儲器裝置101所注釋。 雖然圖3的實(shí)施例描繪去往存儲器裝置的雙模/數(shù)接口，但讀取/寫入通道305的功能可 任選地并入到存儲器裝置301中，如針對圖1所論述，使得存儲器裝置301僅將數(shù)字接口用 于控制信號、命令信號、狀態(tài)信號、地址信號及數(shù)據(jù)信號的通路而直接與控制器310通信。讀取/寫入通道305通過一個或一個以上接口(例如數(shù)據(jù)接口 330及控制接口 335)耦合到控制器310。數(shù)據(jù)接口 330提供數(shù)字?jǐn)?shù)據(jù)信號在讀取/寫入通道305與控制器 310之間的通路?？刂平涌?335提供控制信號、命令信號及地址信號從控制器310到讀取 /寫入通道305的通路?？刂平涌?335可進(jìn)一步提供狀況信號從讀取/寫入通道305到控 制器310的通路。如通過將控制接口 335連接到數(shù)字接口 325的虛線所描繪，狀況及命令 /控制信號還可在控制器310與存儲器裝置301之間直接傳遞。雖然讀取/寫入通道305與控制器310在圖3中描繪為兩個不同裝置，但所述兩 者的功能可替代地由單個集成電路裝置來執(zhí)行。而且，盡管將存儲器裝置301維持為單獨(dú) 裝置將在使所述實(shí)施例適于不同形式因子及通信接口中提供更多靈活性，但由于其也是集 成電路裝置，因此可將整個大容量存儲裝置300制造為單個集成電路裝置。讀取/寫入通道305為適于至少提供數(shù)字?jǐn)?shù)據(jù)串流到模擬數(shù)據(jù)串流的轉(zhuǎn)換且反之 亦然的信號處理器。數(shù)字?jǐn)?shù)據(jù)串流提供呈二進(jìn)制電壓電平形式的數(shù)據(jù)信號，即指示具有第 一二進(jìn)制數(shù)據(jù)值(例如，0)的位的第一電壓電平，以及指示具有第二二進(jìn)制數(shù)據(jù)值(例如， 1)的位的第二電壓電平。模擬數(shù)據(jù)串流提供呈具有多于兩個電平的模擬電壓形式的數(shù)據(jù)信 號，其中不同電壓電平或范圍對應(yīng)于兩個或兩個以上位的不同位模式。舉例來說，在適于存 儲每存儲器單元兩個位的系統(tǒng)中，模擬數(shù)據(jù)串流的第一電壓電平或電壓電平范圍可對應(yīng)于 位模式11，模擬數(shù)據(jù)串流的第二電壓電平或電壓電平范圍可對應(yīng)于位模式10，模擬數(shù)據(jù)串 流的第三電壓電平或電壓電平范圍可對應(yīng)于位模式00，且模擬數(shù)據(jù)串流的第四電壓電平或 電壓電平范圍可對應(yīng)于位模式01。因此，根據(jù)各個實(shí)施例的一個模擬數(shù)據(jù)信號將被轉(zhuǎn)換為 兩個或兩個以上數(shù)字?jǐn)?shù)據(jù)信號且反之亦然。在實(shí)踐中，在總線接口 315處接收控制及命令信號以用于通過控制器310存取存 儲器裝置301。還可在總線接口 315處接收地址及數(shù)據(jù)值，此取決于所要的存取類型，例如， 寫入、讀取、格式化等。在共享總線系統(tǒng)中，總線接口 315將與各種其它裝置一起耦合到總 線。為將通信引導(dǎo)到特定裝置，可在所述總線上放置指示所述總線上哪一裝置將要按后續(xù) 命令行動的識別值。如果所述識別值匹配由大容量存儲裝置300采用的值，那么控制器310 將接著在總線接口 315處接受所述后續(xù)命令。如果所述識別值不匹配，那么控制器310將忽 略后續(xù)通信。類似地，為避免總線上的沖突，共享總線上的各個裝置可指令其它裝置停止出 站通信而其則個別地控制總線。用于共享總線及避免沖突的協(xié)議已眾所周知且本文中將不再加以詳述。控制器310接著將命令、地址及數(shù)據(jù)信號繼續(xù)傳遞到讀取/寫入通道305以用于進(jìn)行處理。注意，從控制器310傳遞到讀取/寫入通道305的命令、地址及數(shù)據(jù)信號無 需為在總線接口 315處接收的相同信號。舉例來說，用于總線接口 315的通信標(biāo)準(zhǔn)可不同 于讀取/寫入通道305或存儲器裝置301的通信標(biāo)準(zhǔn)。在此情形中，控制器310可在存取 存儲器裝置301之前翻譯所述命令及/或?qū)ぶ贩桨?。另外，控制?10可在一個或一個以 上存儲器裝置301內(nèi)提供負(fù)載均衡，使得存儲器裝置301的物理地址可針對給定邏輯地址 而隨時間改變。因此，控制器310可將邏輯地址從外部裝置映射到目標(biāo)存儲器裝置301的 物理地址。對于寫入請求，除命令及地址信號外，控制器310還將把數(shù)字?jǐn)?shù)據(jù)信號傳遞到讀 取/寫入通道305。舉例來說，針對16位數(shù)據(jù)字，控制器310將傳遞具有第一或第二二進(jìn) 制邏輯電平的16個個別信號。讀取/寫入通道305將接著把數(shù)字?jǐn)?shù)據(jù)信號轉(zhuǎn)換為表示所 述數(shù)字?jǐn)?shù)據(jù)信號的位模式的模擬數(shù)據(jù)信號。繼續(xù)進(jìn)行前述實(shí)例，讀取/寫入通道305將使 用數(shù)/模轉(zhuǎn)換來將所述16個個別數(shù)字?jǐn)?shù)據(jù)信號轉(zhuǎn)換為具有指示所要16位數(shù)據(jù)模式的電位 電平的單個模擬信號。對于一個實(shí)施例，表示所述數(shù)字?jǐn)?shù)據(jù)信號的位模式的模擬數(shù)據(jù)信號 指示目標(biāo)存儲器單元的所要閾值電壓。然而，在編程單晶體管存儲器單元中，情形通常是編 程鄰近存儲器單元將增加先前所編程的存儲器單元的閾值電壓。因此，對于另一實(shí)施例，讀 取/寫入通道305可考慮預(yù)期閾值電壓改變的這些類型，并將模擬數(shù)據(jù)信號調(diào)整為指示低 于最終所要閾值電壓的閾值電壓。在轉(zhuǎn)換來自控制器310的數(shù)字?jǐn)?shù)據(jù)信號之后，讀取/寫 入通道305將接著將寫入命令及地址信號連同模擬數(shù)據(jù)信號傳遞到存儲器裝置301以供在 編程個別存儲器單元中使用。編程可在逐單元基礎(chǔ)上發(fā)生，但通常針對每操作一數(shù)據(jù)頁來 執(zhí)行。對于典型存儲器陣列架構(gòu)來說，一數(shù)據(jù)頁包括耦合到一字線的每一個其它存儲器單元。對于讀取請求，控制器將把命令及地址信號傳遞到讀取/寫入通道305。讀取/寫 入通道305將把讀取命令及地址信號傳遞到存儲器裝置301。作為響應(yīng)，在執(zhí)行讀取操作之 后，存儲器裝置301將返回指示存儲器單元的由所述地址信號及讀取命令界定的閾值電壓 的模擬數(shù)據(jù)信號。存儲器裝置301可以并列或串行方式傳送其模擬數(shù)據(jù)信號。所述模擬數(shù)據(jù)信號還可不作為離散電壓脈沖來傳送，而是作為模擬信號的大致連 續(xù)串流來傳送。在此情形中，讀取/寫入通道305可采用類似于HDD存取中使用的信號處 理，稱為PRML或部分響應(yīng)最大似然。在傳統(tǒng)HDD的PRML處理中，HDD的讀取頭輸出模擬信號 串流，所述模擬信號串流表示在HDD唱片的讀取操作期間遇到的磁通反轉(zhuǎn)。周期性地對響 應(yīng)于讀取頭所遇到的磁通反轉(zhuǎn)而產(chǎn)生的此模擬信號進(jìn)行取樣以形成信號模式的數(shù)字表示， 而非試圖捕獲所述信號的真實(shí)波峰及波谷。接著可分析此數(shù)字表示以確定負(fù)責(zé)產(chǎn)生所述模 擬信號模式的磁通反轉(zhuǎn)的可能模式。此相同類型的處理可與本發(fā)明的實(shí)施例一起使用。通 過對來自存儲器裝置301的模擬信號進(jìn)行取樣，可采用PRML處理來確定負(fù)責(zé)產(chǎn)生所述模擬 信號的閾值電壓的可能模式。圖4是波形的描繪，其概念性地顯示根據(jù)本發(fā)明的實(shí)施例可通過讀取/寫入通道 305從存儲器裝置301接收的數(shù)據(jù)信號450。可周期性地對數(shù)據(jù)信號450進(jìn)行取樣，且可依 據(jù)所取樣的電壓電平的振輻形成數(shù)據(jù)信號450的數(shù)字表示。對于一個實(shí)施例，可使所述取 樣與數(shù)據(jù)輸出同步，使得所述取樣在數(shù)據(jù)信號450的穩(wěn)態(tài)部分期間發(fā)生。此實(shí)施例通過由時間tl、t2、t3及t4處的虛線所指示的取樣來描繪。然而，如果經(jīng)同步取樣變得未對準(zhǔn)，那 么數(shù)據(jù)樣本的值可與穩(wěn)態(tài)值明顯不同。在替代實(shí)施例中，可增加取樣速率以允許確定穩(wěn)態(tài) 值可能發(fā)生之處，例如通過觀察數(shù)據(jù)樣本所指示的斜率改變來確定。此實(shí)施例通過由時間 t5、t6、t7及t8處的虛線指示的取樣來描繪，其中時間t6與t7處的數(shù)據(jù)樣本之間的斜率 可指示穩(wěn)態(tài)條件。在此實(shí)施例中，在取樣速率與表示準(zhǔn)確度之間作出折衷。較高的取樣速 率導(dǎo)致較準(zhǔn)確的表示，但也增加處理時間。無論是使取樣與數(shù)據(jù)輸出同步還是使用更頻繁 的取樣，可接著使用數(shù)字表示來預(yù)測何種傳入電壓電平可能會負(fù)責(zé)產(chǎn)生模擬信號模式。而， 可依據(jù)傳入電壓電平的此所預(yù)期模式預(yù)測正被讀取的個別存儲器單元的可能數(shù)據(jù)值。由于認(rèn)識到在從存儲器裝置301中讀取數(shù)據(jù)值時將發(fā)生錯誤，因此讀取/寫入通 道305可包括錯誤校正。錯誤校正通常在存儲器裝置以及HDD中使用以從所預(yù)期的錯誤中 恢復(fù)。通常，存儲器裝置將用戶數(shù)據(jù)存儲在第一組位置中且將錯誤校正碼(ECC)存儲在第 二組位置中。在讀取操作期間，響應(yīng)于用戶數(shù)據(jù)的讀取請求來讀取用戶數(shù)據(jù)及ECC兩者。使 用已知算法，可將從讀取操作返回的用戶數(shù)據(jù)與ECC進(jìn)行比較。如果錯誤在所述ECC的限 度內(nèi)，那么所述錯誤將被校正。圖5是根據(jù)本發(fā)明的實(shí)施例的電子系統(tǒng)的示意性框圖。電子系統(tǒng)的實(shí)例可包括 個人計算機(jī)、PDA、數(shù)碼相機(jī)、數(shù)字媒體播放器、數(shù)字記錄器、電子游戲、器具、車輛、無線裝 置、移動電話等等。電子系統(tǒng)包括主機(jī)處理器500，主機(jī)處理器500可包括高速緩沖存儲器502以增加 處理器500的效率。處理器500耦合到通信總線504。多種其它裝置可在處理器500的控 制下耦合到通信總線504。舉例來說，所述電子系統(tǒng)可包括隨機(jī)存取存儲器(RAM)506; — 個或一個以上輸入裝置508，例如鍵盤、觸摸墊、指向裝置等；音頻控制器510 ；視頻控制器 512 ；以及一個或一個以上大容量存儲裝置514。至少一個大容量存儲裝置514包括數(shù)字 總線接口 515，其用于與總線504通信；一個或一個以上存儲器裝置，根據(jù)本發(fā)明的實(shí)施例 其具有用于傳送數(shù)據(jù)信號(其表示兩個或兩個以上數(shù)據(jù)位的數(shù)據(jù)模式)的模擬接口；以及 信號處理器，其適于執(zhí)行從總線接口 515接收的數(shù)字?jǐn)?shù)據(jù)信號的數(shù)/模轉(zhuǎn)換及從其存儲器 裝置接收的模擬數(shù)據(jù)信號的模/數(shù)轉(zhuǎn)換。如上所述，感測存儲器的存儲器單元的閾值電壓可以多種方式來實(shí)現(xiàn)。本發(fā)明的 一個或一個以上實(shí)施例通過將NAND串像源極隨耦器那樣來操作而感測非易失性NAND架構(gòu) 存儲器陣列(例如，NAND架構(gòu)快閃存儲器陣列)中的電壓。在感測操作(例如，讀取或檢 驗(yàn)操作)中，通過以下操作來感測NAND架構(gòu)快閃存儲器陣列的NAND串中一單元的經(jīng)編程 閾值電壓向源極線施加升高的電壓(例如，Vcc)；向所述串中的未選單元的柵極施加升高 的通過電壓(Vpass，例如Vcc或更高)以使所述柵極起通過柵極的作用并將其置于通過貫 通(pass through)操作模式中；以及向選定單元的柵極施加讀取柵極電壓(Vg)而以主動 模式操作所述柵極，即使在將最大閾值電壓(Vt)編程到其中時的情況下也是如此。所述選 定存儲器單元在經(jīng)耦合位線(其中電流從所述源極線流過所述串)上設(shè)定電壓，所述電壓 將為讀取柵極電壓減去所述單元的閾值電壓(Vg-Vt)。利用ADC(例如讀取通道的ADC)對 照已知讀取柵極電壓(Vg)直接感測所述單元的此電壓，或另一選擇是，可對此電壓取樣并 將其與參考電壓進(jìn)行比較，例如與所取樣的目標(biāo)數(shù)據(jù)電壓進(jìn)行比較以檢驗(yàn)在編程操作中編 程到所述單元中的電壓。
如上所述，在過去，對NAND快閃存儲器單元中所存儲的數(shù)據(jù)的感測通常通過以下 操作來完成向NAND存儲器單元串的未選字線施加通過電壓(Vpass)以使所述存儲器單元 起通過晶體管的作用并向耦合到選定為待感測的存儲器單元的柵極的選定字線施加讀取 電壓(Vg)。將與所述NAND串相關(guān)聯(lián)的感測線(例如，位線)預(yù)充電到已知預(yù)充電電壓電平 并將其耦合到所述NAND串。如果所施加的讀取電壓高于單元的Vt，那么選定晶體管接通且 電流流到所述源極線，從而使位線上的預(yù)充電電壓放電，所述預(yù)充電電壓由電荷共享感測 放大器感測。在單邏輯級單元(SLC)實(shí)施方案中，此通常為單個感測操作；如果單元在所施 加讀取電壓下接通，那么其處于已擦除狀態(tài)(邏輯1)，且如果所述單元不接通，那么其被編 程(邏輯0)。在多級單元實(shí)施方案中，讀取電壓(Vg)通常在連續(xù)感測操作中發(fā)生階躍改變 以確定所述單元的閾值電壓(Vt)。當(dāng)向所述字線施加等于或高于編程到所述單元中的閾值 電壓(Vt)電平的讀取電壓(Vg)時，所述單元接通，從而允許確定其處于可能閾值范圍的哪 一邏輯窗口中，且 因此允許確定所述單元的對應(yīng)經(jīng)編程數(shù)據(jù)值。在模擬電路中，場效應(yīng)晶體管(FET)源極隨耦器放大器由于其有效輸出電阻低而 通常被用作末級模擬放大器。在源極隨耦器放大器電路中，漏極耦合到電力軌電壓源且輸 入耦合到控制柵極，而所述放大器的輸出取自源極。顧名思義，在源極隨耦器放大器中，源 極遵循FET的輸入/控制柵極的電壓。此輸出通常因FET的閾值電壓(需將FET置于主動 模式中)降低。盡管可通過被設(shè)計到所述放大器中的放大因子來放大所述輸出，但通常將 源極隨耦器放大器用作緩沖器。圖6顯示本發(fā)明的實(shí)施例的經(jīng)簡化NAND架構(gòu)快閃陣列的示意圖。注意，圖6的 NAND存儲器陣列是出于圖解說明的目的且不應(yīng)視為限定性，且本發(fā)明的其它NAND存儲器 陣列實(shí)施例是可能的且本發(fā)明的益處對所屬領(lǐng)域的技術(shù)人員將顯而易見。在圖6中，陣列的NAND串耦合到位線204及源極線216。在NAND存儲器串中，一 連串存儲器單元208。到20831從源極到漏極地耦合在一起以形成NAND串。應(yīng)注意，盡管將 圖6的NAND串詳述為其中具有32個單元，但NAND串可具有不同數(shù)目的單元，包含但不限 于8個、16個、32個、64個或更多個單元。字線202x跨越所述陣列的NAND串耦合，從而耦 合鄰近存儲器單元208x的控制柵極以使得能夠選定來自鄰近存儲器串的單個存儲器單元 208x。在每一 NAND存儲器串中，在每一柵極絕緣體堆疊之間形成雜質(zhì)(通常為N+)摻雜區(qū) 以形成所述串的鄰近存儲器單元208x的源極及漏極區(qū)，其另外起將所述NAND串的各單元 耦合在一起的連接器的作用。每一 NAND存儲器串耦合到選擇柵極210、212，選擇柵極210、 212形成于每一 NAND串的任一端且將每一 NAND串的相對端選擇性地耦合到位線204及源 極線216。選擇柵極210、212各自耦合到選擇柵極控制線并分別控制NAND串到相關(guān)聯(lián)位線 204及源極線216的耦合。在圖6中的源極隨耦器感測操作中，向未選存儲器單元(耦合到字線20231到 202,+1,202^到202。的20831到208,+1,208^到208。)的字線施加升高的讀取通過電壓 (Vpass)，從而允許所述未選存儲器單元以不受其所存儲數(shù)據(jù)值限制的方式來使電流通過。 向源極線216施加升高的電壓Vsource (例如Vcc或更高)，同時還向選擇柵極FET的柵極 施加選擇柵極電壓(VseD及Vses)，從而將NAND串分別耦合到源極線216及位線204。向連 接到選定存儲器單元208N的字線202N施加讀取柵極電壓(Vg)而以主動模式操作所述選定 存儲器單元。電流(I bias)接著經(jīng)由選定存儲器單元208NW源極線216到位線204地流過NAND串，所述選定存儲器單元像源極隨耦器放大器一樣操作，從而將列位線204的電壓升高到所施加讀取電壓減去選定單元208N的經(jīng)編程閾值電壓(Vg-Vt)的電壓。由于所施加 的讀取柵極電壓為已知，因此選定單元208N的閾值電壓(Vt)可由模/數(shù)轉(zhuǎn)換器(ADC)從 位線204中直接感測，或所述閾值電壓的指示可由取樣與保持電路118中的電容器取樣及 保持以供隨后比較或從所述存儲器裝置傳送。應(yīng)注意，在替代實(shí)施例中，可將位線204預(yù)充 電到已知電壓(例如中間電壓或Vcc/2)以幫助增加感測操作的速度。還如上所述，在編程本發(fā)明的實(shí)施例的NAND架構(gòu)快閃/EEPROM存儲器時，通過向 一個或一個以上NAND串的選定存儲器單元的控制柵極施加編程電壓(例如，一連串編程電 壓脈沖)以將電荷置于其浮動?xùn)艠O中并更改其閾值電壓而以模擬電壓電平編程存儲器單 元?？山又跈z驗(yàn)操作中通過感測選定存儲器單元(例如，通過前述源極隨耦器感測)來 對照取樣與保持電路118中所存儲的目標(biāo)電壓電平檢驗(yàn)經(jīng)編程閾值電壓。通過向處于或高 于其目標(biāo)電壓的存儲器單元的通道施加升高的電壓(例如，經(jīng)由經(jīng)耦合位線204)來禁止所 述存儲器單元進(jìn)一步的編程，而未通過檢驗(yàn)(具有低于所述目標(biāo)電壓的Vt)的單元使其通 道耦合到低編程電壓(通常通過穿過位線204將所述通道耦合到接地)且經(jīng)受額外編程脈 沖(處于編程字線電壓或處于增加的編程電壓)?？芍貜?fù)此編程與檢驗(yàn)循環(huán)直到已成功地 編程所述目標(biāo)電壓，或重復(fù)所述循環(huán)直到所有目標(biāo)電壓尚未成功地通過檢驗(yàn)即已經(jīng)過選定 數(shù)目的重覆且認(rèn)為所述編程操作已失敗。如同讀取操作一樣，在檢驗(yàn)操作中，向未選存儲器單元(20831到208N+P208H到 2080)的字線施加升高的讀取通過電壓(Vpass)，從而允許所述未選存儲器單元以不受其所 存儲數(shù)據(jù)值限制的方式使電流通過，且向源極線216施加升高的電壓Vsource。向連接到 存儲器單元208N的字線202,施加檢驗(yàn)讀取柵極電壓(Vg)而以主動模式操作選定存儲器單 元208n。電流(I bias)接著流過NAND串，從而將列位線204的電壓升高到所施加的讀取 電壓減去選定單元208N的經(jīng)編程閾值電壓(Vout = Vg-Vt)的電壓。可接著例如由取樣與 保持電路118對NAND串在位線204上所表現(xiàn)的位線電壓進(jìn)行取樣并將其與目標(biāo)電壓或目 標(biāo)電壓的指示進(jìn)行比較以選擇在下一編程循環(huán)中編程及禁止的單元。在此比較中，可首先 通過從讀取柵極電壓中減去位線電壓(Vg-Vout = Vt)將位線204的所取樣電壓轉(zhuǎn)換為指 示選定存儲器單元208N的閾值電壓(Vt)的電壓，且接著將所述電壓與取樣與保持電路118 中所存儲的目標(biāo)電壓電平進(jìn)行比較。還應(yīng)注意，在感測期間，所述未選存儲器單元(在選定單元208N的源極側(cè)上的 20831到208n+1及在漏極側(cè)上的208N_i到208》不充當(dāng)完美的通過柵極且因其內(nèi)部電阻而 將額外電壓降引入到感測操作中。感測錯誤主要起因于源極側(cè)未選存儲器單元20831到 208n+1的電阻，且其次起因于漏極側(cè)單元208N_i到20 的電阻，位線204上所表現(xiàn)的電壓 更準(zhǔn)確地描繪為所施加的讀取電壓減去經(jīng)編程閾值電壓再減去源極側(cè)單元的電阻降(Vout =Vg-Vt-Rsource-side*I bias)的電壓。此電阻可通過在編程-檢驗(yàn)循環(huán)中編程選定存 儲器單元的閾值電壓來補(bǔ)償，其中通過將在位線204上測量的單元208n的經(jīng)測量閾值電壓 (Vt)匹配到取樣與保持電路118中所保持的目標(biāo)電壓(使得在位線204上測量的電壓包括 由未選源極側(cè)存儲器單元的IR降Rsource-side*〗 bias而引起的電壓，以及存儲器單元的 經(jīng)編程閾值電壓Vt，從而有效地降低經(jīng)編程閾值電壓以補(bǔ)償源極側(cè)電阻的IR降)來補(bǔ)償 未選單元的IR降?？赏ㄟ^選擇所述串的存儲器單元的編程順序來減少此感測錯誤以確保在編程選定存儲器單元208時未選單元中的穩(wěn)定電阻模式，明確地說，源極側(cè)存儲器單元 (208^到208J所呈現(xiàn)的電阻的模式。圖7A及7B詳述本發(fā)明的一個實(shí)施例的經(jīng)簡化NAND架構(gòu)陣列及取樣與保持電路 的示意圖。在圖7A中，陣列的多個NAND串中的一 NAND串含有從源極到漏極耦合在一起以 形成所述NAND串的一連串存儲器單元208。到20831。所述NAND串還分別經(jīng)由選擇柵極210、 212耦合到位線204及源極線216。字線202,跨越所述陣列的NAND串耦合，從而耦合鄰近 存儲器單元208x的控制柵極，使得能夠選定來自鄰近存儲器串的單個存儲器單元208x。位 線204經(jīng)由列解碼電路110的列多路復(fù)用器耦合到電流偏置源及取樣與保持電路118。取 樣與保持電路118還并入有比較器及位線禁止電路。
圖7B詳述本發(fā)明的一個實(shí)施例的取樣與保持電路118。在圖7B中，取樣與保持電 路118經(jīng)由列解碼電路110的列多路復(fù)用器(還稱為列多路復(fù)用器(column mux))耦合到 位線204。取樣與保持電路118還連接到I/O總線702。在取樣與保持電路118的內(nèi)部，位 線取樣電容器C2706耦合到列多路復(fù)用器110通過開關(guān)S3716 (通常為起通過柵極或開關(guān) 作用的FET晶體管)選定的位線204。另外，取樣與保持電路118也含有傳入數(shù)據(jù)取樣電容 器C1704，其可經(jīng)由開關(guān)S1712耦合到I/O總線702以對通常作為模擬信號電壓電平輸入 的傳入數(shù)據(jù)進(jìn)行取樣。放大器(或運(yùn)算放大器)708也并入于取樣與保持電路118中。取 決于存儲器的操作模式，運(yùn)算放大器708可經(jīng)配置且起比較器的作用以比較電容器Cl 704 與C2 706的電壓，或起單一放大器/輸出緩沖器的作用以將來自電容器C2 706的所取樣 位線電壓輸出到I/O總線702上。為起比較器的作用，電容器Cl 704經(jīng)由開關(guān)S2 714耦 合到運(yùn)算放大器708的輸入，而開關(guān)S4718斷開以停用放大器708的反饋路徑。接著通過 內(nèi)部差分放大器將電容器C1704的電壓與電容器C2 706 (其耦合到運(yùn)算放大器708的另一 輸入)的電壓進(jìn)行比較，且將運(yùn)算放大器708的高開路增益與所述輸出上所表現(xiàn)的結(jié)果進(jìn) 行比較。為起輸出緩沖器的作用，開關(guān)S2714斷開以切斷電容器C1704，且開關(guān)S4718閉合 以啟用反饋路徑并允許運(yùn)算放大器708充當(dāng)單一增益放大器，從而緩沖電容器C2706上的 電壓并使其表現(xiàn)于放大器708的輸出上。在圖7A及7B的存儲器中的感測操作中，通過向未選存儲器單元(20831到208N+1、 208ν_!到208。)的字線施加升高的讀取通過電壓(Vpass)而向NAND串施加偏置條件，從而 允許所述未選存儲器單元以不受其所存儲數(shù)據(jù)值限制的方式使電流通過。向源極線216施 加升高的電壓Vsource (例如Vcc或更高)，同時還向選擇柵極FET的柵極施加選擇柵極電 壓(VseD及Vses)，從而將NAND串分別耦合到源極線216及位線204。向連接到選定存儲器 單元208N(在圖7A的實(shí)例中，選擇為單元20815)的字線202N施加讀取柵極電壓(Vgate)而 以主動模式操作所述選定存儲器單元。電流(B/L電流)接著經(jīng)由選定存儲器單元208n從 源極線216到位線204地流過NAND串，從而將列位線204的電壓升高到所施加的讀取電壓 減去選定單元208N的經(jīng)編程閾值電壓(Vgate-Vt)的電壓。位線204由列地址解碼器電路 110的列多路復(fù)用器選定且耦合到取樣與保持電路118。在準(zhǔn)備進(jìn)行感測時，取樣與保持電 路118關(guān)斷開關(guān)S1702及S2 714以隔離電容器Cl 704，還通過關(guān)斷開關(guān)S3 716而將電容 器C2 706與位線204隔離。另外，還關(guān)斷開關(guān)S5 720以隔離位線禁止電路710，而接通開 關(guān)S4 718以將運(yùn)算放大器708耦合為輸出緩沖器/單一增益放大器。一旦選定位線204上 的電壓(Vsense或Vout)已穩(wěn)定，便通過接通開關(guān)S3 716并將電容器C2 706耦合到位線204而由取樣與保持電路118對其進(jìn)行取樣。當(dāng)由電容器C2 706取樣時，位線204的電壓由運(yùn)算放大器708緩沖且接著可被耦合到I/O總線702以供通過閉合開關(guān)Col_Sel 722進(jìn) 行輸出。注意，一旦位線電壓(Vsense)已由電容器C2 706取樣，便可關(guān)斷開關(guān)S3 716以 將所述電容器與位線204隔離，從而允許所述陣列開始下一感測循環(huán)同時從所述存儲器讀 出所取樣電壓。還應(yīng)注意，如上所述，可通過從所取樣位線電壓(Vsense)中減去柵極電壓 (Vgate)來依據(jù)所取樣位線電壓(Vsense)確定選定存儲器單元的閾值電壓。例如，單元Vt =Vgate-Vsense0在圖7A及7B的存儲器中的編程與檢驗(yàn)操作中，首先通過接通開關(guān)Sl 712以將電 容器Cl 704耦合到I/O總線702來對傳入數(shù)據(jù)電壓進(jìn)行取樣并將其作為目標(biāo)或所要閾值 電壓保持在電容器Cl 704中。在此過程期間開關(guān)S2 714通常被關(guān)斷。在電容器Cl 704 已充電到I/O總線702上所表現(xiàn)的電壓后，接著便關(guān)斷開關(guān)Sl 712以捕獲所要的傳入數(shù)據(jù) 電壓。接著通過向存儲器單元208N的控制柵極2021<施加編程電壓脈沖且向通道施加接地 或低電壓以將電荷置于其浮動?xùn)艠O上并更改閾值電壓來選擇及編程所述存儲器單元(在 圖7A的實(shí)例中，選擇為單元20815)。接著通過在檢驗(yàn)操作中重新選擇及感測選定存儲器單 元208n并將所感測的閾值電壓與電容器Cl 704中所存儲的目標(biāo)電壓進(jìn)行比較來檢驗(yàn)選定 存儲器單元208n的閾值電壓。為完成所述檢驗(yàn)操作，關(guān)斷開關(guān)S4 718以將運(yùn)算放大器708配置為比較器且通過 接通開關(guān)S5720并確認(rèn)“Col_Sel”開關(guān)722關(guān)斷(以使運(yùn)算放大器708的輸出與I/O總線 702斷開)來將運(yùn)算放大器708的輸出耦合到位線禁止電路710。另外，使開關(guān)Sl 712處于 關(guān)斷狀態(tài)，而使開關(guān)S2 714接通以將電容器Cl 704上所存儲的目標(biāo)電壓耦合到運(yùn)算放大 器708的輸入。通過向未選存儲器單元(20831到208N+P208H到20&)的字線施加升高的 讀取通過電壓(Vpass)，同時還向選擇柵極FET的柵極施加選擇柵極電壓(VseD及Vses)以將 NAND串源極線216及位線204而向NAND串施加感測偏置條件。向源極線216施加升高的 電壓Vsource且向連接到選定存儲器單元208n的字線202N施加讀取柵極電壓(Vgate)而 以主動模式操作所述存儲器單元。電流(B/L電流)從源極線216到位線204地流過NAND 串，從而將列位線204的電壓升高到所施加的讀取電壓減去選定單元208n的經(jīng)編程閾值電 壓(Vgate-Vt)的電壓。位線204由列地址解碼器電路110的列多路復(fù)用器選定且被耦合到 取樣與保持電路118。一旦選定位線204上的電壓(Vsense或Vout)已穩(wěn)定，便通過接通開 關(guān)S3716并將電容器C2706耦合到位線204而由取樣與保持電路118對其進(jìn)行取樣。位線 204上的電壓由電容器C2 706取樣。運(yùn)算放大器(配置為比較器)接著將目標(biāo)電壓與分別 從電容器Cl 704及C2 706耦合到其輸入的所感測位線電壓進(jìn)行比較。如果選定存儲器單 元208N的所感測電壓(如電容器C2 706上所取樣及保持的電壓)低于目標(biāo)電壓(如電容 器Cl 704中所取樣及保持的電壓)，那么運(yùn)算放大器708的輸出為高，且因此經(jīng)耦合的位線 編程禁止電路710的反相器的輸出為低，從而指示需要其它編程脈沖。如果電容器C2 706 上所取樣及保持的選定存儲器單元208n的所感測電壓高于電容器Cl 704中所保持的目標(biāo) 電壓，那么運(yùn)算放大器708的輸出為低，且經(jīng)耦合的位線編程禁止電路710的反相器的輸出 為高，從而指示不需要其它編程脈沖。在一個實(shí)施例中，利用來自位線編程禁止電路710的 此輸出來設(shè)定耦合到選定存儲器單元的通道的電壓，從而將所述電壓設(shè)定為低或接地電位 電壓(編程)或設(shè)定為高電壓(編程禁止，例如Vcc)，此分別取決于位線編程禁止電路710的輸出為低還是為高?？芍貜?fù)此編程與檢驗(yàn)循環(huán)直到已成功地編程所述目標(biāo)電壓，或重復(fù)所述循環(huán)直到所有目標(biāo)電壓尚未成功地通過檢驗(yàn)即已經(jīng)過選定數(shù)目的重覆且認(rèn)為所述編 程操作已失敗。還應(yīng)注意，在一個實(shí)施例中，所述目標(biāo)電壓表示為待感測的所要Vsense而 非直接存儲器單元閾值電壓(例如，單元Vt = Vgate-Vsense,因此Vtarget = Vsense = Vgate-單元Vt)。還應(yīng)注意，在另一實(shí)施例中，可首先通過在將電容器C2 706中所取樣及 存儲的與電容器Cl 704中所存儲的目標(biāo)閾值電壓進(jìn)行比較之前從中減去Vgate來將所述 Vsense轉(zhuǎn)換為選定存儲器單元208N的所感測閾值電壓。雖然本文已圖解說明及描述特定實(shí)施例，但所屬領(lǐng)域的技術(shù)人員將易于了解，任 何經(jīng)計算以實(shí)現(xiàn)相同目的的布置均可替代所示的特定實(shí)施例。所屬領(lǐng)域的技術(shù)人員將明了 本發(fā)明的許多修改。因此，此申請案打算涵蓋本發(fā)明的任何修改或變化。總結(jié)已描述一種模擬電壓NAND架構(gòu)非易失性存儲器數(shù)據(jù)讀取/檢驗(yàn)過程及電路，其利 用源極隨耦器電壓感測來感測非易失性單元中的模擬電壓。在源極隨耦器感測或讀取操 作中，通過向源極線施加升高的電壓(例如Vcc)，將升高的通過電壓(Vpass)置于NAND架 構(gòu)快閃存儲器陣列的NAND串中的未選單元的柵極上以將所述柵極置于通過貫通操作模式 中以及向選定單元的柵極施加讀取柵極電壓(Vg)，來讀取所述串中的單元的經(jīng)編程閾值電 壓。所述選定存儲器單元起源極隨耦器放大器的作用以將經(jīng)耦合位線上得電壓設(shè)定為讀取 柵極電壓減去所述單元的閾值電壓(Vg-Vt)，其中電流從源極線流過所述串。此允許利用 ADC(例如讀取通道的ADC)對照已知讀取柵極電壓(Vg)直接感測所述單元的電壓，或另一 選擇是，可對此電壓取樣并將其與參考電壓進(jìn)行比較，例如與所取樣的目標(biāo)數(shù)據(jù)電壓進(jìn)行 比較以檢驗(yàn)在編程操作中編程到所述單元中的電壓。雖然本文已圖解說明及描述特定實(shí)施例，但所屬領(lǐng)域的技術(shù)人員將易于了解，任 何經(jīng)計算以實(shí)現(xiàn)相同目的的布置排均可替代所示的特定實(shí)施例。所屬領(lǐng)域的技術(shù)人員將明 了本發(fā)明的許多修改。因此，此申請案打算涵蓋本發(fā)明的任何修改或變化。明確的打算是 本發(fā)明僅由上述權(quán)利要求書及其等效物限定。
權(quán)利要求
一種NAND架構(gòu)非易失性存儲器裝置，其包含NAND存儲器陣列，其具有布置成多個NAND串的多個非易失性存儲器單元；以及電路，其用于控制及/或存取所述NAND存儲器陣列的所述多個非易失性存儲器單元；其中所述NAND架構(gòu)非易失性存儲器裝置適于通過以下操作來感測所述NAND存儲器陣列的NAND存儲器單元串中的選定存儲器單元的閾值電壓將所述NAND串耦合到位線及源極線，向所述源極線施加升高的源極電壓(Vsource)，向一個或一個以上字線施加通過電壓(Vpass)，所述一個或一個以上字線耦合到所述NAND串的一個或一個以上未選存儲器單元上的控制柵極，以及向字線施加讀取柵極電壓(Vg)，所述字線耦合到所述選定存儲器單元的控制柵極。
2.根據(jù)權(quán)利要求1所述的NAND架構(gòu)非易失性存儲器裝置，其中所述經(jīng)耦合位線上所表 現(xiàn)的電壓指示所述讀取柵極電壓(Vg)減去所述NAND存儲器單元串的所述選定存儲器單元 的所述閾值電壓(Vt)。
3.根據(jù)權(quán)利要求1所述的NAND架構(gòu)非易失性存儲器裝置，其中在感測所述NAND存儲 器陣列的NAND存儲器單元串中的選定存儲器單元的閾值電壓時，所述NAND架構(gòu)非易失性 存儲器裝置進(jìn)一步適于向所述NAND存儲器單元串的漏極選擇柵極施加選擇電壓VSGD ； 向所述NAND存儲器單元串的源極選擇柵極施加選擇電壓VS(S ；以及 向所述NAND存儲器單元串的所述位線施加偏置電流。
4.根據(jù)權(quán)利要求1所述的NAND架構(gòu)非易失性存儲器裝置，其中所述NAND架構(gòu)非易失 性存儲器裝置適于在將所存儲的電壓傳送到外部裝置之前放大及/或緩沖所述所存儲電壓。
5.根據(jù)權(quán)利要求1所述的NAND架構(gòu)非易失性存儲器裝置，其中所述NAND架構(gòu)非易失 性存儲器裝置適于用取樣與保持電路對所述位線上所表現(xiàn)的電壓進(jìn)行取樣，且其中所述取 樣與保持電路包含一個或一個以上電容器以存儲所述所取樣的電壓。
6.根據(jù)權(quán)利要求3所述的NAND架構(gòu)非易失性存儲器裝置，其中所述NAND架構(gòu)非易失 性存儲器裝置的所述取樣與保持電路適于將所述所取樣的位線電壓與目標(biāo)模擬電壓進(jìn)行 比較。
7.根據(jù)權(quán)利要求1所述的NAND架構(gòu)非易失性存儲器裝置，其中所述NAND架構(gòu)非易失 性存儲器裝置適于接收指示選定存儲器單元的所要閾值電壓的模擬數(shù)據(jù)信號。
8.根據(jù)權(quán)利要求7所述的NAND架構(gòu)非易失性存儲器裝置，其中所述NAND架構(gòu)非易失 性存儲器裝置適于通過以下操作在編程與檢驗(yàn)循環(huán)中編程所述選定存儲器單元將所述選定存儲器單元的所述所要閾值電壓的指示存儲于所述取樣與保持電路中； 通過向所述選定存儲器單元的所述控制柵極施加編程電壓且向所述選定存儲器單元 的通道施加編程低電壓而在編程循環(huán)中編程所述選定存儲器單元； 通過以下操作感測所述選定存儲器單元的所述閾值電壓 將所述NAND串耦合到位線及源極線， 向所述源極線施加升高的源極電壓(Vsource)，向一個或一個以上字線施加通過電壓(Vpass)，所述一個或一個以上字線耦合到所述NAND串的一個或一個以上未選存儲器單元上的控制柵極，以及向字線施加讀取柵極電壓(Vg)，所述字線耦合到所述選定存儲器單元的控制柵極； 將所述選定存儲器單元的所述所感測閾值電壓的指示與所述選定存儲器單元的所述 所要閾值電壓的所述所存儲指示進(jìn)行比較；以及如果發(fā)現(xiàn)所述所感測閾值電壓小于所述所要閾值電壓，那么通過施加另一編程循環(huán)來 增加所述選定存儲器單元的所述閾值電壓。
9.根據(jù)權(quán)利要求8所述的NAND架構(gòu)非易失性存儲器裝置，其中感測所述選定存儲器單 元的所述閾值電壓及將所述選定存儲器單元的所述所感測閾值電壓與所述選定存儲器單 元的所述所存儲的所要閾值電壓進(jìn)行比較進(jìn)一步包含讀取所述經(jīng)耦合位線上所表現(xiàn)的指 示所述讀取柵極電壓(Vg)減去所述NAND存儲器單元串的所述選定存儲器單元的所述閾值 電壓(Vt)的電壓(Vout)；從所述讀取柵極電壓(Vg)中減去所述經(jīng)耦合位線上所表現(xiàn)的所 述電壓(Vout)以獲得指示所述選定存儲器單元的所述閾值電壓(Vt)的電壓；以及將指示 所述選定存儲器單元的所述閾值電壓(Vt)的所述電壓與所述所要閾值電壓的所述所存儲 指示進(jìn)行比較。
10.根據(jù)權(quán)利要求1所述的NAND架構(gòu)非易失性存儲器裝置，其中所述NAND架構(gòu)非易失 性存儲器裝置適于通過用模/數(shù)轉(zhuǎn)換器(ADC)對所述經(jīng)耦合位線上所表現(xiàn)的指示所述NAND 存儲器單元串的所述選定存儲器單元的所述閾值電壓的電壓進(jìn)行取樣來感測所述位線上 的所述所表現(xiàn)電壓。
11.一種大容量存儲裝置，其包含NAND架構(gòu)非易失性存儲器裝置，其適于接收及傳輸指示兩個或兩個以上信息位的數(shù)據(jù) 值的模擬數(shù)據(jù)信號；控制器，其用于與外部裝置通信；以及讀取/寫入通道，其耦合到所述控制器及所述存儲器裝置；其中所述讀取/寫入通道適于將從所述存儲器裝置接收的模擬數(shù)據(jù)信號轉(zhuǎn)換為數(shù)字 數(shù)據(jù)信號以供傳輸?shù)剿隹刂破?，并將從所述控制器接收的?shù)字?jǐn)?shù)據(jù)信號轉(zhuǎn)換為模擬數(shù)據(jù) 信號以供傳輸?shù)剿龃鎯ζ餮b置；且其中所述NAND架構(gòu)非易失性存儲器裝置適于通過以下操作在源極隨耦器感測操作中 從所述NAND架構(gòu)非易失性存儲器裝置的NAND存儲器陣列中的一個或一個以上NAND存儲 器單元串的一個或一個以上選定存儲器單元中讀取閾值電壓 將每一 NAND串耦合到位線及源極線， 將升高的源極電壓(Vsource)耦合到所述源極線，將通過電壓(Vpass)耦合到一個或一個以上字線，所述一個或一個以上字線耦合到每 一 NAND串的一個或一個以上未選存儲器單元上的控制柵極，以及將讀取柵極電壓(Vg)耦合到字線，所述字線耦合到每一 NAND串的所述選定存儲器單 元的控制柵極。
12.根據(jù)權(quán)利要求11所述的大容量存儲裝置，其中所述NAND架構(gòu)非易失性存儲器裝置 進(jìn)一步適于在寫入操作中將指示所接收模擬數(shù)據(jù)信號的電壓電平存儲于取樣與保持電路 中，且適于通過以下操作在編程與檢驗(yàn)循環(huán)中編程所述寫入操作的所述選定存儲器單元直 到其讀取閾值電壓指示等于或超過所述所存儲的電壓電平通過向所述選定存儲器單元的所述控制柵極施加編程電壓且向所述選定存儲器單元的通道施加編程低電壓而在編程循環(huán)中編程所述選定存儲器單元；通過以下操作在源極隨耦器感測操作中感測所述選定存儲器單元的所述閾值電壓指示將每一 NAND串耦合到位線及源極線， 將升高的源極電壓(Vsource)耦合到所述源極線，將通過電壓(Vpass)耦合到一個或一個以上字線，所述一個或一個以上字線耦合到每 一 NAND串的一個或一個以上未選存儲器單元上的控制柵極，以及將讀取柵極電壓(Vg)耦合到字線，所述字線耦合到每一 NAND串的所述選定存儲器單 元的控制柵極；將所述選定存儲器單元的所述所感測閾值電壓指示與指示所述所接收模擬數(shù)據(jù)信號 的所述所存儲電壓電平進(jìn)行比較；以及如果發(fā)現(xiàn)所述選定存儲器單元中的存儲器單元的閾值指示小于相關(guān)聯(lián)的所存儲電壓 電平，那么通過向所述存儲器單元施加另一編程與檢驗(yàn)循環(huán)而增加所述存儲器單元的所述 閾值電壓。
13.根據(jù)權(quán)利要求11所述的大容量存儲裝置，其中所述NAND架構(gòu)非易失性存儲器裝置 進(jìn)一步適于通過以下操作從所述源極隨耦器感測操作中產(chǎn)生具有指示一個或一個以上選 定存儲器單元的閾值電壓的電壓電平的模擬數(shù)據(jù)信號以供從所述存儲器裝置進(jìn)行傳輸感測經(jīng)耦合位線上所表現(xiàn)的指示所述讀取柵極電壓(Vg)減去所述一個或一個以上選 定存儲器單元的每一存儲器單元的所述閾值電壓(Vt)的電壓(Vout)，以及從所述讀取柵極電壓(Vg)中減去所述經(jīng)耦合位線上所表現(xiàn)的所述電壓(Vout)以獲 得指示所述一個或一個以上選定存儲器單元的每一存儲器單元的所述閾值電壓(Vt)的電 壓。
14.一種從非易失性存儲器裝置的NAND存儲器單元串的選定存儲器單元中感測閾值 電壓的方法，所述方法包含將所述NAND存儲器單元串耦合到位線及源極線； 向所述源極線施加升高的源極電壓(Vsource)；向一個或一個以上字線施加通過電壓(Vpass)，所述一個或一個以上字線耦合到所述 NAND存儲器單元串的一個或一個以上未選存儲器單元上的控制柵極，以及向字線施加讀取柵極電壓(Vg)，所述字線耦合到所述NAND存儲器單元串的所述選定 存儲器單元的控制柵極；以及從所述位線中讀取指示所述選定存儲器單元的所述閾值電壓的電壓電平。
15.根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含從所述存儲器裝置傳輸指示所述選定存儲器單元的所述閾值電壓電平的所述電壓電平。
16.根據(jù)權(quán)利要求14所述的方法，其中從所述位線中讀取指示所述選定存儲器單元的 所述閾值電壓的電壓電平進(jìn)一步包含感測所述經(jīng)耦合位線上所表現(xiàn)的指示所述讀取柵極 電壓(Vg)減去所述NAND存儲器單元串的所述選定存儲器單元的所述閾值電壓(Vt)的電壓。
17.根據(jù)權(quán)利要求14所述的方法，其中從所述位線中讀取指示所述選定存儲器單元 的所述閾值電壓的電壓電平進(jìn)一步包含感測所述經(jīng)耦合位線上所表現(xiàn)的指示所述讀取柵 極電壓(Vg)減去所述NAND存儲器單元串的所述選定存儲器單元的所述閾值電壓(Vt)的 電壓(Vout)，以及從所述讀取柵極電壓(Vg)中減去所述經(jīng)耦合位線上所表現(xiàn)的所述電壓 (Vout)。
18.根據(jù)權(quán)利要求14所述的方法，其中從所述位線中讀取指示所述選定存儲器單元的 所述閾值電壓的電壓電平進(jìn)一步包含用模/數(shù)轉(zhuǎn)換器(ADC)從所述位線中感測指示所述選 定存儲器單元的所述閾值電壓的電壓電平以及在取樣與保持電路中從所述位線對指示所 述選定存儲器單元的所述閾值電壓的電壓電平進(jìn)行取樣中的一者。
19.根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含接收指示NAND存儲器單元串的選定存儲器單元的所要閾值電壓的模擬數(shù)據(jù)信號； 將所述選定存儲器單元的所述所要閾值電壓存儲于取樣與保持電路中； 通過向所述選定存儲器單元的所述控制柵極施加編程電壓且向所述選定存儲器單元 的通道施加編程低電壓而在編程循環(huán)中編程所述選定存儲器單元； 通過以下操作讀取所述選定存儲器單元的所述閾值電壓 將所述NAND存儲器單元串耦合到位線及源極線； 向所述源極線施加升高的源極電壓(Vsource)；向一個或一個以上字線施加通過電壓(Vpass)，所述一個或一個以上字線耦合到所述 NAND存儲器單元串的一個或一個以上未選存儲器單元上的控制柵極，以及向字線施加讀取柵極電壓(Vg)，所述字線耦合到所述NAND存儲器單元串的所述選定 存儲器單元的控制柵極；以及從所述位線中讀取指示所述選定存儲器單元的所述閾值電壓的電壓電平； 將所述選定存儲器單元的所述閾值電壓與所述選定存儲器單元的所述所存儲的所要 閾值電壓進(jìn)行比較；以及如果發(fā)現(xiàn)所述選定單元的所述所感測閾值電壓小于所述所存儲的所要閾值電壓，那么 通過施加另一編程循環(huán)來增加所述選定存儲器單元的所述閾值電壓。
20.根據(jù)權(quán)利要求19所述的方法，其中在所述位線上讀取指示所述選定存儲器單元的 所述閾值電壓的電壓電平及將所述選定存儲器單元的所述閾值電壓與所述選定存儲器單 元的所述所存儲的所要閾值電壓進(jìn)行比較進(jìn)一步包含讀取所述經(jīng)耦合位線上所表現(xiàn)的指 示所述讀取柵極電壓(Vg)減去所述NAND存儲器單元串的所述選定存儲器單元的所述閾值 電壓(Vt)的電壓(Vout)從所述讀取柵極電壓(Vg)中減去所述經(jīng)耦合位線上所表現(xiàn)的所 述電壓(Vout)以獲得指示所述選定存儲器單元的所述閾值電壓(Vt)的電壓；以及將指示 所述選定存儲器單元的所述閾值電壓(Vt)的所述電壓與所述選定存儲器單元的所述所存 儲的所要閾值電壓進(jìn)行比較。
21.根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含產(chǎn)生對應(yīng)于由指示所述選定存儲器單元的所述閾值電壓的電壓電平所表示的數(shù)據(jù)位 模式的兩個或兩個以上數(shù)字?jǐn)?shù)據(jù)信號；以及 將所述數(shù)字?jǐn)?shù)據(jù)信號傳輸?shù)街鳈C(jī)處理器。
全文摘要
本發(fā)明描述一種模擬電壓NAND架構(gòu)非易失性存儲器數(shù)據(jù)讀取/檢驗(yàn)過程及電路，其利用源極隨耦器電壓感測來感測非易失性單元中的模擬電壓。在源極隨耦器感測或讀取操作中，通過向源極線施加升高的電壓、將升高的通過電壓(Vpass)置于NAND架構(gòu)快閃存儲器陣列的NAND串中的未選單元的柵極上以將所述柵極置于通過貫通操作模式中以及向選定單元的柵極施加讀取柵極電壓(Vg)來讀取所述串中的單元的經(jīng)編程閾值電壓。所述選定存儲器單元起源極隨耦器的作用以將經(jīng)耦合的位線上的電壓設(shè)定為所述讀取柵極電壓減去所述單元的閾值電壓(Vg-Vt)，從而允許對所述單元的電壓進(jìn)行直接感測或取樣。
文檔編號G11C16/28GK101828237SQ200880111715
公開日2010年9月8日 申請日期2008年10月1日 優(yōu)先權(quán)日2007年10月18日
發(fā)明者弗朗姬·F·魯帕爾瓦爾, 維沙爾·薩林 申請人:美光科技公司