專利名稱：具有閾值電壓補償?shù)囊莆患拇嫫麟娐返闹谱鞣椒?br> 技術(shù)領(lǐng)域：
本發(fā)明涉及移位寄存器電路，特別是用于提供行電壓到有源矩陣顯示裝置的顯示
像素的移位寄存器電路。
背景技術(shù)：
有源矩陣顯示裝置包括按行和列排列的像素的陣列，且每個像素包括至少一個薄 膜驅(qū)動晶體管和例如液晶單元的顯示元件。每行像素共享行導(dǎo)體，此行導(dǎo)體連接到該行內(nèi) 像素的薄膜晶體管的柵極。每列像素共享列導(dǎo)體，像素驅(qū)動信號被提供到所述列導(dǎo)體。行 導(dǎo)體上的信號確定晶體管導(dǎo)通還是截止，以及當(dāng)晶體管(通過行導(dǎo)體上的高電壓脈沖)導(dǎo) 通時，來自列導(dǎo)體的信號被允許傳遞到液晶材料的區(qū)域，由此改變該材料的光透射特性。
有源矩陣顯示裝置的幀(場)周期要求一行像素在短的時間段內(nèi)被尋址，且這又 對晶體管的電流驅(qū)動能力提出要求，以便將液晶材料充電或放電到期望的電壓電平。為了 滿足這些電流要求，供應(yīng)到薄膜晶體管的柵極電壓需要以顯著電壓擺幅波動。對于非晶硅 驅(qū)動晶體管的情形，此電壓擺幅可約為30伏特。 在行導(dǎo)體中對大電壓擺幅的需求要求使用高電壓部件來實施行驅(qū)動器電路。
令人非常感興趣的是，將行驅(qū)動器電路的部件集成在與顯示像素陣列的基板相同 的基板上。 一種可能性是將多晶硅用于像素晶體管，因為這種技術(shù)更容易適合于行驅(qū)動器 電路的高電壓電路元件。于是，使用非晶硅技術(shù)制作顯示陣列的成本優(yōu)勢喪失。
因此人們的興趣在于，提供可以使用非晶硅技術(shù)實施的驅(qū)動器電路。非晶硅晶體 管的低遷移率以及應(yīng)力引起的閾值電壓變化(漂移)給使用非晶硅技術(shù)實施驅(qū)動器電路帶 來了嚴(yán)重困難。應(yīng)力引起的變化以非線性方式與施加到薄膜晶體管柵極的電壓以及此電壓 的占空比成比例。 在有源矩陣顯示裝置中，像素晶體管在低占空比工作，使得與行驅(qū)動器電路相比， 漂移不是很大問題。已經(jīng)提出以同樣使用在低占空比工作的晶體管的方式設(shè)計行驅(qū)動器電 路，且這些行驅(qū)動器電路稱為"高阻抗柵極驅(qū)動器電路"。 行驅(qū)動器電路常規(guī)上被實施成移位寄存器電路，其工作以在每個行導(dǎo)體上依次輸 出行電壓脈沖。 基本上，移位寄存器電路的每級包括連接在時鐘控制高電源線和行導(dǎo)體之間的上 拉晶體管，且該上拉晶體管被導(dǎo)通以將行導(dǎo)體耦合到時鐘控制高電源線從而生成行地址脈 沖。下拉晶體管在剩余時間內(nèi)保持低電壓。為了確保行導(dǎo)體上的電壓達(dá)到電源線電壓(不 管串聯(lián)連接的驅(qū)動晶體管)，使用輸出晶體管的雜散電容而利用自舉效應(yīng)，這是已知的。在 US6052426中討論了這一點。這些自舉措施改善電路的性能并改善對晶體管特性變動的容 忍度。而這又導(dǎo)致電路壽命增加。 這些電路的實施也使用來自之前行的輸出作為給定行的控制信號，以控制自舉效 應(yīng)的時序。 對于已知電路仍存在以下問 晶體管性能的退化，特別是對于以高占空比工作且因此常導(dǎo)通的晶體管，限制了電路的壽命。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供包括多級的移位寄存器電路，每級用于提供輸出信號到輸出負(fù)載且包括用于將該輸出信號上拉到高電壓軌的上拉晶體管和用于將該輸出信號下拉到低電壓軌的下拉晶體管， 其中每級包括用于采樣該上拉和下拉晶體管中的至少一個的閾值電壓且用于通過電容性耦合將采樣的閾值電壓添加到控制電壓的電路，從而提供經(jīng)過閾值電壓補償?shù)男盘栆杂糜诳刂圃撋侠拖吕w管中的所述至少一個的柵極，其中該電路適于施加電壓階躍到該采樣的閾值電壓用以生成導(dǎo)通信號，并適于施加相反符號的電壓階躍到該采樣的閾值電壓用以生成截止信號。 本發(fā)明提供閾值電壓(Vt)采樣，特別是對于其閾值電壓漂移必須被補償?shù)谋∧ぞw管(例如下拉薄膜晶體管)。這被用于生成經(jīng)過閾值電壓補償?shù)目刂齐妷?，并用于移位寄存器電路的每級?該感測電路可以以低占空比工作，例如在幀消隱期間的可用時間內(nèi)工作。該采樣
的閾值電壓隨后可以被施加到任何輸入驅(qū)動信號以提供針對老化的補償。 該采樣電路可包括串聯(lián)于用于該級的控制電壓輸入和該上拉和下拉晶體管中的
至少一個的柵極之間的采樣電容器。按此方式，在該電容器上提供的電壓將添加到輸入電
壓，且由此可以提供補償功能。 該采樣電路可包括用于將該采樣電容器的一側(cè)耦合到低電壓軌的第一開關(guān)以及用于將該采樣電容器的另一側(cè)耦合到高電壓軌的第二開關(guān)。這使得該電容器能夠被充電到最大電壓，且其隨后可以被放電以存儲采樣的閾值電壓。 該采樣電路可進一步包括用于升壓該高電壓軌電壓的與該第二開關(guān)相關(guān)聯(lián)的電荷泵電路。這使得能夠補償更寬范圍的閾值電壓，因為該電容器可以被充電到更高電平，且由此存儲更高的閾值電壓。 該采樣電路可以包括用于將該上拉和下拉晶體管中的至少一個的柵極和漏極短路或者用于將用于復(fù)制該上拉和下拉晶體管中的至少一個的晶體管的柵極和漏極短路的第三開關(guān)。這將正在被采樣的晶體管設(shè)置成二極管配置，且這可用于放電該電容器電壓直到達(dá)到該閾值電壓，其對應(yīng)于二極管式連接的晶體管正向偏置電壓降。 電容器可連接在用于控制該第三開關(guān)的控制線和該采樣電容器的另一側(cè)之間。該控制線于是可以用于引入階躍變化以導(dǎo)致電荷共享并變更存儲在該存儲電容器上的電荷。
該采樣電路可包括串聯(lián)連接在所述各電源軌之間的第四開關(guān)和第五開關(guān)，該第四和第五開關(guān)之間的接合處(junction)連接到電容器的一側(cè)，該電容器的另一側(cè)連接到該上拉和下拉晶體管中的至少一個的柵極。這些附加開關(guān)可用于存儲附加補償成分在該電容器上。具體而言，固定的正電壓偏移(以導(dǎo)通薄膜晶體管)或者固定的負(fù)電壓偏移(以截止薄膜晶體管)可被添加到該采樣的閾值電壓。 取代使用第二電容器來變更該采樣的閾值電壓，該第一開關(guān)可連接在參考電力線和該采樣電容器的一側(cè)之間，使得該閾值電壓相對于該參考電力線電壓被采樣。另一開關(guān)連接在該采樣電容器的一側(cè)和低電壓軌之間。這使得通過施加階躍變化到該輸入能夠改變該采樣的閾值電壓。 連接在該上拉和下拉晶體管中的至少一個的柵極和電源線之間，泄漏電流控制電路也可被提供用于控制到或自該上拉和下拉晶體管中的至少一個的柵極的泄漏電流的流動方向或幅度。這可用于隨時間而穩(wěn)定所存儲的閾值電壓，或者確保補償效果不隨時間減小。 該泄漏電流控制電路可包括串聯(lián)的兩個晶體管，其具有連接的柵極且控制電壓線到該晶體管之間的串聯(lián)連接。此控制電壓線可以設(shè)置這對晶體管的工作點，使得(凈)泄漏電流可以被控制以沿期望方向流動。 該泄漏電流控制電路可進一步包括柵極和源極端子連接到這兩個晶體管之一的源極和漏極端子的第三晶體管。這引入閾值電壓，且可用于確保泄漏電流盡可能接近零。
該泄漏電流控制電路取而代之可以包括連接在該上拉和下拉晶體管中的至少一個的柵極和該電源線之間的(單個)晶體管，其中該電源線包括三態(tài)電源，并且該泄漏電流控制電路進一步包括用于當(dāng)電源切換到高阻抗?fàn)顟B(tài)時控制施加到該晶體管的電壓的控制電壓線。這使得單個晶體管能夠被用于控制泄漏電流的流動。 用于采樣該上拉和下拉晶體管中的至少一個的閾值電壓的電路可包括該上拉和下拉晶體管中的所述至少一個，使得存在對實際晶體管的采樣。然而，用于采樣該上拉和下拉晶體管中的至少一個的閾值電壓的電路可包括用于復(fù)制該上拉和下拉晶體管中的所述至少一
個的行為的晶體管。此復(fù)制晶體管例如可以在相同占空比下且使用相同電壓來工作。
每級優(yōu)選地包括輸入段和輸出段，其中該輸出段包括該上拉和下拉晶體管；以及自舉電容器，位于該上拉晶體管的柵極和該輸出之間。每級的輸入段可包括第一輸入段輸入(行n-l)，連接到前級的輸入段的輸出；以及晶體管，用于充電該第一自舉電容器且由第一輸入(行n-l)控制。 本發(fā)明特別適于使用非晶硅技術(shù)來實施。
本發(fā)明還提供有源矩陣顯示裝置(例如液晶顯示器)，其包括
-有源矩陣顯示像素陣列；-行驅(qū)動器電路，包括本發(fā)明的移位寄存器電路。 本發(fā)明還提供生成多級移位寄存器電路輸出以提供信號到輸出負(fù)載的方法，該方法包括針對該移位寄存器電路的每級-通過導(dǎo)通上拉晶體管以將該輸出信號上拉到高電壓軌或者導(dǎo)通下拉晶體管以將
該輸出信號下拉到低電壓軌而生成輸出信號， 其中該方法進一步包括-采樣該上拉和下拉晶體管中的至少一個的閾值電壓；-施加第一極性的電壓到該采樣的閾值電壓，用以生成用于控制該上拉和下拉晶體管中的至少一個的柵極的導(dǎo)通信號；以及-施加相反的第二極性的電壓到該采樣的閾值電壓，用以生成用于控制該上拉和下拉晶體管中的至少一個的柵極的截止信號。


本發(fā)明的示例現(xiàn)在將參考附圖加以詳細(xì)描述，其中
圖1示出本發(fā)明電路的第一簡化示例以說明本發(fā)明的原理； 圖2更詳細(xì)示出本發(fā)明電路的第一示例； 圖3更詳細(xì)示出本發(fā)明電路的第二示例； 圖4示出圖3的電路，示出了開關(guān)的晶體管實施方式； 圖5示出圖4的電路的工作時序的示例； 圖6示出本發(fā)明電路的第三示例； 圖7示出圖6的電路的工作時序的示例； 圖8示出本發(fā)明電路的第四示例； 圖9示出本發(fā)明電路的第五示例； 圖10示出圖9的電路，示出了開關(guān)的晶體管實施方式； 圖11用于示出本發(fā)明電路中的泄漏電流； 圖12示出控制泄漏電流的電路的第一示例； 圖13示出控制泄漏電流的電路的第二示例； 圖14示出控制泄漏電流的電路的第三示例； 圖15示出控制泄漏電流的電路的第四示例；以及 圖16示出電荷泵如何可以擴展可能的閾值電壓補償?shù)姆秶?圖17示出本發(fā)明電路的第五示例； 圖18示出圖17的電路的時序圖；以及 圖19示出圖17的電路區(qū)塊如何連接到一起。 應(yīng)注意，這些圖是示意圖且不是按比例繪制的。為清楚和方便起見，在大小上，這些圖中多個部分的相對尺寸和比例被放大或縮小地示出。
具體實施例方式圖1示出本發(fā)明電路的第一簡化示例以說明本發(fā)明的原理。 本發(fā)明提供對電路中最關(guān)鍵的一個或多個晶體管的閾值電壓的感測。行驅(qū)動器電路具有行上拉晶體管IO，該行上拉晶體管被導(dǎo)通以在行上提供來自時鐘控制電源線"時鐘"的行脈沖；以及行下拉晶體管12，該行下拉晶體管用于在剩余時間將行保持在低的負(fù)電源軌(powerrail)電壓。行下拉晶體管12在高占空比下工作，因此遭受最大的漂移。
在一個示例中，本發(fā)明提供行下拉晶體管12的閾值電壓感測。感測電路可使用行驅(qū)動器電路的薄膜晶體管(TFT)，或者其可使用專用TFT，該專用TFT設(shè)計成匹配正被補償?shù)腡FT的特性。 圖1示出用于復(fù)制下拉晶體管12的狀況的晶體管14，以及從正和負(fù)電壓線18、 19供電的閾值電壓感測電路16。 如圖1所示，感測電路16得到輸出V。ut，該輸出通?？梢詰?yīng)用衰減X到輸入電壓Vin，加上閾值補償Vt并且加上或減去偏移AV。 在圖1的示例中，對于感測在其上進行的TFT 14和行下拉TFT 12這兩者，閾值電壓漂移量是相同的而與TFT相對大小和負(fù)載無關(guān)，因為Vt漂移只是柵極上的信號的函數(shù)。
圖1還示出了自舉電容器11以及例如使用來自前級的高信號來充電該自舉電容器的晶體管13。
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圖2為示出這種電路所能夠基于的原理的示意圖。 電路具有用于將采樣電容器C1 一側(cè)保持在固定負(fù)軌(negativerail)的第一開關(guān)Sl。開關(guān)S2允許正電壓軌載入到正在被采樣的晶體管的柵極上以及載入到存儲電容器的另外一側(cè)上。NODE l上電壓的充電可以是直接的(圖4中示出的連接b)或者經(jīng)由開關(guān)S3是間接的(圖4中示出的連接a)。后一連接要求控制線Ctrll和Ctrl2交疊，使得晶體管48和S3同時接通。另一個選擇是經(jīng)由NODE 2和晶體管S3對N0DE1上的電壓充電。
開關(guān)S3將復(fù)制晶體管14的漏極和柵極短路，使得該晶體管是二極管式連接的。這使得晶體管柵極能夠放電到閾值電壓，并且這可以被存儲在輸入電容器C1上。開關(guān)S4和S5使得所存儲的電壓能夠被縮放或移位。
該電路可按以下方式工作
時間間隔1 : 開關(guān)S1、S2和S4閉合且開關(guān)S3和S5斷開。電壓軌差存儲在電容器上，且正在被采樣的晶體管的柵極(NODE 1)被充電到高于其閾值Vt的電壓。
時間間隔2 : 開關(guān)Sl、 S3和S4閉合且開關(guān)S2和S5斷開。當(dāng)開關(guān)S3閉合時，晶體管Tl是二極管式連接的，且NODE l經(jīng)由晶體管14被主動地放電直到達(dá)到閾值電壓Vt。在此之后，由于亞閾值漏電的原因，NODE l繼續(xù)但非常慢地放電。因此，最終的結(jié)果是閾值電壓存儲在NODE 1上，并且電容器C1兩端存在相應(yīng)的電壓，因為一個端子仍然連接到負(fù)軌。
時間間隔3 : 開關(guān)Sl、 S2、 S3、 S5斷開且開關(guān)S4閉合。電容器的輸入連接到輸入電壓，此時Vt采樣到C1上。 由于開關(guān)S4保持閉合，節(jié)點NODE 1上的電壓通過電容器C2保持。
由于該電容器與輸入串聯(lián)，該電容器可以用于提供電壓階躍到施加于該輸入的任何電壓。特別是，這可以使施加到下拉晶體管的柵極的電壓達(dá)到高于高電壓軌的電平。
在以上示例中，通過確保在S3閉合之前開關(guān)S2是斷開的，可以保證不形成經(jīng)過晶體管14的DC路徑。然而，電路可以在S2閉合的時間間隔的部分或者全部時間間隔內(nèi)S3閉合的情形下工作。實際上在這種情況下，S2可以連接在正電源軌和T1的漏極端子而非晶體管14的柵極之間。例如只要在S3斷開之前斷開S2，或者如果使用遠(yuǎn)小于晶體管14的TFT來實施S2的功能，閾值電壓感測仍可完成。
時間間隔4 : 在隨后時間段，通過在Vin二 0V時斷開S4且閉合S5，N0DE l可以取比現(xiàn)在存儲在Cl上的閾值電壓Vt低的固定電壓AV。這引起電容器C1和C2之間的電荷共享，并產(chǎn)生輸出電壓V。ut = Vt_ A V，其中A V為正和負(fù)電源軌之間電勢差的恒定部分且由系統(tǒng)中所有電容的相對大小決定?？商娲兀琋ODE 1可以通過施加正電壓Vin而增大到高于Vt。這產(chǎn)生輸出電壓V。ut = Vt+Vi乂X，其中X由電容C1、 C2以及NODE 1的任何寄生電容的相對大小限定。 縮放和偏移能夠生成實施期望的導(dǎo)通功能但具有閾值電壓補償?shù)臇艠O控制電壓。
電路由此工作以將最大電壓軌電壓充電在存儲電容器上，作為復(fù)位操作。晶體管柵極被充電并接著被放電直至達(dá)到閾值電壓Vt，且這在電容器上被采樣。附加電壓隨后也
8被提供到正在被控制的晶體管的柵極，使得最終結(jié)果是經(jīng)過閾值電壓補償?shù)臇艠O電壓?？梢蕴峁└哂诨虻陀陂撝惦妷旱墓潭妷翰睿蕴峁┯糜谡诒豢刂频木w管的恒定驅(qū)動條件，并使正在被控制的晶體管能被驅(qū)動為導(dǎo)通或截止。 因此，在大多數(shù)時間、即當(dāng)行輸出為低時，該電路可用于為用于導(dǎo)通下拉晶體管的柵極信號提供閾值電壓補償。對于當(dāng)下拉晶體管要被截止時、即準(zhǔn)備行輸出脈沖以及在行輸出脈沖期間，該電路也可以提供低于所測量的閾值的電壓階躍。 為了導(dǎo)通下拉晶體管，采樣電容器提供階躍電壓變化到施加于柵極的常規(guī)控制電壓，以提供閾值電壓采樣。在示出的電路中，NODE 1通過電容器C1由周期性地對NODE l電
壓再充電的時鐘相位(P+1保持充電。 參考圖3解釋上述原理的變型。 開關(guān)Sl至S5執(zhí)行相同的功能，但是在此情況下開關(guān)S3、S4和S5不是獨立的。在閾值電壓測量階段完成時，NODE 1通過組合的開關(guān)S4、5自動地取低于Vt的固定電壓，此固定電壓同樣由系統(tǒng)中所有電容的相對大小限定。 圖4為示出如何能夠基于以上討論的基本原理制造實際電路的第一電路圖。
電路較淺的部分代表多相動態(tài)邏輯移位寄存器的已知級。 已知的移位寄存器電路具有作為輸出級的上拉晶體管40和下拉晶體管42。輸入級具有二極管式連接的晶體管44，其連接到用于下一行的時鐘相位信號；以及兩個晶體管46、48，其通過前一行驅(qū)動器信號來控制。這些晶體管的作用是在行脈沖生成之前使該電路做準(zhǔn)備。特別是，自舉電容器C3通過晶體管48在前一行周期內(nèi)被充電，而輸入由晶體管46保持為低。 圖4中的虛線電路對本領(lǐng)域技術(shù)人員而言是熟知的，且基于來自移位寄存器電路的之前和之后的級的信號而實施自舉功能和復(fù)位功能。 該已知電路具有空置狀態(tài)，其中NODE 1被充電且輸出保持為低。該電路保持在此狀態(tài)，直到前一行受到脈沖作用，且時鐘相位信號不導(dǎo)致輸出中的任何改變。在該狀態(tài)期間，NODE 1上的電壓需要高于下拉晶體管的閾值電壓。 當(dāng)前一行激發(fā)(fire)時(或者當(dāng)開始脈沖被引入用于第一行時)，晶體管46和48導(dǎo)通，N0DE 2被充電，自舉電容器C3被充電，以及晶體管40導(dǎo)通。NODE 1上的電壓需要設(shè)為低于下拉晶體管的閾值電壓，為使用高脈沖驅(qū)動該行做準(zhǔn)備。 在下一時鐘相位脈沖((p)中，行輸出跟隨時鐘相位，且上拉晶體管的柵極電壓由自舉電容器推到高于正軌，這確保晶體管40徹底導(dǎo)通。
在隨后時鐘相位期間，晶體管42再次導(dǎo)通。 圖4中的粗體部件實施了圖2的開關(guān)。晶體管被標(biāo)記為開關(guān)Sl至S5，與圖2中那
些晶體管對應(yīng)。 除了實施圖2中開關(guān)的功能的晶體管之外，在下一個時鐘相位和正在被測試的晶體管柵極處的節(jié)點(NODE 1)之間存在二極管式連接的晶體管50。這確保了晶體管S5的漏極在正常工作期間保持高，使得其在前一行脈沖(行n-l)到達(dá)時被放電到負(fù)電源軌，這具有將NODE 1上的電壓下拉至低于閾值電壓的效應(yīng)，為在其期間該行被激發(fā)的時鐘相位做準(zhǔn)備。 因此，在晶體管40導(dǎo)通之前，電路工作以將NODE 1的電壓拉到低于晶體管42的閾值電壓；以及在晶體管42要導(dǎo)通時，增大晶體管42的柵極電壓。 復(fù)位晶體管52也被示出，用以在采樣操作后立即復(fù)位自舉電容器C3，從而在主移位寄存器時鐘激活時防止各行的偽激發(fā)。它提供了復(fù)位NODE 2的直接方式?？商娲姆桨甘菍⒕w管52與晶體管44并聯(lián)連接。 —條控制線Ctrll只控制開關(guān)S2(晶體管52)，且因此控制晶體管14充電到高于其閾值。該晶體管源極的兩種可能的連接路徑被示為(a)和(b)。第二控制線Ctrl2控制開關(guān)Sl、 S3和S4，且因此控制閾值電壓采樣。開關(guān)S5由前一行脈沖控制。
圖4中的電路按如下方式工作。 對于兩個相應(yīng)的時間間隔tl、 t2，控制時鐘Ctr11、 Ctrl2置為高。無論tl或t2哪個先開始，或者無論它們是否交疊，這并不重要。以下條件適用 a)具有高Ctrll時鐘的時間間隔tl必須足夠長，以允許至少在時間間隔t2結(jié)束之前，NODE 1經(jīng)由開關(guān)S2到達(dá)Vt或更高； b)在時間間隔tl結(jié)束之后，S2斷開，時間間隔t2必須延伸足夠長，從而為NODE1提供充足時間而近似設(shè)置到Vt。在當(dāng)時間間隔tl、t2不交疊或非常短時間地交疊時的這種情況下，C3必須足夠大，從而在時間間隔t2開始時將NODE 1充電到Vt或更高。
圖5示出兩種可能的時序圖。 —旦上述閾值電壓感測序列已被執(zhí)行，移位寄存器級可以正常工作-來自行n-l的高信號會將NODE 1拉到低于Vt，且同時對NODE 2充電(S卩，對自舉電容器充電)，從而
準(zhǔn)備在所等待的時鐘相位q)到達(dá)時激發(fā)行輸出。 該級由下一個時鐘相位(p+l復(fù)位。 圖6示出基于圖3電路的實施方式。虛線部件與圖5相同。 晶體管再次用開關(guān)名稱標(biāo)注。先前電路中的開關(guān)S4和S5選擇電壓軌之一，且在圖6的電路中，這通過控制線Ctrl3實現(xiàn)。因此，控制線Ctrl3在電路工作時在各電壓軌之間切換。第一控制線Ctrll控制開關(guān)Sl，而第二控制線Ctrl2控制開關(guān)S2。
圖6所示電路按下述工作。對于時間間隔tl、t2、t3，控制時鐘Ctrll、Ctrl2、Ctrl3被分別置為高。再者，這些控制時鐘以什么樣的順序被切換到高電平并不重要。以下條件必須滿足
a)tl必須在t2結(jié)束之前開始足夠長的時間，以便在時間間隔t3期間允許N0DE 1達(dá)到Vt或更高; b)tl和t3必須基本上交疊； c)t2結(jié)束而tl、 t3仍未結(jié)束的時間段必須足夠長，以允許N0DE1放電到、(近似)。 兩種可能的時序圖在圖7中示出。 針對一般電路原理且針對詳細(xì)實施例的如上所述的閾值電壓感測序列，可以針對移位寄存器的所有級每幀地或者每N個幀地同時執(zhí)行(例如，在幀消隱期間)?？商娲?，對于多組移位寄存器級(例如，可根據(jù)多相時鐘信號的哪個相位被用于對級的輸出計時來完成分組)，其可以按時間交錯方式執(zhí)行。 可替代地，例如使用來自前級的輸出作為控制信號Ctrll、Ctrl2，感測功能可以針對移位寄存器的每一級而順序地每幀執(zhí)行一次。 圖8示出閾值電壓測量階段與移位寄存器預(yù)選擇階段(g卩，自舉電容器充電)結(jié)合的另一實施例。 該電路的優(yōu)點是簡單，因為對于閾值電壓感測部分僅需一個控制輸入，之前的移位寄存器級輸出用作控制信號。 該電路具有用于經(jīng)由開關(guān)S3對NODE 1充電的晶體管S2，以及下拉晶體管80。
NODE l通過某一相當(dāng)大的余量被充電到高于閾值電壓，并且它不會如在上述其它電路示例中那樣被放電到閾值電壓。通過使下TFT 80更大且使上晶體管S2為最小尺寸的TFT，可以減少所述余量。 結(jié)果是NODE 1充電到的電壓將跟隨較大晶體管的閾值電壓，此閾值電壓隨時間而退化。這不是閾值電壓的精確采樣，但對于電路的工作而言是足夠的。術(shù)語"采樣閾值電壓"相應(yīng)地應(yīng)解讀為涵蓋取決于閾值電壓的電壓的生成。此外，可以加入某種反饋電路來減小此余量，然而在任何情況下，恰當(dāng)選擇C2的電容，當(dāng)"行n-l"再次變低時，NODE 1上的電勢可以被踢到低于Vt，即使開始電勢微高于閾值電壓。 當(dāng)行n-l為高時，晶體管Tl將采樣電容器Cl的左側(cè)保持在負(fù)軌。當(dāng)行n-l變低時，電容器C1的左側(cè)不再保持到負(fù)。然而，當(dāng)電壓降到負(fù)電壓軌以下的量超過晶體管T1的閾值電壓時，則晶體管T1又開始導(dǎo)通。因此，C1的左側(cè)最終返回到足夠接近負(fù)軌。
僅3個(利用附加的改進為2個)時鐘就足以操作移位寄存器。當(dāng)行n-l為高時，NODE 2被預(yù)充電從而以通常的方式對自舉電容器充電。晶體管T3用大致等于閾值電壓Vt的電壓來偏置，且因此只微弱地導(dǎo)通。 當(dāng)行n-l返回到低時，NODE 1取低于Vt且NODE 2保持充電從而確保當(dāng)時鐘相位(p到達(dá)時T4為激發(fā)準(zhǔn)備好。 此電路的缺點為形成導(dǎo)致功耗增加的DC路徑。 圖9示出另一實施例，其允許沒有電容器C2的工作，其中此電容器在先前示例中被用于提供電壓階躍到被采樣的閾值電壓。 如所示，與圖2的電路比較，開關(guān)S4、 S5和電容器C2的電容器分壓器布置被具有介于負(fù)和正電源軌之間的電勢的第三電源軌以及用于將此第三電源軌電壓耦合到采樣電容器C1的輸入側(cè)的開關(guān)S1所取代。按照與上述示例相同的方式，開關(guān)S1用于在閾值采樣期間將電容器C1的輸入側(cè)保持在低電壓，不過這次該電壓不是低電壓軌，而是略高的參考電壓。其它部件與圖2中的相同。 在第一時間間隔期間，開關(guān)S2和Sl閉合；且開關(guān)S4和S3斷開。NODE 1因此被充電到正電源軌的電勢，且電容器的輸入側(cè)處于中間電壓Vref。 在第二時間間隔期間，開關(guān)S3和S1閉合；且開關(guān)S4和S2斷開。這如先前示例中那樣實現(xiàn)了閾值電壓采樣。 在第三時間間隔3期間，開關(guān)S4、S2、S3斷開且開關(guān)Sl斷開或閉合。NODE 1現(xiàn)在相對于負(fù)電源軌大約處于閾值電壓。 當(dāng)然存在對這種序列的變形而不危及將閾值電壓值采樣到電容性NODE 1上的期望的最終結(jié)果。例如，在第一時間間隔期間，開關(guān)Sl可能閉合且S4斷開-因此增大在第二時間間隔期間閾值電壓測量可用的電壓范圍。
在接著的時間段，通過閉合S4(S1斷開)，NODE 1可以取低于閾值電壓的固定電 壓，使得電容器C1的輸入側(cè)躍至較低電壓。 通過施加正電壓Vin(Sl和S4斷開)，此電路也可以用于將N0DE 1的電勢提高到 高于閾值電壓的固定電壓。NODE l上的實際電壓V。ut于是為Vt+Vi乂X，其中X由電容器Cl 以及NODE 1的任何寄生電容的相對大小限定。
圖10示出可能的電路實施方式。 在此示例中，用于復(fù)制下拉晶體管狀況的晶體管14(T1)被添加到(in addition to)NODE 2和負(fù)電源軌之間的晶體管，其形成已知行驅(qū)動器電路的一部分。這使得能夠獨立 設(shè)計用于閾值采樣的晶體管。此外，用于將電容器C1的輸入側(cè)拉到負(fù)電壓軌的晶體管S4 是由現(xiàn)有的輸入晶體管46實施的。 在上面的電路中，由于晶體管老化且它們的閾值電壓Vt向上偏移，固定電壓AV 被加在Vt頂上，從而將正在老化的晶體管保持導(dǎo)通。初始時，所得的電壓介于負(fù)和正電源 軌之間的范圍內(nèi)，但是在該電路壽命的某個點，此電壓在負(fù)和正電源軌這二者之上結(jié)束。這 樣的電路的操作需要一個輔助的隔離TFT (或多個TFT)，所述TFT連接在閾值電壓被采樣到 其上的電氣節(jié)點和典型地為電源軌的DC電平之間。 由于TFT不是完美的開關(guān)，這些輔助裝置在它們截止時引入不期望的漏電路徑。 泄漏電流隨著輔助的( 一個或多個)TFT上的漏極_源極電壓而以指數(shù)方式增大且也與溫 度成比例。對于這些TFT的大小可能會存在相互沖突的要求。 一方面，它們可能需要足夠 大從而在可用時間內(nèi)且在最低工作溫度下提供足夠的充電/放電功能。另一方面，它們需 要盡可能小以限制在最高工作溫度和/或電壓下穿過它們的漏電量。因此，增大節(jié)點的總 電容從而減輕來自/到該節(jié)點的漏電的效應(yīng)并沒有用，因為充電/放電該節(jié)點的相同的TFT 也是引起漏電的TFT。 圖ll用于解釋截止?fàn)顟B(tài)晶體管中的漏電路徑。漏電路徑示為90。晶體管TC為用 于提供高電壓軌電壓到該節(jié)點的晶體管S2，以及晶體管TD代表晶體管14和開關(guān)S3的組 合，此晶體管14和開關(guān)S3 —起提供到低電壓軌的路徑。 漏電路徑之一為向下朝向負(fù)電源軌，且另一個為向上朝向正電源軌。當(dāng)節(jié)點電壓 V01處于正和負(fù)電源軌電勢之間的某一平衡電勢(由TC和TD尺寸的比率限定)時，進/出 該節(jié)點的泄漏電流將正好平衡。當(dāng)該節(jié)點低于此平衡電勢時，漏電將趨于使節(jié)點電勢VOl 逐漸朝向平衡點增大。當(dāng)該節(jié)點處于比平衡點高的電勢時，漏電將趨于將其往回放電向下 朝向平衡點。 在此類電路中，節(jié)點電勢可以被"上揚(kicked up)"高于正電源軌，這種情況下兩 個漏電路徑都將趨于放電節(jié)點VOl。 在柵極驅(qū)動器應(yīng)用中，閾值電壓感測電路可以同時對于所有柵極驅(qū)動器級被操 作，或者順序地在每個柵極驅(qū)動器級被激發(fā)之前立即或不久被操作，并且漏電的影響在每 一情況下可以略微不同。 例如，在順序設(shè)計中，傾向于給節(jié)點電壓VOl充電的漏電對電路的工作不會是毀 滅性的。另一方面，導(dǎo)致節(jié)點電壓V01放電的漏電可以導(dǎo)致電路功能的退化或失效。在對 于所有片(slice)同時工作的感測電路中，進入節(jié)點或者離開節(jié)點的太多漏電對電路功能 會是毀滅性的。
—種改進是迫使泄漏電流總是沿兩個可能方向中恰好更有利的那個方向，例如， 使得節(jié)點總是被(一個或多個)泄漏電流充電(尤其適用于具有順序閾值電壓感測的柵極 驅(qū)動器設(shè)計)，或者最小化漏電并減小節(jié)點電壓中任何不想要的移動(適用于這兩種類型 的柵極驅(qū)動器設(shè)計)。 下文給出的解決方案實際上可以普遍應(yīng)用于電荷存儲在電容性節(jié)點上且存在一
個漏電路徑(或多個路徑)的任何電路。
圖12示出用于探測泄漏電流的基本電路。 晶體管(例如實施用于將節(jié)點充電到高電壓軌的開關(guān)S2的晶體管)被兩個串聯(lián) 晶體管代替，圖12中示為TAUX1和TAUX2。它們的柵極連接到一起使得它們被公共控制信號 控制，不過在它們連接的源極和漏極之間的接合處(稱為節(jié)點X)被連接到圖12中命名為 VMm,的另一個控制線，其中控制電壓施加到該另一個控制線。 在關(guān)閉狀態(tài)，柵極電壓V,和電源電壓Vs必須布置為使得柵極不以超過晶體管 TAUX2的閾值電壓而高于電源電壓。 電壓VMITKATE的效應(yīng)是TAUX1兩端所得到的漏極-源極電壓迫使泄漏電流沿著優(yōu)選 的方向。 當(dāng)目標(biāo)是最小化漏電時，節(jié)點X則可以保持在與NODE 1的電勢接近的電勢，如圖 13中所示。圖13的電路使用第三晶體管TAUX3來引入晶體管TAUX1兩端的閾值電壓降低，由 此迫使泄漏電流到低值。 節(jié)點X由TAUX3充電到電勢Vn。de「VTH (TAUX3) 。 VMITIGATE必須大于Vn。del+VTH (TAUX3)，而 VINACTIVE必須小于Vn。del。此外，可能必要的是使TAUX3足夠小且TAUX2相對于TAUX3足夠大，使得 通過TAUX3的泄漏電流決不會以足夠大的余量超過通過TAUX1的泄漏電流，從而阻止電路在感 興趣的電壓范圍內(nèi)的正確工作。TAUX3的應(yīng)力最小，且因此其僅僅將以可忽略的方式老化。
在上述兩個示例中，節(jié)點X通過截止TAUX1和TAUX2而變?yōu)楦咦杩沟?，使得?jié)點X可 以保持在期望電勢。如果節(jié)點X直接連接到能夠切換到高阻抗?fàn)顟B(tài)的三態(tài)源，則原則上不 使用第二晶體管1\也可達(dá)到相同的效果。圖14示出此布置的示例。
圖15示出使用施加到圖14的電路的附加晶體管(如圖11的示例中那樣)。
對于最小化漏電的情形，高阻抗?fàn)顟B(tài)的特性將是重要的，因為電路的工作取決于 節(jié)點X以外泄漏電流的存在。高阻抗源必須能夠沉降來自L的一些泄漏電流。換言之， 高阻抗源不必是完美的開路，否則節(jié)點X可能繼續(xù)充電直到其達(dá)到VMITreATE。
上面的電路可實施上面的移位寄存器電路中的開關(guān)S2，且可用于實施同時的閾值 電壓感測或順序感測。 如上所解釋的，Vt可測量的范圍(或者泄漏電流可被補償?shù)姆秶?且因此該電路
的工作壽命，取決于電路中的最大可用的電源。在上述電路中，由于用于將NODE l充電到
高軌電壓的晶體管兩端的電壓降，可被存儲的最大閾值電壓略低于電源電壓。 擴展可用的電源將是有益的，不過可能不能夠或者不期望弓I入處于更高電勢的附
加電源軌或者使整個電路在更高電壓下工作。 所需要的擴展電壓范圍可以使用簡單電荷泵來產(chǎn)生。從這種擴展電壓源需要顯著 數(shù)量電流的唯一時間是在加電時，加電是相對罕見的且等同于低占空度工作的事件。在工 作的其余時間，這種擴展電壓源僅被加載泄漏電流。在優(yōu)選的改進中，簡單電荷泵電路可以使用二極管式連接的非晶硅TFT來形成。此電路在負(fù)載條件下以非常低的占空度工作，或 者沒有顯著負(fù)載而連續(xù)(高占空度)工作從而獲得長的工作壽命。 圖16示出對圖2的修改，其中實施開關(guān)S2的晶體管連接到電荷泵電路的輸出。 這擴展了其中閾值電壓可被感測和存儲的范圍。該電壓范圍現(xiàn)在是操作(一個或多個)電 荷泵的時鐘電壓的多倍。每行驅(qū)動器級可以使用一個電荷泵，或者可替代地可以使用一個 或多個更大的集中的電荷泵。操作電荷泵的時鐘可以與操作行驅(qū)動器輸出級的時鐘相同 (即，不需要附加時鐘)。 圖16中示出簡單的實施方式，其中電荷泵電路包括串聯(lián)地位于第一控制線和電 路輸入之間的兩個二極管式連接的晶體管。第二控制線連接到泵電容器的一端，而另一端 連接到這些二極管式連接的晶體管之間的接合處?？刂菩盘柺腔パa的。
在加電時，對于充電NODE l所花費的時間量，使電荷泵被加載。這種模式的操作 不頻繁地發(fā)生且因此形成電荷泵的TFT不會過度地老化。在正常工作期間，NODE l已經(jīng) 處于或者接近其正常工作電勢(即，不需要另外充電)，因此電荷泵上的負(fù)載可以保持最 小-僅足以抵消來自NODE l的任何漏電。這可以可替代地借助第二電荷泵來實現(xiàn)，該第二 電荷泵經(jīng)由諸如處于其截止?fàn)顟B(tài)的TFT的高阻抗路徑來供應(yīng)NODE 1。
圖17示出另一實施例以說明一些其他可能的改進。 在圖17的電路中，標(biāo)記為T0、T1、T2、T3、T4、T5、T4'、T5'的晶體管形成基本的移 位寄存器，此移位寄存器對應(yīng)于圖6所示的移位寄存器，但是具有兩個輸出級。輸出被分成 來自 一個輸出級的"行"輸出和來自另 一輸出級的"標(biāo)志"輸出，從而將來自顯示有源矩陣 的行電極的噪聲與該移位寄存器隔離。如所示，標(biāo)志輸出被用于控制其它級的時序，且用于 驅(qū)動行的輸出級僅被用于提供行輸出信號。 行也從分離的負(fù)電源軌被驅(qū)動，以減小來自電源負(fù)載的雜散效應(yīng)。 在圖17的示例中，閾值電壓感測功能是使用專用晶體管Ta^來實施的(而不是如
先前示例中的T3)。因此，為了這一目的，可以提供一些示例，所述示例使用移位寄存器級的
現(xiàn)有晶體管來提供復(fù)制了待補償晶體管的老化的晶體管，否則可以提供專用的晶體管。 用于充電該電容器的輸出側(cè)的開關(guān)S2是由T自4實施，且用于二極管式連接正在被
采樣的晶體管的開關(guān)S3是由Taux2實施。 Taux3執(zhí)行開關(guān)Sl的將電容器的輸入側(cè)設(shè)到低電壓軌的功能且也執(zhí)行在閾值電壓
感測之后使行片(row slice)返回到空置條件的復(fù)位功能。 Taux5被添加以減輕T3、 T5和T5'的寄生柵極_漏極電容效應(yīng)。 如圖18的時序圖所示，閾值電壓感測是在加電時且在每個幀消隱周期內(nèi)實施。在
加電期間，信號Ctrl3和Ctrl4在時間上擴展以允許NODE 1充分地充電和放電。在幀消隱
期間，Ctrl3和Ctrl4信號可以短得多，因為N0DE 1已經(jīng)大致在正確的電勢。 該電路以基本上與先前示例相同的方式發(fā)揮功能。具體而言，在幀消隱周期期
間 Ctrll和Ctrl3設(shè)為高，Ctrl2上為低電壓。這設(shè)定了電容器Cl每一側(cè)上的電壓。
Ctrl3隨后取低且Ctrl4設(shè)為高。電容器Cl的輸出側(cè)隨后可以被放電，因為其不 再耦合到高電壓軌。復(fù)制晶體管Tauxl是二極管式連接的并導(dǎo)通，直到閾值電壓被存儲在Cl 上。
Taux2隨后截止，使得復(fù)制晶體管不再是二極管式連接的，且控制線Ctrl2設(shè)為高。 這提供期望的階躍變化到電容器C1的輸入，從而給出期望的補償電壓到NODE 1以控制下 拉晶體管T5和T5'(以及T3)。 圖19示出如何使用來自一個行片的標(biāo)志輸出作為用于下一個行片的時序控制信 號而將不同行片連接在一起。 本發(fā)明可應(yīng)用于使用a-Si的顯示器/傳感器陣列柵極驅(qū)動器電路，例如EPLaR柔 性E-Ink顯示器。其可適用于其它類型的半導(dǎo)體材料，例如其中閾值電壓不穩(wěn)定性成問題 的聚合物。 本發(fā)明可以被應(yīng)用共同作為成本和/或空間節(jié)約的措施，用于諸如LCD、 0LED/ PLED、 E-Ink的有源矩陣顯示器或者使用非晶硅或其他類型半導(dǎo)體的具有閾值電壓不穩(wěn)定 性的任何其它顯示器/傳感器陣列技術(shù)。例如，其可以適合于移動或者PC監(jiān)視器LCD/OLED， 潛在地適合于LCTV/OLEDTV屏幕和電子書顯示器。 在上面的示例中，晶體管均為n型(這對于非晶硅實施方式而言是優(yōu)選的)。然 而，晶體管可以是P型或者該電路可具有這些的混合。也可以想到的是，此電路具有正常高 的輸出。這種情況下，上拉晶體管將遭受更大的應(yīng)力引起的退化，本發(fā)明的補償方案于是可 以應(yīng)用于該上拉晶體管。 對于所示出的n型實施方式，頂部電源軌相對于負(fù)電源軌為正的，但是對p型實施 方式，這可以反過來。 上面的各種示例示出許多不同的可能的實施方式?？梢钥闯?，為了截止下拉晶體 管，可以按照許多方式來變更被采樣的閾值電壓，這些方式包括-電容性電荷共享可以被引入(如圖2所示使用C2以及開關(guān)S4和S5，或者如圖 6所示使用C2以及控制線Ctrl3)，-通過使用不同電壓基準(zhǔn)來采樣閾值，使得當(dāng)電壓軌被用作輸入時(如圖9和10 中)，存在電壓階躍變化。 任一情形中，對于被采樣的閾值電壓的變化被弓|入且此新的電壓通過存儲電容器 C1被電容性耦合到輸入電壓，從而在N0DE 1電壓中提供期望的偏移。 盡管已經(jīng)在附圖和前述說明書中對本發(fā)明進行了詳細(xì)說明和描述，但是這些說明 和描述被認(rèn)為是說明性或示例性而非限制性的；本發(fā)明不限于所公開的實施例。本領(lǐng)域技 術(shù)人員在實踐要求保護的本發(fā)明時，通過研究附圖、公開內(nèi)容和所附權(quán)利要求，可以理解和 實現(xiàn)對所公開實施例的變型。在權(quán)利要求中，單詞"包括"不排除其它元件，且不定冠詞"一" 或者"一個"("a"或"an")不排除多個。在互不相同的從屬權(quán)利要求中列舉了某些措施
的這一事實并不表示不能有利地使用這些措施的組合。權(quán)利要求中的任何附圖標(biāo)記不應(yīng)當(dāng) 被解釋為限制其范圍。
1權(quán)利要求
一種包括多級的移位寄存器電路，每級用于提供輸出信號到輸出負(fù)載且包括用于將該輸出信號上拉到高電壓軌的上拉晶體管(40)和用于將該輸出信號下拉到低電壓軌的下拉晶體管(42)，其中每級包括電路(S1，S2，S3，S4，S5，C1)，用于采樣該上拉和下拉晶體管中的至少一個的閾值電壓并用于通過電容性耦合將采樣的閾值電壓添加到控制電壓，從而提供經(jīng)過閾值電壓補償?shù)男盘栆钥刂圃撋侠拖吕w管中的所述至少一個的柵極，其中該電路適于施加電壓階躍到該采樣的閾值電壓用以生成導(dǎo)通信號，并適于施加相反符號的電壓階躍到該采樣的閾值電壓用以生成截止信號。
2. 如權(quán)利要求1所述的電路，其中該采樣電路包括串聯(lián)于用于該級的控制電壓輸入 (Vin)與該上拉和下拉晶體管(40,42)中的所述至少一個(42)的柵極之間的采樣電容器 (Cl)。
3. 如權(quán)利要求2所述的電路，其中該采樣電路包括用于將該采樣電容器(Cl)的一側(cè)耦 合到低電壓線的第一開關(guān)(Sl)以及用于將該采樣電容器的另一側(cè)耦合到高電壓軌的第二 開關(guān)(S2)。
4. 如權(quán)利要求3所述的電路，其中該采樣電路進一步包括用于升壓該高電壓軌電壓的 與該第二開關(guān)(S2)相關(guān)聯(lián)的電荷泵電路。
5. 如權(quán)利要求3所述的電路，其中該采樣電路包括用于將該上拉和下拉晶體管中的所 述至少一個的柵極和漏極短路或者用于將用于復(fù)制該上拉和下拉晶體管中的所述至少一 個(42)的晶體管(14)的柵極和漏極短路的第三開關(guān)(S3)。
6. 如權(quán)利要求5所述的電路，還包括連接在用于控制該第三開關(guān)(S3)的控制線和該采 樣電容器(Cl)的另一側(cè)之間的電容器(C2)。
7. 如權(quán)利要求1至5中任意一項所述的電路，其中該低電壓線包括低電壓軌，且該采樣 電路包括串聯(lián)連接在所述各電源軌之間的第四開關(guān)(S4)和第五開關(guān)(S5)，該第四和第五 開關(guān)之間的接合處連接到電容器(C2)的一側(cè)，該電容器的另一側(cè)連接到該上拉和下拉晶 體管(40,42)中的至少一個(42)的柵極。
8. 如權(quán)利要求5所述的電路，其中該第一開關(guān)(Sl)連接在參考電力線(Vref)和該采 樣電容器(Cl)的一側(cè)之間，使得該閾值電壓相對于該參考電力線電壓(VMf)被采樣，以及 其中另一開關(guān)(S4)連接在該采樣電容器(Cl)的一側(cè)和低電壓軌之間。
9. 如前述權(quán)利要求中任意一項所述的電路，還包括連接在該上拉和下拉晶體管中的所 述至少一個的柵極和電源線之間的泄漏電流控制電路(Tauxl，Taux2，Taux3)，用于控制到或自該 上拉和下拉晶體管中的所述至少一個的柵極的泄漏電流的流動方向或幅度。
10. 如權(quán)利要求9所述的電路，其中該泄漏電流控制電路包括串聯(lián)的兩個晶體管(Tauxl， U，其具有連接的柵極，并且控制電壓線(VMITKATE)到所述晶體管之間的串聯(lián)連接。
11. 如權(quán)利要求io所述的電路，其中該泄漏電流控制電路進一步包括柵極和源極端子連接到所述兩個晶體管(Tauxl，Taux2)之一的源極和漏極端子的第三晶體管(Taux3)。
12. 如權(quán)利要求9所述的電路，其中該泄漏電流控制電路包括連接在該上拉和下拉晶 體管中的所述至少一個的柵極和該電源線之間的晶體管(TauJ，其中該電源線包括三態(tài)電源，以及該泄漏電流控制電路進一步包括用于當(dāng)電源切換到高阻抗?fàn)顟B(tài)時控制施加到該晶 體管上的電壓的控制電壓線(VMITreATE)。
13. 如權(quán)利要求12所述的電路，其中該泄漏電流控制電路進一步包括柵極和源極端子連接到該晶體管的源極和漏極端子的第二晶體管(Taux3)。
14. 如前述權(quán)利要求中任意一項所述的電路，其中用于采樣該上拉和下拉晶體管中的 至少一個的閾值電壓的電路包括該上拉和下拉晶體管(40，42)中的所述至少一個(42)。
15. 如權(quán)利要求1至13中任意一項所述的電路，其中用于采樣該上拉和下拉晶體管中 的至少一個的閾值電壓的電路包括用于復(fù)制該上拉和下拉晶體管(40，42)中的所述至少 一個(42)的行為的晶體管(14)。
16. 如前述權(quán)利要求中任意一項所述的電路，其中每級包括輸入段(44，46，48)和輸 出段(40，42)，其中該輸出段包括該上拉和下拉晶體管；以及自舉電容器(C3)，位于該上拉 晶體管(40)的柵極和該輸出之間。
17. 如權(quán)利要求16所述的電路，其中每級的該輸入段包括 -第一輸入段輸入(行n-l)，連接到前級的輸入段的輸出；以及 -晶體管(48)，用于充電該第一自舉電容器且由該第一輸入(行n-l)控制。
18. 使用非晶硅技術(shù)來實施的如前述權(quán)利要求中任意一項所述的電路。
19. 一種有源矩陣顯示裝置，包括 -有源矩陣顯示像素的陣列；-行驅(qū)動器電路，包括如前述權(quán)利要求中任意一項所述的移位寄存器電路。
20. 如權(quán)利要求19所述的有源矩陣顯示裝置，包括有源矩陣液晶顯示裝置。
21. —種生成多級移位寄存器電路輸出以用于提供信號到輸出負(fù)載的方法，包括，對于 該移位寄存器電路的每級，通過導(dǎo)通上拉晶體管(40)以將該輸出信號上拉到高電壓軌或 者導(dǎo)通下拉晶體管(42)以將該輸出信號下拉到低電壓軌而生成輸出信號，其中該方法進 一步包括-采樣該上拉和下拉晶體管(40，42)中的至少一個(42)的閾值電壓； -施加第一極性的電壓到采樣的閾值電壓，用以生成用于控制該上拉和下拉晶體管中的所述至少一個(42)的柵極的導(dǎo)通信號；以及-施加相反的第二極性的電壓到該采樣的閾值電壓，用以生成用于控制該上拉和下拉晶體管中的所述至少一個的柵極的截止信號。
全文摘要
移位寄存器電路包括多級，每級用于提供輸出信號到輸出負(fù)載且包括用于將該輸出信號上拉到高電壓軌的上拉晶體管和用于將該輸出信號下拉到低電壓軌的下拉晶體管。每級包括用于采樣該上拉和下拉晶體管中的至少一個的閾值電壓且用于將采樣的閾值電壓添加到控制電壓偏移的電路，以提供用于控制該上拉和下拉晶體管中的所述至少一個的柵極的經(jīng)過閾值電壓補償?shù)男盘?。這提供了閾值電壓采樣，特別是對于其閾值電壓漂移必須被補償?shù)谋∧ぞw管(例如下拉薄膜晶體管)。
文檔編號G11C19/18GK101765876SQ200880100201
公開日2010年6月30日 申請日期2008年7月21日 優(yōu)先權(quán)日2007年7月24日
發(fā)明者E·博伊科 申請人:皇家飛利浦電子股份有限公司