專利名稱：：具有位于存儲(chǔ)元件之間的可單獨(dú)控制的屏蔽板的非易失性存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及非易失性存儲(chǔ)器。
背景技術(shù)：
：半導(dǎo)體存儲(chǔ)器已日益普遍地用在各種電子裝置中。例如，非易失性半導(dǎo)體存儲(chǔ)器被用在蜂窩電話、數(shù)碼相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算裝置、非移動(dòng)計(jì)算裝置和其他裝置中。電可擦除可編程只讀存儲(chǔ)器(EEPR0M)和閃存是位于最受歡迎的非易失性半導(dǎo)體存儲(chǔ)器之列。對于閃存——其也是一種EEPROM——與傳統(tǒng)的全特征的(full-featured)EEPR0M相比，可以在一步中擦除整個(gè)存儲(chǔ)器陣列或一部分存儲(chǔ)器的內(nèi)容。傳統(tǒng)EEPROM和閃存都使用位于半導(dǎo)體襯底中的溝道區(qū)之上并與之絕緣的浮置柵極(floatinggate)。浮置柵極位于源極和漏極區(qū)之間。控制柵極在浮置柵極上提供并與之絕緣。由此形成的晶體管的閾值電壓(VTH)通過被保留在浮置柵極中的電荷量來控制。即，由浮置柵極上電荷的水平控制在導(dǎo)通晶體管以允許在其源極和漏極之間導(dǎo)電之前必須施加到控制柵極的最小電壓量?！〦EPROM和閃存器件具有用于存儲(chǔ)兩個(gè)范圍的電荷的浮置柵極，因而，存儲(chǔ)元件可以在兩個(gè)狀態(tài)，例如擦除狀態(tài)和編程狀態(tài)之間編程/擦除。這樣的閃存器件有時(shí)被稱為二進(jìn)制閃存器件，因?yàn)槊總€(gè)存儲(chǔ)元件可存儲(chǔ)一個(gè)比特的數(shù)據(jù)。通過識別多個(gè)不同的允許/有效編程閾值電壓范圍，實(shí)現(xiàn)多狀態(tài)(也稱為多級)閃存器件。每個(gè)不同的閾值電壓范圍對應(yīng)于被編碼到存儲(chǔ)器裝置中的數(shù)據(jù)比特組的預(yù)定值。例如，當(dāng)每個(gè)存儲(chǔ)器元件可被置于與四個(gè)不同閾值電壓范圍對應(yīng)的四個(gè)離散電荷帶之一中時(shí)，每個(gè)存儲(chǔ)器元件可存儲(chǔ)兩比特?cái)?shù)據(jù)。典型地，在編程操作期間施加到控制柵極的編程電壓VreM被施加為幅度隨時(shí)間增加的一系列脈沖。在一個(gè)可能的方式中，脈沖的幅度隨著每個(gè)后續(xù)脈沖增加預(yù)定步長，例如0.2-0.4V。V皿可被施加到閃存元件的控制柵極。在編程脈沖之間的時(shí)段中，執(zhí)行校驗(yàn)操作。即，在連續(xù)編程脈沖之間讀取被并行編程的一組元件中每個(gè)元件的編程電平，以確定它是否等于或大于元件正被編程到其的校驗(yàn)電平。對于多狀態(tài)閃存元件的陣列，可對于元件的每個(gè)狀態(tài)執(zhí)行校驗(yàn)步驟，以確定元件是否已達(dá)到其數(shù)據(jù)關(guān)聯(lián)的校驗(yàn)電平。例如，能夠以四個(gè)狀態(tài)存儲(chǔ)數(shù)據(jù)的多狀態(tài)存儲(chǔ)器元件可能需要執(zhí)行三個(gè)比較點(diǎn)的校驗(yàn)操作。此夕卜，當(dāng)對EEPROM或閃存器件諸如NAND串(string)中的NAND閃存器件編程時(shí)，典型地，V皿被施加到控制柵極，并且位線接地，使得電子從單元或存儲(chǔ)器(memory)元件例如，存儲(chǔ)(storage)元件的溝道注入浮置柵極中。當(dāng)電子在浮置柵極中積累時(shí)，浮置柵極充負(fù)電，并且存儲(chǔ)器元件的閾值電壓升高，從而存儲(chǔ)器元件被認(rèn)為是在編程狀態(tài)中。關(guān)于這樣的編程的更多信息可在題為"SourceSideSelfBoostingTechniqueForNon-VolatileMemory"的美國專利6，859，397以及2005年2月3日公開的題為"DetectingOverProgrammedMemory"的美國專利申請公開2005/0024939中找到，兩者都通過弓|用全文合并于此。然而，隨著器件尺寸縮小，帶來各種挑戰(zhàn)。例如，浮置柵極到浮置柵極耦合變得更成為問題，導(dǎo)致閾值電壓分布擴(kuò)大以及從控制柵極到浮置柵極的耦合率降低。
發(fā)明內(nèi)容本發(fā)明通過提供具有位于存儲(chǔ)元件之間的可單獨(dú)控制的屏蔽板的非易失性存儲(chǔ)裝置(storage)，解決以上和其他問題。在一個(gè)實(shí)施例中，一種非易失性存儲(chǔ)設(shè)備包括襯底，其上形成非易失性存儲(chǔ)元件；字線，與非易失性存儲(chǔ)元件通信；以及屏蔽板，其中每個(gè)屏蔽板在與相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸，每個(gè)屏蔽板是導(dǎo)電的并可獨(dú)立控制。在另一實(shí)施例中，一種非易失性存儲(chǔ)設(shè)備包括襯底，其上形成非易失性存儲(chǔ)元件，其中非易失性存儲(chǔ)元件被布置在第一組和第二組中；字線，與第一組和第二組的非易失性存儲(chǔ)元件通信；以及第一組屏蔽板，其中第一組屏蔽板中每個(gè)屏蔽板在與第一組非易失性存儲(chǔ)元件的相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸，是導(dǎo)電的并可獨(dú)立控制。該設(shè)備還包括第二組屏蔽板，其中第二組屏蔽板中每個(gè)屏蔽板在與第二組非易失性存儲(chǔ)元件的相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸，是導(dǎo)電的并可獨(dú)立控制。在另一實(shí)施例中，非易失性存儲(chǔ)設(shè)備包括襯底，其上形成非易失性存儲(chǔ)元件，其中非易失性存儲(chǔ)元件被布置在第一組和第二組中；字線，與第一組和第二組的非易失性存儲(chǔ)元件通信；以及第一組屏蔽板，其中第一組屏蔽板中的每個(gè)屏蔽板在與第一組非易失性存儲(chǔ)元件的相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸。該設(shè)備還包括第二組屏蔽板，其中第二組屏蔽板中每個(gè)屏蔽板在與第二組非易失性存儲(chǔ)元件的相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸。另外，屏蔽板是導(dǎo)電的并是可獨(dú)立于各組屏蔽板中的其他屏蔽板控制的。在另一實(shí)施例中，非易失性存儲(chǔ)設(shè)備包括襯底，其上形成非易失性存儲(chǔ)元件，其中非易失性存儲(chǔ)元件被布置為組；以及屏蔽物(shield)，其中每個(gè)屏蔽物在不同的相鄰組的非易失性存儲(chǔ)元件之間延伸，并且每個(gè)屏蔽物可獨(dú)立控制以減少該屏蔽物在期間延伸的相鄰組的非易失性存儲(chǔ)元件之間的電磁耦合。在一個(gè)實(shí)施例中，用于操作非易失性存儲(chǔ)裝置的方法包括將編程電壓施加到一組字線中的所選字線，其中字線與相關(guān)聯(lián)的多個(gè)非易失性存儲(chǔ)元件通信；以及在施加編程電壓期間，將電壓耦接到一組屏蔽板中的每個(gè)屏蔽板，其中每個(gè)屏蔽板是導(dǎo)電的并在與相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸。在另一實(shí)施例中，用于操作非易失性存儲(chǔ)裝置的方法包括將電壓施加到一組字線中的所選字線，以用在感測一組非易失性存儲(chǔ)元件中的至少一個(gè)非易失性存儲(chǔ)元件的狀況的感測操作中，其中字線與非易失性存儲(chǔ)元件通信，并且所選字線與該至少一個(gè)非易失性存儲(chǔ)元件通信。該方法還包括在施加電壓期間，將電壓耦接到一組屏蔽板，其中每個(gè)屏蔽板在與相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸，以及該方法包括感測該至少一個(gè)非易失性存儲(chǔ)元件的狀況。在另一實(shí)施例中，用于操作非易失性存儲(chǔ)裝置的方法包括通過將電壓施加到與5第一組非易失性存儲(chǔ)元件通信的第一組字線并將電壓施加到在與第一組字線中的相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸的第一組屏蔽板，而執(zhí)行關(guān)于第一組非易失性存儲(chǔ)元件的操作。第一組非易失性存儲(chǔ)元件與第二組非易失性存儲(chǔ)元件形成在同一P阱上。該方法還包括，在執(zhí)行該操作時(shí)，允許電壓在與第二組非易失性存儲(chǔ)元件通信的第二組字線上以及在與第二組字線中的相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸的第二組屏蔽板上浮置。在一個(gè)實(shí)施例中，用于制造非易失性存儲(chǔ)設(shè)備的方法包括在襯底上形成非易失性存儲(chǔ)元件，其中非易失性存儲(chǔ)元件被布置在第一組和第二組中；以及形成與第一組和第二組的非易失性存儲(chǔ)元件通信的字線。該方法還包括形成第一組屏蔽板，其中第一組屏蔽板中的每個(gè)屏蔽板在與第一組的相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸，形成第二組屏蔽板，其中第二組屏蔽板中每個(gè)屏蔽板在與第二組非易失性存儲(chǔ)元件的相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸。此外，多對屏蔽板由相關(guān)聯(lián)的導(dǎo)電路徑耦合，并且每對屏蔽板包括在第一組非易失性存儲(chǔ)元件中的屏蔽板和在第二組非易失性存儲(chǔ)元件中的相關(guān)聯(lián)的屏蔽板。在另一實(shí)施例中，用于制造非易失性存儲(chǔ)設(shè)備的方法包括在襯底上形成非易失性存儲(chǔ)元件；形成與非易失性存儲(chǔ)元件通信的字線；以及形成屏蔽板，其中每個(gè)屏蔽板在與相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸，并且每個(gè)屏蔽板是導(dǎo)電的并可獨(dú)立控制。在另一實(shí)施例中，用于制造非易失性存儲(chǔ)設(shè)備的方法包括在襯底上形成非易失性存儲(chǔ)元件，其中非易失性存儲(chǔ)元件被布置在第一組和第二組中；形成與第一組和第二組的非易失性存儲(chǔ)元件通信的多個(gè)字線；以及形成第一組屏蔽板，其中第一組屏蔽板中每個(gè)屏蔽板在與第一組非易失性存儲(chǔ)元件的相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸，是導(dǎo)電的并且能獨(dú)立控制。該方法還包括形成第二組屏蔽板，其中第二組屏蔽板中每個(gè)屏蔽板在與第二組非易失性存儲(chǔ)元件的相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸，是導(dǎo)電的并且能獨(dú)立控制。在另一實(shí)施例中，用于制造非易失性存儲(chǔ)設(shè)備的方法包括在襯底上形成非易失性存儲(chǔ)元件，其中非易失性存儲(chǔ)元件被布置為組；形成控制線，其中每個(gè)控制線與相關(guān)聯(lián)組的非易失性存儲(chǔ)元件通信；以及形成屏蔽物，其中每個(gè)屏蔽物在不同的相鄰組的非易失性存儲(chǔ)元件之間延伸。此外，每個(gè)屏蔽物可獨(dú)立控制以減少該屏蔽物所延伸的相鄰組的非易失性存儲(chǔ)元件之間的電磁耦合。圖1是NAND串的俯視圖。圖2是圖1的NAND串的等效電路圖。圖3是NAND閃存存儲(chǔ)元件的陣列的框圖。圖4描繪了NAND串的橫截面視圖。圖5描繪了具有屏蔽板的NAND串的橫截面視圖，其中在存儲(chǔ)元件之間的襯底中提供源極/漏極區(qū)。圖6描繪了具有屏蔽板的NAND串的橫截面視圖，其中在存儲(chǔ)元件之間的襯底中不提供源極/漏極區(qū)。圖7a描繪了分層半導(dǎo)體器件，示出了橫跨NAND串的橫截面視圖。圖7b描繪了沿著圖7a的分層半導(dǎo)體器件的NAND串的視圖，其中施加和構(gòu)圖了(pattern)光刻膠(photoresist)層。圖7c描繪了光刻膠瘦化(slimming)后的圖7b的分層半導(dǎo)體器件。圖7d描繪了SiN蝕刻和光刻膠剝除后的圖7c的分層半導(dǎo)體器件。圖7e描繪了Si02沉積后的圖7d的分層半導(dǎo)體器件。圖7f描繪了在提供了用于選擇柵極的光刻膠掩模后的圖7e的分層半導(dǎo)體器件。圖7g描繪了Si02蝕刻和光刻膠剝除后的圖7f的分層半導(dǎo)體器件。圖7h描繪了SiN濕蝕刻后的圖7g的分層半導(dǎo)體器件。圖7i描繪了多晶硅(poly)蝕刻后的圖7h的分層半導(dǎo)體器件。圖7j描繪了0-N-0和多晶硅蝕刻后的圖7i的分層半導(dǎo)體器件。圖7k描繪了在通過多晶硅沉積和CMP形成屏蔽板后的圖7j的分層半導(dǎo)體器件。圖8a描繪了圖7b的分層半導(dǎo)體器件的俯視圖。圖8b描繪了圖7c的分層半導(dǎo)體器件的俯視圖。圖8c描繪了圖7d的分層半導(dǎo)體器件的俯視圖。圖8d描繪了圖7f的分層半導(dǎo)體器件的俯視圖。圖8e描繪了圖7g的分層半導(dǎo)體器件的俯視圖。圖8f描繪了圖7h的分層半導(dǎo)體器件的俯視圖。圖8g描繪了從圖8f的裝置形成的分層半導(dǎo)體器件的俯視圖，示出了由兩組存儲(chǔ)元件共享的字線觸點(diǎn)和屏蔽板觸點(diǎn)。圖8h描繪了替代分層半導(dǎo)體器件的俯視圖，示出了用于每組存儲(chǔ)元件的共享的字線觸點(diǎn)和分離的屏蔽板觸點(diǎn)。圖8i描繪了替代分層半導(dǎo)體器件的俯視圖，示出了用于每組存儲(chǔ)元件的分離的字線觸點(diǎn)和屏蔽板觸點(diǎn)。圖9描繪了存儲(chǔ)元件的四個(gè)塊，其中由一對塊共享字線和屏蔽板。圖10描繪了用于制造具有屏蔽板的非易失性存儲(chǔ)裝置的工藝(process)。圖11是描述用于編程非易失性存儲(chǔ)器的方法的一個(gè)實(shí)施例的流程圖。圖12描繪了在編程期間施加到非易失性存儲(chǔ)元件的控制柵極的示例脈沖串。圖13是描述用于讀取非易失性存儲(chǔ)器的處理的一個(gè)實(shí)施例的流程圖。具體實(shí)施例方式本發(fā)明提供了具有位于存儲(chǔ)元件之間的可單獨(dú)控制的屏蔽板的非易失性存儲(chǔ)裝置。適合于實(shí)現(xiàn)本發(fā)明的存儲(chǔ)器系統(tǒng)的一個(gè)例子使用NAND閃存結(jié)構(gòu)，其包括在兩個(gè)選擇柵極之間串聯(lián)布置多個(gè)晶體管。串聯(lián)的晶體管和選擇柵極被稱為NAND串(string)。圖1是示出一個(gè)NAND串的俯視圖。圖2是其等效電路。圖1和圖2描繪的NAND串包括四個(gè)晶體管100、102、104和106，串聯(lián)并夾在第一選擇柵極120和第二選擇柵極122之間。選擇柵極120選通(gate)到位線126的NAND串連接。選擇柵極122選通到源極線128的NAND串連接。通過將合適的電壓施加到控制柵極120CG來控制選擇柵極120。通過將合適的電壓施加到控制柵極122CG來控制選擇柵極122。晶體管100、102、104和106的每個(gè)具有控制柵極和浮置柵極。晶體管100具有控制柵極100CG和浮置柵極IOOFG。晶體管102包括控制柵極102CG和浮置柵極102FG。晶體管104包括控制柵極104CG和浮置柵極104FG。晶體管106包括控制柵極106CG和浮置柵極106FG?？刂茤艠O100CG連接到字線WL3(或由字線WL3的一部分提供)，控制柵極102CG連接到字線WL2，控制柵極104CG連接到字線WL1，而控制柵極106CG連接到字線WLO。在一個(gè)實(shí)施例中，晶體管100、102、104和106每個(gè)都是存儲(chǔ)元件，也被稱為存儲(chǔ)器單元。在其他實(shí)施例中，存儲(chǔ)元件可包括多個(gè)晶體管，并且可以不同于圖1和圖2所描繪的。選擇柵極120連接到選擇線SGD。選擇柵極122連接到選擇線SGS。圖3是描繪三個(gè)NAND串的電路圖。使用NAND結(jié)構(gòu)的閃存系統(tǒng)的典型結(jié)構(gòu)體系將包括數(shù)個(gè)NAND串。例如，示出了具有多得多的NAND串的存儲(chǔ)器陣列中的三個(gè)NAND串320、340和360。每個(gè)NAND串包括兩個(gè)選擇柵極和四個(gè)存儲(chǔ)元件。盡管為了簡單例示了四個(gè)存儲(chǔ)元件，但現(xiàn)代的NAND串可具有多達(dá)例如32或64個(gè)存儲(chǔ)元件。例如，NAND串320包括選擇柵極322和327以及存儲(chǔ)元件323-326，NAND串340包括選擇柵極342和347以及存儲(chǔ)元件343-346，NAND串360包括選擇柵極362和367以及存儲(chǔ)元件363-366。每個(gè)NAND串通過其選擇柵極(例如，選擇柵極327、347或367)連接到源極線。選擇線SGS用來控制源極側(cè)選擇柵極。各個(gè)NAND串320、340和360通過選擇柵極322、342、362等中的選擇晶體管，連接到各自位線321、341和361。這些選擇晶體管由漏極選擇線SGD控制。在其他實(shí)施例中，選擇線在NAND串之間不必是共同的；即，可以為不同的NAND串提供不同的選擇線。字線WL3連接到存儲(chǔ)元件323、343和363的控制柵極。字線WL2連接到存儲(chǔ)元件324、344和364的控制柵極。字線WL1連接到存儲(chǔ)元件325、345和365的控制柵極。字線WLO連接到存儲(chǔ)元件326、346和366的控制柵極。每個(gè)位線和各自的NAND串構(gòu)成存儲(chǔ)元件的陣列或組的列。字線(WL3、WL2、WL1、WL0)構(gòu)成陣列或組的行。每個(gè)字線連接行中每個(gè)存儲(chǔ)元件的控制柵極?；蛘?，可由字線本身提供控制柵極。例如，字線WL2提供存儲(chǔ)元件324、344和364的控制柵極。實(shí)踐中，一條字線上可存在數(shù)千個(gè)存儲(chǔ)元件。每個(gè)存儲(chǔ)元件可存儲(chǔ)數(shù)據(jù)。例如，當(dāng)存儲(chǔ)一比特的數(shù)字?jǐn)?shù)據(jù)時(shí)，存儲(chǔ)元件的可能的閾值電壓(VTH)的范圍被分為兩個(gè)范圍，它們被分配了邏輯數(shù)據(jù)"1"和"0"。在NAND型閃存的一個(gè)例子中，vth在存儲(chǔ)元件被擦除后為負(fù)，并且被定義為邏輯"1"。編程操作后的Vth為正，并且被定義為邏輯"O"。當(dāng)V^為負(fù)并嘗試讀取時(shí)，存儲(chǔ)元件將導(dǎo)通以表示正存儲(chǔ)邏輯"1"。當(dāng)vth為正并嘗試讀取操作時(shí)，存儲(chǔ)元件不導(dǎo)通，這表示存儲(chǔ)了邏輯"O"。存儲(chǔ)元件還可存儲(chǔ)多級(level)信息，例如，多個(gè)比特的數(shù)字?jǐn)?shù)據(jù)。在此情況下，Vth惶的范國被分為數(shù)據(jù)級的數(shù)目。例如，如果存儲(chǔ)四級信息，則將存在被分配給數(shù)據(jù)值"11"、"10"、"01"和"00"的四個(gè)VTH范圍。在NAND型存儲(chǔ)器的一個(gè)例子中，擦除操作后的VTH為負(fù)并被定義為"11"。正的V^值用于"10"、"01"和"00"的狀態(tài)。被編程到存儲(chǔ)元件中的數(shù)據(jù)和元件的閾值電壓范圍之間的具體關(guān)系依賴于存儲(chǔ)元件所采用的數(shù)據(jù)編碼方案。例如，美觀專利號6，222，762和美國專利申請公開2004/0255090描述了用于多狀態(tài)閃存存儲(chǔ)元件的各種數(shù)據(jù)編碼方案，兩者通過引用全文合并于此。NAND型閃存及其操作的相關(guān)例子在美國專利號5，386，422、5，522，580、5，570，315、5，774，397、6，046，935、6，456，528和6，522，580中提供，它們每個(gè)通過引用合并于此。當(dāng)對閃存存儲(chǔ)元件編程時(shí)，編程電壓被施加到存儲(chǔ)元件的控制柵極，并且與存儲(chǔ)元件相關(guān)聯(lián)的位線被接地。來自溝道的電子被注入到浮置柵極中。當(dāng)電子在浮置柵極中積累時(shí)，浮置柵極充負(fù)電，并且存儲(chǔ)器元件的閾值電壓升高。為將編程電壓施加到正被編程的存儲(chǔ)元件的控制柵極，該編程電壓被施加到合適的字線上。如上所述，每個(gè)NAND串中的一個(gè)存儲(chǔ)元件共享相同的字線。例如，當(dāng)對圖3的存儲(chǔ)元件324編程時(shí)，編程電壓也被施加到存儲(chǔ)元件344和364的控制柵極。然而，在其他NAND串的編程期間，可能在禁用的(inhibited)NAND串處發(fā)生編程干擾，有時(shí)在被編程的NAND串自身處發(fā)生編程干擾。當(dāng)未選的非易失性存儲(chǔ)元件的閾值電壓由于其他非易失性存儲(chǔ)元件的編程而偏移(shift)時(shí)，發(fā)生編程干擾。編程干擾可能在前面編程的存儲(chǔ)元件或還未被編程的擦除存儲(chǔ)元件上發(fā)生。各種編程干擾機(jī)制可能限制諸如NAND閃存的非易失性存儲(chǔ)器件的可用操作窗口。例如，如果禁用NAND串320(例如，其是不包含當(dāng)前正編程的存儲(chǔ)元件的未選擇的NAND串)并且NAND串340正被編程(例如，其是包含當(dāng)前正編程的存儲(chǔ)元件的選擇的NAND串)時(shí)，可能在NAND串320處發(fā)生編程干擾。例如，如果流通電壓(passvoltage)VPASS為低，則不會(huì)很好地對禁用的NAND串的溝道升壓(boost)，并且未選擇的NAND串的所選字線可能被意外地編程。在另一可能的場景中，可通過柵極感應(yīng)漏極漏電(GatelnducedDrainLeakage,GIDL)或其他漏電機(jī)制降低升壓的電壓，導(dǎo)致同樣的問題。其他效應(yīng)，諸如由于與后面被編程的其他相鄰存儲(chǔ)元件的電容耦合而導(dǎo)致的在電荷存儲(chǔ)元件的VTH中的偏移，也可能引起編程干擾?？赏ㄟ^這里描述的屏蔽板配置和控制技術(shù)降低編程干擾。圖4描繪了NAND串的橫截面視圖。該視圖被簡化且未按比例。NAND串400包括在襯底490上形成的源極側(cè)選擇柵極406、漏極側(cè)選擇柵極424和八個(gè)存儲(chǔ)元件408、410、412、414、416、418、420和422。這些組件可在p阱區(qū)492上形成，p阱區(qū)492本身在p型襯底區(qū)496的n阱區(qū)494中形成。這些區(qū)一起成為襯底490的一部分。n阱也可在p襯底上形成。除了具有電勢、的位線426之外，還提供具有電視、。，的源極供電線404。根據(jù)正被執(zhí)行的操作，例如，編程、感測(讀取或校驗(yàn))或擦除，字線接收相應(yīng)電壓。另外，回想起存儲(chǔ)元件的控制柵極可作為字線的一部分來提供。例如，WLO、WL1、WL2、WL3、WL4、WL5、WL6和WL7可分別由(via)存儲(chǔ)元件408、410、412、414、416、418、420和422的控制柵極而延伸。在一個(gè)方法中，通過在形成存儲(chǔ)元件之后摻雜(dope)p阱區(qū)492，而在存儲(chǔ)元件之間提供源極/漏極區(qū)，其例子在430處示出。字線或非易失性存儲(chǔ)元件的源極側(cè)是指面對NAND串的源極端例如在源極供電線404處的側(cè)，而字線或非易失性存儲(chǔ)元件的漏極側(cè)是指面對NAND串的漏極端例如在位線426處的側(cè)。圖5描繪了具有屏蔽板的NAND串的橫截面視圖，其中在存儲(chǔ)元件之間的襯底中提供源極/漏極區(qū)。這里，由導(dǎo)電材料提供多個(gè)屏蔽板，以提供相鄰非易失性存儲(chǔ)元件的浮置柵極之間的電磁輻射的屏蔽。導(dǎo)電材料可包括金屬，如W或Ta，其可與勢壘(barrier)金屬使用，諸如WN、TaN或TiN。導(dǎo)電材料可包括摻雜多晶硅或硅化物，如WSi、TiSi、CoSi或NiSi。例如，在SGS406和存儲(chǔ)元件408之間提供屏蔽板SP0500，在存儲(chǔ)元件408和410之間提供屏蔽板SP1502，在存儲(chǔ)元件410和412之間提供屏蔽板SP2504，在存儲(chǔ)元件412和414之間提供屏蔽板SP3506，在存儲(chǔ)元件414和416之間提供屏蔽板SP4508，在存儲(chǔ)元件416和418之間提供屏蔽板SP5510，在存儲(chǔ)元件418和420之間提供屏蔽板SP6512，在存儲(chǔ)元件420和422之間提供屏蔽板SP7514，并且在存儲(chǔ)元件422和SGD424之間提供屏蔽板SP8516。每個(gè)屏蔽板或部件可位于與相鄰字線相關(guān)聯(lián)的相鄰存儲(chǔ)元件的浮置柵極之間。該配置例如降低了在讀取或編程操作期間浮置柵極到浮置柵極的耦合。注意，屏蔽板不必如圖所描繪地延伸到所述存儲(chǔ)元件/字線的頂部。然而，每個(gè)屏蔽板可延伸到或超出存儲(chǔ)元件/字線的頂部，以便還降低控制柵極/字線到浮置柵極的耦合。在一種方式中，屏蔽板可具有大體上矩形的橫截面。屏蔽板可以是可獨(dú)立控制的，以通過將期望的電壓耦接到每個(gè)屏蔽板，來優(yōu)化它們在編程、感測(讀取/校驗(yàn))和擦除操作期間的效果。這是超越使用可共同控制的屏蔽板的方式的優(yōu)勢。另外，屏蔽板可允許使用降低的編程電壓，因?yàn)樗鼈兡芴峁┑秸幊痰拇鎯?chǔ)元件的浮置柵極的某種電壓耦合。結(jié)果，減少了編程干擾。圖6描繪了具有屏蔽板的NAND串的橫截面視圖，其中在存儲(chǔ)元件之間的襯底中不提供源極/漏極區(qū)。在一個(gè)實(shí)施例中，不必在襯底的P阱區(qū)492中提供源極/漏極區(qū)，因?yàn)橛捎谄帘伟蹇商峁┐鎯?chǔ)元件之間的場感應(yīng)導(dǎo)電性(fieldinducedconductivity)。例如，在諸如讀取或校驗(yàn)的感測操作期間，當(dāng)所選存儲(chǔ)元件處于導(dǎo)通/導(dǎo)電狀態(tài)時(shí)，在NAND串中建立導(dǎo)電路徑?？梢栽谖痪€觸點(diǎn)(contact)和單元源極觸點(diǎn)之間經(jīng)由漏極選擇柵極、屏蔽板、字線/控制柵極和源極選擇柵極形成的溝道(channel)建立這樣的導(dǎo)電路徑，例如，從選擇柵極SGD424到SP8516、到WL7、到SP7514、到WL6、到SP6512等，直到到達(dá)選擇柵極SGS406和源極?；旧?，當(dāng)諸如大約4-5V的合適的電壓施加到屏蔽板并且例如VSS=0V施加到字線時(shí)，在存儲(chǔ)元件之間形成虛擬接合(virtualjunction)。由此，感測操作不依賴于襯底中的導(dǎo)電路徑。另外，因?yàn)槠帘伟迨仟?dú)立可控制的，所以可根據(jù)控制方案最優(yōu)地調(diào)整它們的電壓。使用這樣的虛擬接合也有助于防止在不提供源極/漏極區(qū)的情況下的短溝道效應(yīng)(shortchanneleffect)。此外，消除對源極/漏極區(qū)的需要避免了制造工藝中的相應(yīng)步驟。為了通過存儲(chǔ)元件和屏蔽板之間的場感應(yīng)導(dǎo)電性建立虛擬接合，正電壓被施加到屏蔽板和存儲(chǔ)元件。然而，由于屏蔽板電壓到浮置柵極的耦合，屏蔽板電壓將影響所選字線讀取電壓。該耦合將與屏蔽板電壓X可能為大約5至15%的耦合率(couplingratio)C(SP-FG/總FG)成比例。如果屏蔽板電壓為高，則所選字線讀取電壓將增高。為降低虛源極_漏極接合(junction)，應(yīng)使用較高的屏蔽板電壓，而為了降低所選字線讀取電壓，應(yīng)使用較低的屏蔽板電壓。為解決此沖突，在一種可能的方式中，可在交替的屏蔽板上交替的較高和較低屏蔽板電壓(分別為VRsra和VRSPL)。然而，還可以在所有屏蔽板上使用共同的屏蔽板電壓(VRSP)?，F(xiàn)在討論用于制造具有屏蔽板的非易失性存儲(chǔ)裝置的工藝。圖7a描繪了分層(layer)半導(dǎo)體器件，示出了橫跨(across)NAND串的橫截面視圖。描繪了制造的中間階段。至此點(diǎn)的裝置的形成可遵循傳統(tǒng)的技術(shù)，其中在襯底712上形成第一介電層710(例如，柵極氧化物層)，接著在第一介電層710上形成第一多晶硅(poly)層708。被摻雜從而導(dǎo)電的第一多晶硅層708用來形成存儲(chǔ)元件的浮置柵極。通過構(gòu)圖(pattern)襯底712和蝕刻通過第一多晶硅層708和第一介電層710的溝槽，形成淺溝槽隔離(Shallowtrenchisolation,STI)結(jié)構(gòu)714。溝槽還延伸到襯底712中。用STI材料(諸如Si02的合適的介電材料)填充溝槽，以提供NAND串之間的電絕緣。由此，STI材料的條帶形成了橫跨被第一多晶硅層708的條帶分離的襯底712(在垂直于圖的橫截面的方向上)延伸的STI結(jié)構(gòu)714。接著，在多晶硅層708上提供諸如O-N-O層的第二介電層706。0-N-0層是由硅氧化物、硅氮化物和硅氧化物形成的三層電介質(zhì)。沉積第二多晶硅層704，其覆蓋(overlie)STI結(jié)構(gòu)714和第一多晶硅層708的條帶。也被摻雜和導(dǎo)電的第二多晶硅層704通過第二介電層706與第一多晶硅層708的條帶分離開。第二多晶硅層704用于形成字線和存儲(chǔ)元件的控制柵極。在第二多晶硅層704上形成掩模層702。在此情況下，掩模層702由諸如硅氮化物(SiN)的電介質(zhì)形成，但也可使用其他合適的掩模材料。圖7b描繪了沿著圖7a的分層半導(dǎo)體器件的NAND串的視圖，其中施加和構(gòu)圖了光刻膠層。圖7b示出了沿著與圖7a的橫截面成直角的方向上的圖7a的NAND陣列的橫截面。由此，圖7b示出了橫截面形式的第一多晶硅層708的單個(gè)條帶，其中第二多晶硅層704覆蓋該條帶。圖7b還示出了覆蓋掩模層702的部分光刻膠(PR)。通過施加光刻膠的毯狀層(blanketlayer)然后使用平版印刷工藝構(gòu)圖光刻膠，而形成構(gòu)圖后的光刻膠層716。在一種方式中，通過曝光于UV(紫外)光來構(gòu)圖光刻膠，但是也可使用其他構(gòu)圖工藝，如電子束(e-beam)平版印刷術(shù)。圖7c描繪了光刻膠瘦化(slimming)后的圖7b的分層半導(dǎo)體器件。光刻膠瘦化包括對光刻膠的一部分進(jìn)行蝕刻，以移除至少一些光刻膠并且使得部分光刻膠更窄(narrow)。對于此步驟，可使用傳統(tǒng)的蝕刻法，如干蝕刻。圖7d描繪了SiN蝕刻和光刻膠剝除后的圖7c的分層半導(dǎo)體器件。在光刻膠瘦化后，使用光刻膠的瘦化部分來構(gòu)圖下面的SiN掩模層702。進(jìn)行蝕刻使得移除掩模層702的未曝光部分。然后移除光刻膠716的剩余部分。圖7d示出了沿著與圖7c相同的橫截面的所得的結(jié)構(gòu)。當(dāng)?shù)竭_(dá)第二多晶硅層704時(shí)停止蝕刻。圖7e描繪了二氧化硅(Si02)沉積后的圖7d的分層半導(dǎo)體器件。Si02層718被形成為覆蓋SiN層702的掩模部分和第二多晶硅層704的曝光區(qū)域的第三介電層。在一種方式中，可通過諸如化學(xué)汽相沉積(ChemicalVaporD印osition，CVD)的傳統(tǒng)工藝形成為毯狀層的Si02層718可以比介電層706和710更厚。Si02層718沿著第二多晶硅的曝光部分并沿著掩模層702的頂面和側(cè)壁延伸。圖7f描繪了提供用于選擇柵極的光刻膠掩模后的圖7e的分層半導(dǎo)體器件?？赏ㄟ^用光刻膠遮蓋(cover)結(jié)構(gòu)然后使用平版印刷工藝構(gòu)圖光刻膠以移除不需要的部分光刻膠，來形成掩模的光刻膠部分719和720。光刻膠部分719和720在直接覆蓋第二多晶硅層704的Si02層718的部分上方延伸。然后進(jìn)行蝕刻以移除Si02層718的某些曝光部分。該光刻膠掩模還可用于后面形成字線和屏蔽板觸點(diǎn)的區(qū)域。圖7g描繪了Si02蝕刻和光刻膠剝除后的圖7f的分層半導(dǎo)體器件。在一種方式中，使用諸如反應(yīng)離子蝕刻(ReactiveIonEtching,RIE)的各向異性蝕亥lj，使得Si02層718在某些地方被蝕刻穿，而部分Si02層718沿著SiN掩模部分702的側(cè)壁保留，作為側(cè)壁隔板(spacer)。側(cè)壁隔板的尺寸由Si02層718的厚度和所使用的各向異性蝕刻的性質(zhì)確11定。在完成蝕刻后，還執(zhí)行光刻膠剝除，以移除光刻膠部分719和720。以后建立選擇柵極線和字線的位置的側(cè)壁隔板不需要分離的對齊(s印aratealignment)。圖7h描繪了在濕蝕刻以移除SiN層702的部分由此留下Si02層718的部分處于覆蓋第二多晶硅層704的位置之后的圖7g的分層半導(dǎo)體器件。接著，使用Si02層718的保留部分作為蝕刻掩模以構(gòu)圖下面的層以形成存儲(chǔ)器陣列。具體地，圖7i描繪了在執(zhí)行蝕刻步驟以蝕刻穿過多晶硅層704并在0-N-0層706停止后的圖7h的分層半導(dǎo)體器件。圖7j描繪了O-N-O和多晶硅蝕刻后的圖7i的分層半導(dǎo)體器件。這里，蝕刻0-N-0層706、多晶硅層708和介電層710，在襯底712停止。該蝕刻步驟將多晶硅層704分離為分離的字線，并將多晶硅層708分離為分離的浮置柵極。字線形成控制柵極，其中它們覆蓋各自存儲(chǔ)元件721中的浮置柵極。類似地形成選擇柵極723和724。因?yàn)橥ㄟ^相同的蝕刻步驟形成字線和浮置柵極，所以它們是自對齊的(selfaligned)。還可通過將摻雜劑植入襯底712的曝光區(qū)域中，來提供存儲(chǔ)元件721之間的源極/漏極區(qū)722。在一種方式中，這些曝光區(qū)域位于浮置柵極之間，從而它們連接NAND串的存儲(chǔ)元件。圖7k描繪了通過多晶硅沉積和化學(xué)機(jī)械研磨(chemicalmechanicalpolishing，CMP)形成屏蔽板后的圖7j的分層半導(dǎo)體器件。介電層721被沉積在分層結(jié)構(gòu)上，并且多晶硅沉積在該介電層上。在示例實(shí)現(xiàn)方式中，介電層包括Si02、Si02-SiN-Si02、Si02-A10-Si02或Si02-HfO-Si02，具有大約9-12nm的物理厚度以及大約7-llnm的有效厚度。進(jìn)行CMP以平滑(planarize)表面?？蓳诫s多晶硅以提供期望的導(dǎo)電性。接著，可用諸如厚介電層的保護(hù)層或其他保護(hù)材料遮蓋存儲(chǔ)器陣列。所得的結(jié)構(gòu)包括在相鄰存儲(chǔ)元件之間以及在選擇柵極和與選擇柵極相鄰的存儲(chǔ)元件之間形成的屏蔽板725。屏蔽板725彼此絕緣，并與存儲(chǔ)元件絕緣，使得它們可獨(dú)立控制。每個(gè)屏蔽板在與相鄰字線相關(guān)聯(lián)的不同的相鄰存儲(chǔ)元件之間延伸。屏蔽板還向著NAND串橫向延伸。結(jié)果，如下進(jìn)一步描述的，能在編程、讀取和擦除操作期間提供各種優(yōu)化的控制模式。在以上附圖中，已經(jīng)提供了在NAND串中僅僅具有四個(gè)存儲(chǔ)元件的簡化例子。實(shí)踐中，可在NAND串中提供多得多的存儲(chǔ)元件。此外，制造工藝覆蓋更廣范圍的襯底，使得在同一襯底上形成許多組NAND串。另外，未描繪所有的細(xì)節(jié)，并且附圖不必按比例。下面的附圖類似地不一定描繪所有細(xì)節(jié)。另外，注意所使用的陰影和圖案不必對應(yīng)于前面的圖。圖8a描繪了圖7b的分層半導(dǎo)體器件的俯視圖和平面圖。在此圖和下面的圖中，描繪致使形成兩組存儲(chǔ)元件和相關(guān)聯(lián)的字線、屏蔽板和觸點(diǎn)的襯底的區(qū)域。每組存儲(chǔ)元件包括八條字線和九個(gè)屏蔽板。另外，在區(qū)域802和804中提供源極選擇柵極，而在區(qū)域800和806中提供漏極選擇柵極。具體地，構(gòu)圖后的光刻膠部分801被示出為橫跨存儲(chǔ)器陣列延伸以形成閉環(huán)。在一些存儲(chǔ)器陣列中，可使用若干類似的同心環(huán)。除了后面用于提供字線和屏蔽板觸點(diǎn)的各種開口之外，還類似地在光刻膠部分801之間形成同心開口。圖8b描繪了在進(jìn)行光刻膠瘦化后的圖7c的分層半導(dǎo)體器件的俯視圖。如所述，這帶來了變窄的(narrowed)光刻膠部分810。圖8c描繪了SiN蝕刻和光刻膠剝除后的圖7d的分層半導(dǎo)體器件的俯視圖。在此步驟中，基于光刻膠層來構(gòu)圖SiN層，并移除光刻膠層。圖8d描繪了圖7f的分層半導(dǎo)體器件的俯視圖。在分層結(jié)構(gòu)上進(jìn)行Si02沉積，并且在用于形成字線和屏蔽板觸點(diǎn)的區(qū)域中提供光刻膠掩模，如示例掩模810。圖8e描繪了圖7g的分層半導(dǎo)體器件的俯視圖。進(jìn)行Si02蝕刻和光刻膠剝除，留下SiN部分和SiOd則壁隔板。圖8f描繪了圖7h的分層半導(dǎo)體器件的俯視圖。濕蝕刻移除SiN層的部分，由此留下SiOd則壁隔板的部分。圖8g描繪了從圖8f的器件形成的分層半導(dǎo)體器件的俯視圖，示出了由兩組存儲(chǔ)元件共享的字線觸點(diǎn)和屏蔽板觸點(diǎn)。在圖7i-k所示的處理之后，字線和屏蔽板與它們的觸點(diǎn)一起形成。在圖中，"W"表示字線觸點(diǎn)，而"S"表示屏蔽板觸點(diǎn)。存在可根據(jù)期望的控制方案將不同電壓分別耦接到字線或屏蔽板的觸點(diǎn)。例如，第一組存儲(chǔ)元件820包括在源極選擇柵極824和漏極選擇柵極822之間交替延伸的多個(gè)屏蔽板和字線。類似地，第二組存儲(chǔ)元件822包括在源極選擇柵極828和漏極選擇柵極830之間交替延伸的多個(gè)屏蔽板和字線。字線由兩組存儲(chǔ)元件共享。例如，字線觸點(diǎn)832耦接到WL0，其在穿過兩組存儲(chǔ)元件的電路中延伸。同樣，字線觸點(diǎn)834耦接到WL1，字線觸點(diǎn)836耦接到WL2，字線觸點(diǎn)838耦接到WL3，字線觸點(diǎn)840耦接到WL4，字線觸點(diǎn)842耦接到WL5，字線觸點(diǎn)844耦接到WL6，并且字線觸點(diǎn)846耦接到最后一條字線WL7。同樣，提供八條字線僅僅作為例子。類似地，屏蔽板由兩組存儲(chǔ)元件共享。例如，屏蔽板觸點(diǎn)850耦接到在穿過兩組存儲(chǔ)元件的電路中延伸的第一屏蔽板SPO。具體地，SP0在第一組存儲(chǔ)元件820中的SGS824和WLO之間，以及在第二組存儲(chǔ)元件826中的SGS828和WLO之間延伸。屏蔽板觸點(diǎn)852耦接到在WLO和WL1之間延伸的SP1。屏蔽板觸點(diǎn)854耦接到在WL1和WL2之間延伸的SP2。屏蔽板觸點(diǎn)856耦接到在WL2和WL3之間延伸的SP3。屏蔽板觸點(diǎn)858耦接到在WL3和WL4之間延伸的SP4。屏蔽板觸點(diǎn)860耦接到在WL4和WL5之間延伸的SP5。屏蔽板觸點(diǎn)862耦接到在WL5和WL6之間延伸的SP6。屏蔽板觸點(diǎn)864耦接到在WL6和WL7之間延伸的SP7。屏蔽板觸點(diǎn)866耦接到在第一組存儲(chǔ)元件820中的WL7和SGD822以及在第二組存儲(chǔ)元件826的WL7和SGD830之間延伸的SP8。在該配置中，可將電壓獨(dú)立耦接到在兩組存儲(chǔ)元件820和826之間共享的給定字線或屏蔽板?？墒褂煤线m的控制電路來將期望的電壓耦接到觸點(diǎn)。注意，所示的布置僅僅是示例，其他布置也是可能的。例如，可在存儲(chǔ)元件組820和826的左側(cè)或右側(cè)布置一個(gè)或更多附加的存儲(chǔ)元件組。在此情況下，在圖中水平延伸的字線可進(jìn)一步水平延伸跨越附加的存儲(chǔ)元件組。另外，例如，可在圖中字線垂直延伸的區(qū)域中提供一個(gè)或更多組存儲(chǔ)元件。圖8h描繪了替代分層半導(dǎo)體器件的俯視圖，示出了用于每組存儲(chǔ)元件的共享的字線觸點(diǎn)和分離的屏蔽板觸點(diǎn)。與圖8g的配置相比，在存儲(chǔ)元件組820和826與結(jié)合圖8g討論的觸點(diǎn)所在的一側(cè)相對的一側(cè)上，添加附加的屏蔽板觸點(diǎn)872-886?？墒褂妙愃朴谇懊嫠龅墓馄桨嬗∷⒓夹g(shù)來建立這些附加的屏蔽板觸點(diǎn)。具體地，這些附加的屏蔽板觸點(diǎn)耦接到延伸穿過第二組存儲(chǔ)元件826但由于隔離結(jié)構(gòu)887和888而不穿過第一組存儲(chǔ)元件的屏蔽板?？墒褂帽绢I(lǐng)域技術(shù)人員應(yīng)清楚的技術(shù)由介電材料形成這些隔離結(jié)構(gòu)，以使得屏蔽板短路，從而在第一組存儲(chǔ)元件820中延伸并且耦接到圖的右手邊上的觸點(diǎn)的屏蔽板不與第二組存儲(chǔ)元件826通信，并且在第二組存儲(chǔ)元件826中延伸并且耦接到圖的左手邊上的觸點(diǎn)的屏蔽板不與第一組存儲(chǔ)元件820通信。具體地，在圖的左手邊，屏蔽板觸點(diǎn)872耦接到SP1，屏蔽板觸點(diǎn)874耦接到SP2，屏蔽板觸點(diǎn)876耦接到SP3，屏蔽板觸點(diǎn)878耦接到SP4，屏蔽板觸點(diǎn)880耦接到SP5，屏蔽板觸點(diǎn)882耦接到SP6，屏蔽板觸點(diǎn)884耦接到SP7，并且屏蔽板觸點(diǎn)886耦接到SP8。注意，在一種方式中，屏蔽板觸點(diǎn)850(見圖8g)可用于兩組存儲(chǔ)元件。還可以提供分離的屏蔽板觸點(diǎn)，它們耦接到在第一組存儲(chǔ)元件820中的SGS824和WLO之間的以及在第二組存儲(chǔ)元件826的SGS828和WL0之間的分離的屏蔽板。在此情況下，使用合適的絕緣結(jié)構(gòu)將屏蔽板彼此絕緣。在該配置中，能將電壓獨(dú)立地耦接到兩組存儲(chǔ)元件之間共享的給定字線以及與給定存儲(chǔ)元件組相關(guān)聯(lián)的給定屏蔽板。如前，可使用合適的控制電路將期望的電壓耦接到觸點(diǎn)。圖8i描繪了替代分層半導(dǎo)體器件的俯視圖，示出了用于每組存儲(chǔ)元件的分離的字線觸點(diǎn)和屏蔽板觸點(diǎn)。與圖8h的配置相比，在存儲(chǔ)元件組820和826的左側(cè)添加附加的字線觸點(diǎn)890-897?？墒褂妙愃朴谇懊嫠龅墓馄桨嬗∷⒓夹g(shù)建立這些附加的字線觸點(diǎn)。具體地，這些附加的字線觸點(diǎn)耦接到延伸穿過第二組存儲(chǔ)元件826但由于隔離結(jié)構(gòu)898和899而不穿過第一組存儲(chǔ)元件的字線?？墒褂帽绢I(lǐng)域技術(shù)人員應(yīng)清楚的技術(shù)由介電材料形成這些隔離結(jié)構(gòu)，以使得字線短路，從而在第一組存儲(chǔ)元件820中延伸并且耦接到圖的右手邊上的觸點(diǎn)的字線不與第二組存儲(chǔ)元件826通信，并且在第二組存儲(chǔ)元件826中延伸并且耦接到圖的左手邊上的觸點(diǎn)的字線不與第一組存儲(chǔ)元件820通信。具體地，在圖的左手邊，字線觸點(diǎn)890耦接到WLO，字線觸點(diǎn)891耦接到WL1，字線觸點(diǎn)892耦接到WL2，字線觸點(diǎn)893耦接到WL3，字線觸點(diǎn)894耦接到WL4，字線觸點(diǎn)895耦接到WL5，字線觸點(diǎn)896耦接到WL6，并且字線觸點(diǎn)897耦接到WL7。在該配置中，能將電壓獨(dú)立地耦接到與給定存儲(chǔ)元件組相關(guān)聯(lián)的給定字線以及與給定存儲(chǔ)元件組相關(guān)聯(lián)的給定屏蔽板。如前，可使用合適的控制電路將期望的電壓耦接到觸點(diǎn)。圖9描繪了陣列中的存儲(chǔ)元件的四個(gè)塊或其他組，其中由一對塊共享字線和屏蔽板。這里，描繪了四個(gè)塊900、910、920和930作為例子，但可使用附加的塊的對。另外，可在共同的P阱上提供塊。在一個(gè)可能的配置中，塊n和n+l共享字線和屏蔽板，塊n+2和n+3共享字線和屏蔽板。作為例示，提供八條字線WL0至WL7和九個(gè)屏蔽板SP0至SP8。用塊的右手邊上的實(shí)線描繪字線，而用虛線描繪屏蔽板。還對每個(gè)塊描繪了漏極選擇柵極(SGD)和源極選擇柵極(SGS)。在一種方式中，每對塊共享行/字線解碼和屏蔽板解碼，因?yàn)樽志€和屏蔽板是共享的，而每個(gè)塊具有其自己的選擇柵極源極和漏極解碼。圖10描繪了用于制造具有屏蔽板的非易失性存儲(chǔ)裝置的工藝。步驟1000包括形成例如圖7a所示的分層結(jié)構(gòu)。步驟1005包括施加(apply)光刻膠和構(gòu)圖(pattern)光刻膠(見圖7b)。步驟1010包括光刻膠瘦化(見圖7c)。步驟1015包括SiN蝕刻和光刻膠剝除(見圖7d)。步驟1020包括Si02沉積(見圖7e)。步驟1025包括施加用于選擇柵極的光刻膠掩模(見圖7f)。步驟1030包括進(jìn)行Si02蝕刻和光刻膠剝除(見圖7g)。步驟1035包括SiN濕蝕刻(見圖7h)。步驟1040包括執(zhí)行用于字線的上面的多晶硅層的多晶硅蝕刻(見圖7i)。步驟1045包括蝕刻用于浮置柵極的0-N-0層和下面的多晶硅層(見圖7j)。步驟1050包括沉積和研磨(polish)多晶硅層以提供屏蔽板(見圖7k)。14圖11是描述用于對非易失性存儲(chǔ)器編程的方法的一個(gè)實(shí)施例的流程圖。在一個(gè)實(shí)現(xiàn)方式中，在編程之前(以塊或其他單位)擦除存儲(chǔ)元件。在步驟1100中，由控制電路(circuitry)發(fā)出"數(shù)據(jù)加載"命令。在步驟1105中，指定頁地址的地址數(shù)據(jù)被從控制器或主機(jī)輸入到解碼器。在步驟1110中，用于所尋址的頁的編程數(shù)據(jù)的頁被輸入到數(shù)據(jù)緩沖器以用于編程。該數(shù)據(jù)被鎖存在合適的鎖存器組中。在步驟1115中，發(fā)出"編程"命令。由"編程"命令觸發(fā)，將使用被施加到合適的所選字線的圖12的脈沖串1200的步進(jìn)的(st印ped)編程脈沖1205、1210、1215、1220、1225、1230、1235、1240、1245、1250.，而把在步驟1110中鎖存的數(shù)據(jù)編程到所選存儲(chǔ)元件中。在步驟1120中，編程電壓V皿被初始化為起始脈沖(例如，13V或其他值)，并且編程計(jì)數(shù)器(PC)被初始化為零。在步驟1125中，根據(jù)期望的編程控制方案(見再下面的例子)施加用于編程的屏蔽板電壓。在步驟1130中，第一V皿脈沖被施加到所選字線以開始編程與所選字線相關(guān)聯(lián)的存儲(chǔ)元件。如果邏輯"O"被存儲(chǔ)在特定數(shù)據(jù)鎖存器中，表示相應(yīng)的存儲(chǔ)元件應(yīng)該被編程，則相應(yīng)的位線被接地。另一方面，如果邏輯"l"被存儲(chǔ)在特定鎖存器中，表示相應(yīng)的存儲(chǔ)元件應(yīng)該保留其當(dāng)前狀態(tài)，則相應(yīng)的位線連接到Vdd，大約2V的內(nèi)部調(diào)節(jié)電壓，以禁止編程。在步驟1135中，根據(jù)期望的感測控制方案(見再下面的例子)施加屏蔽板電壓。在步驟1140中，校驗(yàn)所選存儲(chǔ)元件的狀態(tài)。如果檢測到所選存儲(chǔ)元件的目標(biāo)閾值電壓已經(jīng)達(dá)到合適的電平，則把所存儲(chǔ)在相應(yīng)數(shù)據(jù)鎖存器中的數(shù)據(jù)變?yōu)檫壿?1"。如果檢測到閾值電壓還未達(dá)到合適的電平，則存儲(chǔ)在相應(yīng)數(shù)據(jù)鎖存器中的數(shù)據(jù)不改變。以此方式，在其相應(yīng)數(shù)據(jù)鎖存器中存儲(chǔ)了邏輯"1"的位線不需要被編程。當(dāng)所有的數(shù)據(jù)鎖存器存儲(chǔ)邏輯"1"時(shí)，所有的所選存儲(chǔ)元件已經(jīng)被編程。在步驟1145中(校驗(yàn)狀態(tài))，檢查是否所有的數(shù)據(jù)鎖存器都存儲(chǔ)邏輯"l"。如果所有的數(shù)據(jù)鎖存器都存儲(chǔ)邏輯"l"，則編程處理完成并成功，因?yàn)樗械乃x存儲(chǔ)元件都被編程和校驗(yàn)。在步驟1150中報(bào)告狀態(tài)"通過"。如果在步驟1145中確定不是所有的數(shù)據(jù)存儲(chǔ)器都存儲(chǔ)邏輯"l"，則編程處理繼續(xù)。在步驟1155中，針對編程限制值PCmax檢查編程計(jì)數(shù)器PC。編程限制值的一個(gè)例子是二十；然而，也可使用其他數(shù)字。如果編程計(jì)數(shù)器PC不比PCmax小，則編程過程已經(jīng)失敗，并且在步驟1160中報(bào)告狀態(tài)"失敗"。如果編程計(jì)數(shù)器比PCmax小，則在步驟1165中按步長增加VreM并且編程計(jì)數(shù)器PC遞增，并且處理循環(huán)回到步驟1125。圖12描繪了在編程期間施加到非易失性存儲(chǔ)元件的控制柵極的示例脈沖串1200。脈沖串1200包括一系列編程脈沖1205、1210、1215、1220、1225、1230、1235、1240、1245、1250...，其被施加到所選擇進(jìn)行編程的字線。在一個(gè)實(shí)施例中，編程脈沖具有電壓V皿，其從13V開始并對于每個(gè)連續(xù)編程脈沖按例如0.5V的增量增加，直到達(dá)到最大21V。在編程脈沖之間的是校驗(yàn)脈沖。例如，校驗(yàn)脈沖組1206包括三個(gè)校驗(yàn)脈沖。在一些實(shí)施例中，對于正將數(shù)據(jù)編程到其的每個(gè)狀態(tài)，例如狀態(tài)A、B和C，可存在校驗(yàn)脈沖。在其他實(shí)施例中，可以有更多或更少的校驗(yàn)脈沖。圖13是描述用于讀取非易失性存儲(chǔ)器的處理的一個(gè)實(shí)施例的流程圖。讀取處理從步驟1300開始。在步驟1310中，根據(jù)期望的控制方案施加用于感測的屏蔽板電壓。在步驟1320，例如，基于最高讀取電平設(shè)置V^。步驟1330包括根據(jù)控制方案將V^施加到所選字線并將電壓施加到未選字線。在步驟1340，確定所選存儲(chǔ)元件何時(shí)從截止轉(zhuǎn)變?yōu)閷?dǎo)通。如果在判定步驟1350存在下一讀取電平，則過程以不同的V^從步驟1320繼續(xù)。如15果沒有下一讀取電平，則在步驟1360，讀取處理結(jié)束。下面提供示例控制方案作為例示?？刂品桨笐?yīng)用于由兩個(gè)塊的存儲(chǔ)元件共享字線和屏蔽板的情況。然而，控制方案也可用于單個(gè)塊或其他組的存儲(chǔ)元件。其他控制方案也是可能的。表1描繪了對于不使用源極/漏極植入(implant)的實(shí)施例，在例如讀取或校驗(yàn)操作的感測操作期間可以使用的電壓。還參圖見6。在該表格和其他表格中，對塊n+l進(jìn)行操作，其中塊n和n+l共享字線和屏蔽板。然而，用于對塊n進(jìn)行操作的電壓是類似的。具體地，所示施加到塊n+l的SGD和SGS的電壓將被施加到塊n，并且所示施加到塊n的SGD和SGS的電壓將被施加到塊n+l。類似地，用于對塊n+2或n+3進(jìn)行操作的電壓是類似的。此外，通過使用所提供的電壓控制非共享的字線組和/或屏蔽板組，控制方案可適用于與不在存儲(chǔ)元件組之間共享的字線和/或屏蔽板一起使用。描繪了施加到漏極選擇柵極(SGD)、字線、源極選擇柵極(SGS)、陣列源極和p阱的電壓。在示例實(shí)現(xiàn)方式中，VREAD(施加到未選字線的讀取流通電壓)是大約4.5V，VRSra(讀取、屏蔽板、高電壓)是大約4V，VRSPL(讀取、屏蔽板、低電壓)是大約2V，并且VSS(穩(wěn)定狀態(tài)電壓)是大約OV。注意，在一種可能的方式中，VRSPL可以是VRSPH的大約30至90X。另夕卜，VRSra可以是VREAD的大約50至150%。VCGR(控制柵極讀取電壓)被施加到所選字線，并且對于與不同編程狀態(tài)或狀況相關(guān)聯(lián)的不同比較電平而改變。VCGR在不同時(shí)間被設(shè)置于不同電平，以確定何時(shí)所選存儲(chǔ)元件在導(dǎo)通/截止?fàn)顟B(tài)之間轉(zhuǎn)變。值"i"表示字線的數(shù)目，并且從NAND串的源極側(cè)處的WLO到NAND串的漏極側(cè)處的WLi-l對字線進(jìn)行編號。從WLO的源極側(cè)處的SPO到WLi-l的漏極側(cè)處的SPi對屏蔽板進(jìn)行編號。VREAD被施加到未選字線，而VCGR被施加到所選字線。另外，VRSPL被施加到與所選字線相鄰的屏蔽板。具體地，VRSPL被施加到位于WLn的源極側(cè)上的SPn，并施加到位于WLn的漏極側(cè)上的SPn+l。其余屏蔽板交替接收VRSK1和VRSPL，例如，SPn+2上的VRSPH、SPn+3上的VRSPL、SPn+4上的VRSPH等，以及SPn-l上的VRSPH、SPn-2上的VRSPL、SPn-3上的VRSra等。此夕卜，對于其他塊的對，在與塊n和n+l的相同p阱上形成的塊n+2和n+3，在字線和屏蔽板上浮置電壓。表l-不具有源極-漏極4直入情況下的感測<table>tableseeoriginaldocumentpage17</column></row><table>表2描繪了表1的控制方案的替代例，并且可用于針對具有或不具有源極_漏極植入的情況進(jìn)行感測。這里，使用單個(gè)屏蔽板電壓VRSP而不是分別地高和低屏蔽板電壓VRSPH和VRSPL。在示例實(shí)現(xiàn)方式中，VRSP是大約4_5V。例如，VRSP可以是VREAD的大約50至150%。VSS(OV)被施加到與所選字線相鄰的屏蔽板。具體地，VSS被施加到位于WLn的源極側(cè)上的SPn，并施加到位于WLn的漏極側(cè)上的SPn+l。其余屏蔽板交替接收VSS和VRSP，例如，SPn+2上的VRSP、SPn+3上的VSS、SPn+4上的VRSP等，以及SPn-1上的VRSP、SPn-2上的VSS、SPn-3上的VRSP等。[O川]表2-在具有或不具有源極-漏極植入情況下的感測<table>tableseeoriginaldocumentpage18</column></row><table>表3描繪了可在自升壓(self-boosting)模式下具有或不具有源極_漏極植入的實(shí)施例的編程操作期間使用的電壓。在示例實(shí)現(xiàn)方式中，VPASS(施加到未選字線的流通電壓)是大約9V，VPSra(編程、屏蔽板、高電壓)是大約9V，VPSPL(編程、屏蔽板、低電壓)是大約6V，并且VDD(內(nèi)部穩(wěn)定(regulated)電壓)是大約2V。VTH是漏極選擇柵極的閾值電壓并且可以是大約O.7-1.2V。注意，在一種可能的方式中，VPSPL可以是VPSPH的大約50至90%。另外，VPSra可以是VPGM的大約50至100%。VPGM(編程電壓)被施加到所選字線，并且一般按逐步(st印wise)方式從大約13V增加到21V。見圖12。VPASS被施加到未選字線，而VPGM被施加到所選字線。另外，VPSra被施加到與所選字線相鄰的屏蔽板。具體地，VRSra被施加到位于WLn的源極側(cè)上的SPn，并施加到位于WLn的漏極側(cè)上的SPn+l。其余未選的屏蔽板交替接收VPSK1和VPSPL，例如，SPn+2上的VPSPL、SPn+3上的VPSPH、SPn+4上的VPSPL等，以及SPn-l上的VPSPL、SPn-2上的VPSPH、SPn-3上的VPSPL等。此外，對于塊n+2和n+3，在字線和屏蔽板上浮置電壓。表3-在具有或不具有源極-漏極植入情況下的編程，自升壓模式<table>tableseeoriginaldocumentpage19</column></row><table>表格4描繪了可能在擦除區(qū)域自升壓模式(EASB)下不具有源極-漏極植入的實(shí)施例的編程操作期間使用的電壓。在示例實(shí)現(xiàn)方式中，vpass是大約9V，vpsra是大約iov，VPSPL是大約6V，并且VDD是大約2V。VPASS被施加到除了接收VDD的WLn-1和接收OV的WLn-2之外的未選字線。VPGM被施加到所選字線。另外，VPSK1被施加到與所選字線相鄰的屏蔽板。具體地，VRSra被施加到位于WLn的源極側(cè)上的SPn，并施加到位于WLn的漏極側(cè)上的SPn+l。除了接收VDD的SPn-1和SPn_2之外，其余屏蔽板交替接收VPSKl和VPSPL。例如，控制提供SPn+2上的VPSPL、SPn+3上的VPSPH、SPn+4上的VPSPL等，以及SPn_3上的VPSPH、SPn-4上的VPSPL、SPn_5上的VPSPH等。此外，對于塊n+2和n+3，在字線和屏蔽板上浮置電壓。為對包括源極-漏極植入的存儲(chǔ)器器件編程，在EASB模式下，可使用表4的控制方案，除了在指定屏蔽板和字線上VSS替代VDD。表4-不具有源極-漏極植入情況下的編程，擦除區(qū)域自升壓模式<table>tableseeoriginaldocumentpage20</column></row><table>表格5描繪了可能在局部自升壓模式(LSB)下不具有源極-漏極植入的實(shí)施例的編程操作期間使用的電壓。在示例實(shí)現(xiàn)方式中，vpass是大約9V，vpsra是大約iov，vpspl是大約6V，并且VDD是大約2V。VPASS被施加到除了接收VDD的WLn-1和WLn+1以及接收OV的WLn-2和WLn+2之外的未選字線。VPGM被施加到所選字線。另外，VPSffl被施加到與所選字線相鄰的屏蔽板。具體地，VRSra被施加到位于WLn的源極側(cè)上的SPn，并施加到位于WLn的漏極側(cè)上的SPn+l。除了接收VDD的SPn-l、SPn_2、SPn+1和SPn+2之外，其余未選屏蔽板交替接收VPSPH和VPSPL。例如，控制提供SPn+4上的VPSPH、SPn+5上的VPSPL、SPn+6上的VPSPH等，以及SPn-3上的VPSPH、SPn_4上的VPSPL、SPn_5上的VPSPH等。此外，對于塊n+2和n+3，在字線和屏蔽板上浮置電壓。為編程包括源極-漏極植入的存儲(chǔ)器器件，在LSB模式下，可使用表5的控制方案，除了在指定屏蔽板和字線上VSS替代VDD。20<table>tableseeoriginaldocumentpage21</column></row><table>表格6描繪了具有或不具有源極_漏極植入的實(shí)施例的擦除操作期間使用的電壓。在示例實(shí)現(xiàn)方式中，VERASE(擦除電壓)是大約20V。該相對高的電壓被施加到p阱，而VSS被施加到正被擦除的塊例如塊n和n+l的字線和屏蔽板，以移除在存儲(chǔ)元件的浮置柵極中存儲(chǔ)的電荷。對于塊n+2和n+3，在字線和屏蔽板上浮置電壓。表6-在具有或不具有源極-漏極植入情況下的擦除<table>tableseeoriginaldocumentpage22</column></row><table>已經(jīng)為了例示和描述的目的給出了本發(fā)明的前述詳細(xì)說明。不意圖它是窮盡的或?qū)⒈景l(fā)明限于所公開的精確形式。根據(jù)以上教導(dǎo)，許多修改和變化是可能的。選擇了所描述的實(shí)施例以便最好地解釋本發(fā)明的原理及其實(shí)踐應(yīng)用，從而使得本領(lǐng)域技術(shù)人員在各種實(shí)施例中并使用適合于預(yù)期特定用途的各種修改來最好地利用本發(fā)明。希望由所附權(quán)利要求限定本發(fā)明的范圍。權(quán)利要求一種操作非易失性存儲(chǔ)裝置的方法，包括將編程電壓施加到多個(gè)字線中的所選字線，所述多個(gè)字線與相關(guān)聯(lián)的多個(gè)非易失性存儲(chǔ)元件通信；以及在施加所述編程電壓期間，將電壓耦接到多個(gè)屏蔽板中的每個(gè)屏蔽板，每個(gè)屏蔽板是導(dǎo)電的，并在與相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸。2.如權(quán)利要求1所述的方法，其中將電壓耦接到每個(gè)屏蔽板包括將交替的較高電壓和較低電壓施加到所述所選字線的源極和漏極側(cè)上的屏蔽板中交替的屏蔽板上。3.如權(quán)利要求2所述的方法，其中在源極和漏極側(cè)上與所述所選字線相鄰的屏蔽板接收所述較高電壓。4.如權(quán)利要求1所述的方法，其中將電壓耦接到每個(gè)屏蔽板包括將交替的第一電壓和第二電壓施加到所述所選字線的漏極和源極側(cè)上的屏蔽板中交替的屏蔽板上，所述第一電壓高于第二電壓。5.如權(quán)利要求4所述的方法，其中將電壓耦接到每個(gè)屏蔽板包括將第一電壓施加到在所述所選字線的漏極側(cè)上與所述所選字線相鄰的第一屏蔽板，以及施加到在所述所選字線的源極側(cè)上與所述所選字線相鄰的第二屏蔽板。6.如權(quán)利要求5所述的方法，其中將電壓耦接到每個(gè)屏蔽板包括將第三電壓施加到位于所述第二屏蔽板的源極側(cè)上的第三屏蔽板，所述第三電壓低于所述第二電壓。7.如權(quán)利要求6所述的方法，其中將電壓耦接到每個(gè)屏蔽板包括將第四電壓施加到位于所述第一屏蔽板的漏極側(cè)上的第四屏蔽板，所述第四電壓低于所述第二電壓。8.如權(quán)利要求6所述的方法，其中將電壓耦接到每個(gè)屏蔽板包括將第四電壓施加到位于所述第一屏蔽板的漏極側(cè)上的第四屏蔽板，所述第四電壓與所述第三電壓相同。9.如權(quán)利要求1所述的方法，其中所述多個(gè)非易失性存儲(chǔ)元件被布置在NAND串中，所述多個(gè)屏蔽板向著所述NAND串橫向延伸。10.如權(quán)利要求1所述的方法，其中所述電壓被獨(dú)立地耦接到每個(gè)屏蔽板。11.一種非易失性存儲(chǔ)設(shè)備，包括襯底，其上形成多個(gè)非易失性存儲(chǔ)元件；多個(gè)字線，與所述多個(gè)非易失性存儲(chǔ)元件通信；以及多個(gè)屏蔽板，每個(gè)屏蔽板在與相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸，每個(gè)屏蔽板是導(dǎo)電的并可獨(dú)立控制。12.如權(quán)利要求11所述的非易失性存儲(chǔ)設(shè)備，還包括至少一個(gè)控制電路，用于將電壓獨(dú)立地耦接到每個(gè)屏蔽板。13.如權(quán)利要求11所述的非易失性存儲(chǔ)設(shè)備，其中每個(gè)屏蔽板包括至少部分地在所述屏蔽板在其之間延伸的所述不同的相鄰非易失性存儲(chǔ)元件的浮置柵極之間延伸的導(dǎo)電材料。14.如權(quán)利要求11所述的非易失性存儲(chǔ)設(shè)備，其中所述多個(gè)非易失性存儲(chǔ)元件被布置在NAND串中，所述多個(gè)屏蔽板向著所述NAND串橫向延伸。15.如權(quán)利要求11所述的非易失性存儲(chǔ)設(shè)備，還包括第一多個(gè)電觸點(diǎn)，由在其上形成所述多個(gè)非易失性存儲(chǔ)元件的襯底的區(qū)域的襯底側(cè)向地承載，所述第一多個(gè)電觸點(diǎn)中的每個(gè)電觸點(diǎn)與相應(yīng)屏蔽板相關(guān)聯(lián)，用于將電壓耦接到其上；以及第二多個(gè)電觸點(diǎn)，由所述區(qū)域的襯底側(cè)向地承載，所述第二多個(gè)電觸點(diǎn)中的每個(gè)電觸點(diǎn)與相應(yīng)字線相關(guān)聯(lián)，用于將電壓耦接到其上。16.如權(quán)利要求15所述的非易失性存儲(chǔ)設(shè)備，其中所述第一多個(gè)電觸點(diǎn)和第二多個(gè)電觸點(diǎn)由所述區(qū)域的同一側(cè)上的襯底承載。17.—種制造非易失性存儲(chǔ)裝置的方法，包括在襯底上形成多個(gè)非易失性存儲(chǔ)元件；形成與所述多個(gè)非易失性存儲(chǔ)元件通信的多個(gè)字線；形成多個(gè)屏蔽板，每個(gè)屏蔽板在與相鄰字線相關(guān)聯(lián)的不同的相鄰非易失性存儲(chǔ)元件之間延伸，每個(gè)屏蔽板是導(dǎo)電的并可獨(dú)立控制；以及提供至少一個(gè)控制電路，用于將電壓獨(dú)立地耦接到每個(gè)屏蔽板。18.如權(quán)利要求17所述的方法，其中每個(gè)屏蔽板包括至少部分地在所述屏蔽板在其之間延伸的所述不同的相鄰非易失性存儲(chǔ)元件的浮置柵極之間延伸的導(dǎo)電材料。19.如權(quán)利要求17所述的方法，其中所述多個(gè)非易失性存儲(chǔ)元件被布置在NAND串中，所述多個(gè)屏蔽板向著所述NAND串橫向延伸。20.如權(quán)利要求17所述的方法，還包括形成第一多個(gè)電觸點(diǎn)，由在其上形成所述多個(gè)非易失性存儲(chǔ)元件的襯底的區(qū)域的襯底側(cè)向地承載，所述第一多個(gè)電觸點(diǎn)中的每個(gè)電觸點(diǎn)與相應(yīng)屏蔽板相關(guān)聯(lián)，用于將電壓耦接到其上；以及形成第二多個(gè)電觸點(diǎn)，由所述區(qū)域的襯底側(cè)向地承載，所述第二多個(gè)電觸點(diǎn)中的每個(gè)電觸點(diǎn)與相應(yīng)字線相關(guān)聯(lián)，用于將電壓耦接到其上，所述第一多個(gè)電觸點(diǎn)和第二多個(gè)電觸點(diǎn)由所述區(qū)域的同一側(cè)上的襯底承載。全文摘要一種具有存儲(chǔ)元件之間的可單獨(dú)控制的屏蔽板的非易失性存儲(chǔ)裝置。屏蔽板通過在存儲(chǔ)元件和它們的相關(guān)字線之間沉積諸如摻雜的多晶硅的導(dǎo)電材料以及提供用于屏蔽板的觸點(diǎn)而形成。屏蔽板降低了存儲(chǔ)元件的浮置柵極之間的電磁耦合，并可用于優(yōu)化編程、讀取和擦除操作。在一種方式中，屏蔽板在感測操作期間提供NAND串中的存儲(chǔ)元件之間的場感應(yīng)導(dǎo)電性，使得襯底中無需源極/漏極植入。在一些控制方案中，交替的高電壓和低電壓被施加到屏蔽板。在其他控制方案中，共同的電壓被施加到屏蔽板。文檔編號G11C16/00GK101711413SQ200880021966公開日2010年5月19日申請日期2008年6月24日優(yōu)先權(quán)日2007年6月25日發(fā)明者東谷政昭申請人:桑迪士克公司